KR100990534B1 - 비휘발성 메모리 소자, 그 제조 방법 및 비휘발성 메모리소자가 내장된 평판 표시 장치의 제조 방법 - Google Patents
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Abstract
실시예는 비휘발성 메모리 소자, 그 제조 방법 및 그 제조 방법으로 형성된 비휘발성 메모리 소자가 내장된 평판 표시 장치에 관한 것이다. 실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 유리 기판 상에 버퍼막을 형성하는 단계, 상기 버퍼막 상에 비정질 실리콘막을 형성하는 단계, 상기 비정질 실리콘막을 엑시머 레이저 어닐링하여 결정화된 실리콘막을 형성하는 단계, 상기 결정화된 실리콘막을 질소 플라즈마 처리하여 상기 결정화된 실리콘막의 표면을 평탄화시키는 단계, 상기 플라즈마 처리된 결정화된 실리콘막 상에 ONO막을 형성하는 단계, 상기 ONO막 상에 금속막을 형성하는 단계 및 상기 금속막, 상기 ONO막, 상기 결정화된 실리콘막을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
결정화, 비휘발성 메모리 소자, 질소 플라즈마
Description
실시예는 비휘발성 메모리 소자, 그 제조 방법 및 비휘발성 메모리 소자가 내장된 평판 표시 장치의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리(non-volatile memory)로 널리 사용되고 있는 플래시 메모리(flash memory)는 플래시 EEPROM(electrically erasable programmable read only memory)을 지칭한다. 이러한 플래시 메모리는 전기적으로 데이터를 프로그램하고 소거하는 기능이 있다.
즉, 프로그램(program) 동작은 드레인(drain) 측에 채널 열전자(channel hot electron)을 형성시켜 상기 열전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터(cell transistor)의 문턱 전압(threshold voltage)을 높이는 것이다.
또한, 소거(erase) 동작은 F-N(Fowler-Nordheim) 터널링을 이용하여 소오 스(source)와 상기 플로팅 게이트 간에 고전압을 발생시켜서 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮추는 것이다.
한편, 메모리 반도체 소자의 고집적화를 달성하기 위하여 셀 트랜지스터의 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있으며, 현재 플래시 메모리는 게이트 전극간 절연막을 통상의 실리콘 산화막(SiO2) 대신에 NO(nitride-oxide), ONO(oxide-nitride-oxide, 이하 'ONO'라 한다.) 또는 다른 고유전체막을 사용함으로써 정전 용량을 증가시키고 있다.
일반적으로 상기의 ONO 구조의 게이트간 절연막을 사용하는 플래시 메모리의 셀 트랜지스터 제조공정에서 주로 플로팅 게이트로 사용하는 폴리실리콘(polycrystalline silicon) 위에 고온 열 산화법(thermal oxidation)으로 절연막을 성장시켜서 ONO 구조를 형성한다.
그런데, 상기 플로팅 게이트로 사용하는 폴리실리콘막을 형성하기 위하여 고온의 공정에서 증착 공정이 이루어져야 한다.
그런데, 상기 플래시 메모리 소자가 평판 표시 장치 내부에 형성될 경우에 이와 같은 고온의 공정은 문제를 일으킬 수 있다.
최근 저전력 소모에 대한 요구가 큰 평판 표시 장치에 구현할 수 있는 NVSM(Nonvolatile semiconductor memeory) 소자에 관한 연구가 활발히 이루어지고 있다.
상기 평판 표시 장치는 통상적으로 투명한 유리 기판 상에 TFT(Thin film transisotr) 어레이 소자 또는 다양한 구동 소자들을 형성하여 이들의 조작을 통 해 상기 투명한 유리 기판으로 이미지를 표시하는 디스플레이 장치이다.
그런데, 상기 유리 기판 상에 고온의 폴리실리콘막 형성 공정을 실시할 경우 유리 기판이 녹아 불량이 발생하는 문제점이 있다.
이에, 상기 유리 기판 상에 저온 증착 공정으로 형성할 수 있는 비정질 실리콘막을 형성하고, 이를 저온의 엑시머 레이저 어닐링 공정을 통하여 결정화시킬 경우 결정화된 폴리실리콘막의 상부 표면이 불균일하게 된다.
이와 같은 불균일한 폴리실리콘막 상에 터널 산화막을 형성하게 되면 형성된 터널 산화막도 불균일하고 막질이 좋지 않게 되어 NVSM 소자의 프로그램 특성을 저하시키는 문제점이 있다.
실시예는 균일한 두께의 터널 산화막을 갖는 비휘발성 메모리 소자를 포함하는 반도체 소자 및 제조 방법을 제공한다.
또한, 실시예는 비휘발성 메모리 소자가 내장된 평판 표시 장치의 그 제조 방법을 제공한다.
실시예에 따른 비휘발성 메모리 소자는, 유리 기판 상에 형성된 버퍼막, 상기 버퍼막 상에 형성된 결정화된 실리콘막, 상기 결정화된 실리콘 표면에 형성된 실리콘질화막, 상기 실리콘질화막 상에 전하 트랩층을 포함하는 ONO막, 상기 ONO막 상에 형성된 게이트 전극을 포함하는 것을 특징으로 한다.
실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 유리 기판 상에 버퍼막을 형성하는 단계, 상기 버퍼막 상에 비정질 실리콘막을 형성하는 단계, 상기 비정질 실리콘막을 엑시머 레이저 어닐링하여 결정화된 실리콘막을 형성하는 단계, 상기 결정화된 실리콘막을 질소 플라즈마 처리하여 상기 결정화된 실리콘막의 표면을 평탄화시키는 단계, 상기 플라즈마 처리된 결정화된 실리콘막 상에 ONO막을 형성하는 단계, 상기 ONO막 상에 금속막을 형성하는 단계 및 상기 금속막, 상기 ONO막, 상기 결정화된 실리콘막을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
실시예에 따른 비휘발성 메모리 소자가 내장된 평판 표시 장치는, 유리 기판 상에 버퍼막을 형성하는 단계, 상기 버퍼막 상에 비정질 실리콘막을 형성하는 단계, 상기 비정질 실리콘막을 엑시머 레이저 어닐링하여 결정화된 실리콘막을 형성하는 단계, 상기 결정화된 실리콘막을 질소 플라즈마 처리하여 상기 결정화된 실리콘막의 표면을 평탄화시키는 단계, 상기 플라즈마 처리된 결정화된 실리콘막 상에 ONO막을 형성하는 단계, 상기 ONO막 상에 금속막을 형성하는 단계 및 상기 금속막, 상기 ONO막, 상기 결정화된 실리콘막을 패터닝하는 단계를 포함하여 제조되는 비휘발성 메모리 소자를 내장하는 것을 특징으로 한다.
실시예는 비휘발성 메모리 소자에서 터널 산화막의 두께가 균일하게 형성되어 소자의 프로그램 특성이 뛰어난 효과가 있다.
또한, 실시예는 유리 기판 상에 비휘발성 메모리 소자를 저온에서 형성할 수 있어 공정의 안정성이 뛰어나고 수율을 향상시킬 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 비휘발성 메모리 소자에 대해 상세히 설명하도록 한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 추가, 부가, 삭제, 변경등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위에 속한다고 할 것이다.
이하, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1 및 도 6은 실시예에 따른 비휘발성 메모리 소자의 제조 공정을 보여주는 단면도들이다.
도 1에 도시한 바와 같이, 유리 기판(100) 상에 제 1 버퍼막(101) 및 제 2 버퍼막(102)을 차례대로 증착시킨다.
상기 제 1 버퍼막(101)은 실리콘질화막(SiN)일 수 있다.
상기 제 1 버퍼막(101)의 두께는 10~1000Å일 수 있다.
상기 제 2 버퍼막(102)은 실리콘산화막(SiOx)일 수 있다.
상기 제 2 버퍼막(102)의 두께는 10~1000Å일 수 있다.
이후, 상기 제 2 버퍼막(102) 상에 비정질 실리콘(a-si)막(110a)을 형성한다.
상기 비정질 실리콘막(110a)은 PECVD(plasma enhanced chemical vapor deposition)법을 이용하여 500℃ 이하의 저온에서 증착시킨다.
상기 비정질 실리콘막(110a)은 500Å~3000Å의 두께로 형성할 수 있다.
도 2에 도시한 바와 같이, 엑시머 레이저 어닐링(ELA : Excimer Laser Anealing)법을 이용하여 상기 비정질 실리콘막(110a)을 결정화시킨다.
상기 결정화된 비정질 실리콘막은 이하, 폴리 실리콘막(110)이라 한다.
상기 폴리 실리콘막(110)은 상기 엑시머 레이저 어닐링법에 의하여 결정화되는 과정에서 불균일한 상부 표면을 갖게 된다.
상기 폴리실리콘막(110)은 불순물이 이온 주입될 수도 있다.
도 3에 도시한 바와 같이, 불균일한 상부 표면을 갖는 상기 폴리 실리콘막(110)을 질소 플라즈마 처리를 하여 표면을 균일하게 한다.
상기 질소 플라즈마 처리는 질소 플라즈마를 소정의 에너지로 상기 폴리 실리콘막(110)에 부딪히게 하는 공정이다. 이로써, 상기 폴리 실리콘막(110)의 울퉁불퉁한 상부 표면이 상기 질소 플라즈마와의 물리적인 충돌로 인하여 마모되어 평탄한 표면을 가지게 된다.
상기 질소 플라즈마 처리 공정은 RF에너지는 200W~1550W, 질소 도즈량은 100sccm ~ 800sccm, 챔버 압력은 10mtorr ~ 20mTorr 의 조건에서 수행될 수 있다.
상기 질소 플라즈마 처리 과정에서, 상기 폴리 실리콘막(110)의 표면의 울퉁불퉁한 면이 마모되어 균일한 표면을 가질 뿐만 아니라, 그 결과물로서 상기 폴리 실리콘막(110)의 상부 표면이 질화되어 얇은 실리콘질화막(111)을 형성하게 된다.
상기 실리콘질화막(111)의 두께는 상기 질소 플라즈마 처리 과정에 있어서 처리 시간 등에 따라 달라질 수 있다.
상기 실리콘질화막은 질소 플라즈마와 상기 폴리실리콘막의 실리콘이 결합함으로써 형성되는 것으로, 사일렌 가스 등을 이용한 증착 공정으로 이루어지는 것이 아니다.
이후, 표면에 실리콘 질화막(111)이 형성된 상기 폴리 실리콘막(110) 상에 제 1 절연막(121)을 형성한다.
상기 제 1 절연막(121)은 PECVD법으로 증착될 수 있으며, 상기 제 1 절연막(121)은 실리콘 질화막일 수 있다. 상기 제 1 절연막(121)의 두께는 60Å~120Å일 수 있다.
상기 제 1 절연막(121)은 상기 폴리 실리콘막(110)의 표면이 균일하므로 그 두께가 균일하게 형성될 수 있다.
상기 제 1 절연막(121)은 비휘발성 메모리 소자에서 프로그램(progrma) 및 이레이즈(erase) 시 터널 산화막으로서 작용할 수 있다.
이후, 상기 제 1 절연막(121) 상에 제 2 절연막(122) 및 제 3 절연막(123)을 차례로 형성한다.
상기 제 2 절연막(122)은 실리콘 질화막일 수 있으며, 상기 제 2 절연막(122)은 비휘발성 반도체 메모리 소자에서, 차지(charge)를 트랩핑(trapping)하여 프로그램이 이루어지는 층일 수 있다.
상기 제 3 절연막(123)은 실리콘 산화막일 수 있다.
상기 제 1 내지 제 3 절연막(121, 122, 123)은 유전체막으로서 ONO막을 형성한다.
상기 제 1 절연막은 상기 결정화된 실리콘막으로부터 전하가 통과하는 터널링(tunneling) 산화막일 수 있다.
상기 제 2 절연막은 상기 전하를 트랩핑하는 질화막일 수 있다.
상기 제 3 절연막은 상기 질화막과 게이트 전극 사이를 절연시키는 블락킹(blocking) 산화막일 수 있다.
이후, 상기 제 3 절연막(123) 상에 게이트막(130)을 형성한다.
상기 게이트막(130)은 폴리실리콘막, 또는 금속막일 수 있으나, 본 실시예에서는 유리 기판(100)의 특성상 저온에서 증착 공정이 이루어져야 하므로, 상기 제 3 절연막(123) 상에 금속막이 형성될 수 있다.
상기 금속막은 알루미늄, 몰리브덴, 타이타늄, 탄탈륨 및 구리 중 적어도 하나를 포함할 수 있으나, 전기 전도성이 좋은 금속이라면 모두 적용될 수 있다.
이후, 상기 게이트막(130), 제 3 절연막(123), 제 2 절연막(122), 제 1 절연막(121), 실리콘질화막(111) 및 상기 폴리실리콘막(110)을 패터닝하여 비휘발성 메모리 소자의 게이트 패턴을 형성한다.
상기 게이트 패턴은, 제 1 및 제 2 버퍼막(101, 102) 상에 폴리실리콘 패턴(110a), 실리콘 질화막 패턴(111a), 제 1 내지 3 절연막 패턴(121a, 122a, 123a) 및 게이트 전극(130a)을 포함할 수 있다.
따라서, 본 실시예는, 유리 기판 상에 비휘발성 메모리 소자를 형성시 균일한 폴리실리콘막을 제공할 수 있으며, 상기 폴리실리콘막 상에 균일한 두께의 터널 산화막을 제공할 수 있다.
상기 균일한 폴리실리콘막 및 터널 산화막의 두께는 비휘발성 메모리 소자의 특성을 좌우하는 중요한 인자로서, 본 실시예는 양질의 비휘발성 메모리 소자를 제작할 수 있다.
또한 상기 폴리실리콘막 상에 질소 플라즈마 처리로 인한 부산물로 형성된 실리콘질화막은 상기 제 1 절연막과 함께 터널 산화막의 역할을 할 수 있다. 상기 실리콘질화막의 유전율이 실리콘산화막보다 크므로, 상기 터널 산화막은 프로그램 능력이 더욱 향상되는 효과가 있다.
실시예에 따른 비휘발성 메모리 소자는 평판 표시 소자에 내장될 수 있다.
실시예는 비휘발성 메모리 소자에서 터널 산화막의 두께가 균일하게 형성되어 소자의 프로그램 특성이 뛰어난 효과가 있다.
또한, 실시예는 유리 기판 상에 비휘발성 메모리 소자를 저온에서 형성할 수 있어 공정의 안정성이 뛰어나고 수율을 향상시킬 수 있는 효과가 있다.
또한, 실시예에 따른 메모리 소자는 저온 공정이 필요한 유리 기판 상에 형성할 수 있어 평판 표시 장치, 예를 들어 액정 표시 장치 등에 내장될 수 있으며, 저 소비 전력을 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자의 형성 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
도 1 및 도 6은 실시예에 따른 반도체 소자의 제조 공정을 보여주는 단면도들이다.
<도면의 주요부분에 대한 부호 설명>
100 : 유리 기판 101: 제 1 버퍼막
102 : 제 2 버퍼막 110 : 폴리실리콘막
121 : 제 1 절연막 122 : 제 2 절연막
123 : 제 3 절연막
Claims (10)
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- 유리 기판 상에 실리콘질화막의 제 1 버퍼막 및 실리콘산화막의 제2 버퍼막으로 이루어지는 버퍼막을 형성하는 단계;상기 버퍼막 상에 비정질 실리콘막을 형성하는 단계;상기 비정질 실리콘막을 엑시머 레이저 어닐링하여 결정화된 실리콘막을 형성하는 단계;상기 결정화된 실리콘막을 질소 플라즈마 처리하여 상기 결정화된 실리콘막의 표면을 평탄화시키고, 상기 결정화된 실리콘막 표면에 실리콘질화막이 형성되도록 하는 단계;PECVD(plasma enhanced chemical vapor deposition) 공정을 통하여 상기 플라즈마 처리된 결정화된 실리콘막 상에 ONO막을 형성하는 단계;상기 ONO막 상에 금속막을 형성하는 단계; 및상기 금속막, 상기 ONO막, 상기 결정화된 실리콘막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 질소 플라즈마 처리하는 공정은 RF에너지는 200W~1550W, 질소 도즈량은 100sccm ~ 800sccm, 챔버 압력은 10mtorr ~ 20mTorr 의 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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- 유리 기판 상에 실리콘질화막의 제 1 버퍼막 및 실리콘산화막의 제2 버퍼막으로 이루어지는 버퍼막을 형성하는 단계;상기 버퍼막 상에 비정질 실리콘막을 형성하는 단계;상기 비정질 실리콘막을 엑시머 레이저 어닐링하여 결정화된 실리콘막을 형성하는 단계;상기 결정화된 실리콘막을 질소 플라즈마 처리하여 상기 결정화된 실리콘막의 표면을 평탄화시키고, 상기 결정화된 실리콘막 표면에 실리콘질화막이 형성되도록 하는 단계;PECVD(plasma enhanced chemical vapor deposition) 공정을 통하여 상기 플라즈마 처리된 결정화된 실리콘막 상에 ONO막을 형성하는 단계;상기 ONO막 상에 금속막을 형성하는 단계; 및상기 금속막, 상기 ONO막, 상기 결정화된 실리콘막을 패터닝하는 단계를 포함하는 비휘발성 메모리 소자가 내장된 평판 표시 장치의 제조 방법.
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