KR100607346B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트 및 유전체막이 형성된 반도체 기판 상부에 언도프트 폴리실리콘막을 형성한 후 질소 플라즈마 처리를 실시하고, 고농도 도프트 폴리실리콘막을 형성하여 콘트롤 게이트를 형성함으로써 질소 플라즈마 처리에 의해 유전체막과 언도프트 폴리실리콘막의 계면에 질소층이 형성되도록 하여 재산화 공정시 인과 산소의 확산 속도를 줄여 유전체막의 두께 증가를 방지할 수 있고, 고농도 도프트 폴리실리콘막의 인이 후속 공정에서 언도프트 폴리실리콘막으로 확산되어 언도프트 폴리실리콘막의 인 농도를 증가시켜 커플링비를 변화시키지 않으면서 콘트롤 게이트의 도핑 농도를 증가시켜 프로그램 속도를 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
프로그램 속도, 언도프트 폴리실리콘, 질소 플라즈마
Description
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 터널 산화막
13 : 도프트 폴리실리콘막 14 : 유전체막
14a : 산화막 14b : 질화막
14c : 산화막 15 : 언도프트 폴리실리콘막
16 : 질소층 17 : 고농도 도프트 폴리실리콘막
18 : 도프트 폴리실리콘막
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 콘트롤 게이트로 작용하는 폴리실리콘막의 인 농도를 증가시키면서 커플링비를 낮추지 않아 프로그램 속도를 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 소자의 단위 셀은 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측의 반도체 기판에 소오스 및 드레인을 형성함으로써 구현된다. 이러한 플래쉬 메모리 셀은 플로팅 게이트에 전자를 주입하거나 방출시켜 프로그램 또는 소거 동작을 실시하는데, 프로그램 동작은 드레인의 측부를 통해 핫 캐리어(hot carrier)를 발생시키고, 핫 캐리어를 터널 산화막을 통해 플로팅 게이트로 주입하여 실시한다. 또한, 소거 동작은 소오스와 플로팅 게이트, 또는 벌크(bulk)와 플로팅 게이트 사이의 높은 전기장(high electric field)에 의해 발생되는 F-N 터널링(F-N tunneling)을 이용하여 플로팅 게이트 내의 전자를 방출시켜 실시한다.
이처럼 플래쉬 메모리 셀의 프로그램 및 소거 동작을 수행하기 위해서는 모두 게이트에 고전압을 인가해야 하는데, 이 경우 저전압 구동에 많은 제약을 받게 된다. 이는 바이어스를 직접 플로팅 게이트에 인가할 수 없고, 콘트롤 게이트를 통해서만 가능하기 때문이다. 즉, 콘트롤 게이트와 플로팅 게이트 사이에 형성된 유전체막에 의해 전압 강하가 발생하기 때문이다. 이러한 전압 강하는 유전체막의 두 께 및 접합 면적등에 따라 달라지게 된다.
한편, 캐패시턴스(capacitance)의 비율을 커플링비(coupling ratio)라고 하는데, 커플링비가 "1"일 경우 콘트롤 게이트에 가해진 바이어스가 전압 강하없이 그대로 플로팅 게이트에 가해진다는 의미이며, 커플링비가 작을수록 플래쉬 메모리 셀을 구동시키기 위해 콘트롤 게이트에 인가되는 바이어스는 그 만큼 더 높아져야 함을 의미한다. 플래쉬 메모리 셀의 커플링비는 유전체막의 두께, 유전체막과 게이트 간의 접합 면적, 콘트롤 게이트로 사용되는 폴리실리콘막의 인 도핑 농도에 많은 영향을 받게 된다.
그런데, 프로그램 속도를 향상시키기 위해 콘트롤 게이트로 사용되는 폴리실리콘막의 인 도핑 농도를 증가시키면 이후 공정에서 유전체막의 두께가 증가하여 프로그램시 커플링비가 감소하기 때문에 오히려 프로그램 속도를 감소시킨다. 또한, 폴리실리콘막의 인 농도를 낮추면 전자의 공핍(depletion)이 발생되고, 커플링비가 변화되어 프로그램 속도가 감소한다. 따라서, 콘트롤 게이트로 사용되는 폴리실리콘막에 의한 프로그램 속도 향상은 새로운 공정 도입을 필요로 한다.
본 발명의 목적은 콘트롤 게이트로 사용되는 폴리실리콘막의 인 농도를 증가시키면서 커플링비를 낮추지 않아 프로그램 속도를 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
상술한 목적을 달성하기 위해 본 발명에서는 플로팅 게이트 및 유전체막이 형성된 반도체 기판 상부에 언도프트 폴리실리콘막을 형성한 후 질소 플라즈마 처리를 실시하고, 고농도 도프트 폴리실리콘막을 형성한다. 이때, 질소 분위기 플라즈머 처리에 의해 유전체막과 언도프트 폴리실리콘막의 계면에 질소층이 형성되어 재산화 공정시 인과 산소의 확산 속도를 줄여 유전체막의 두께 증가를 방지할 수 있다. 또한, 고농도 도프트 폴리실리콘막의 인이 후속 공정에서 언도프트 폴리실리콘막으로 확산되어 언도프트 폴리실리콘막의 인 농도를 증가시킨다. 따라서, 커플링비를 변화시키지 않으면서 콘트롤 게이트의 도핑 농도를 증가시켜 프로그램 속도를 향상시킬 수 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상부에 소정 영역에 터널 산화막, 플로팅 게이트 및 유전체막을 형성하는 단계; 전체 구조 상부에 언도프트 폴리실리콘막을 형성한 후 질소 플라즈마 처리를 실시하여 상기 언도프트 폴리실리콘막과 상기 유전체막 사이에 질소층을 형성하는 단계; 전체 구조 상부에 고농도 도프트 폴리실리콘막을 형성하는 단계; 및 후속 열처리 공정에 의해 상기 고농도 도프트 폴리실리콘막의 불순물을 상기 언도프트 폴리실리콘막으로 확산시켜 상기 언도프트 폴리실리콘막을 도프트 폴리실리콘막으로 변화시키는 단계를 포함한다.
상기 유전체막은 산화막, 질화막 및 산화막이 적층되어 형성된다.
상기 고농도 도프트 폴리실리콘막은 2.0E20ions/㎤의 인 농도를 유지한다.
상기 언도프트 폴리실리콘막과 상기 고농도 도프트 폴리실리콘막은 1:4 내지 1:7의 두께 비율로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 터널 산화막(12) 및 도프트 폴리실리콘막(13)을 형성한 후 패터닝하여 플로팅 게이트를 확정한다. 도프트 폴리실리콘막(13) 상부에 산화막(14a), 질화막(14b) 및 산화막(14c)이 적층된 소위 ONO 구조의 유전체막(14)을 형성한다. 그리고, 유전체막(14) 상부에 언도프트 폴리실리콘막(15)을 형성한다. 한편, 유전체막(14) 상부에 도프트 폴리실리콘막을 형성할 경우 게이트를 확정하기 위한 식각 공정을 실시한 후 재산화 공정시 유전체막(14)의 산화막(14c)과 도프트 폴리실리콘막 계면의 인 농도에 의해 산화막(14c)의 두께가 증가하게 되는데, 언도프트 폴리실리콘막(15)을 형성하게 되면 유전체막(14)과의 계면의 인 농도를 줄일 수 있어 유전체막(14)의 두께 증가를 방지할 수 있다.
도 1(b)를 참조하면, 언도프트 폴리실리콘막(15)에 질소 플라즈마 처리를 실시한다. 질소 플라즈마 처리에 의해 언도프트 폴리실리콘막(15)과 유전체막(14)의 산화막(14c) 계면에 질소층(16)이 형성된다.
도 1(c)를 참조하면, 전체 구조 상부에 고농도 도프트 폴리실리콘막(17)을 형성한다. 고농도 도프트 폴리실리콘막(17)은 2.0E20ions/㎤의 인 농도를 유지하고, 언도프트 폴리실리콘막(15)과 고농도 도프트 폴리실리콘막(17)은 1:4∼1:7의 비율로 형성한다.
도 1(d)를 참조하면, 이후 소오스 및 드레인 이온 주입 후의 어닐 공정 또는 각종 열처리 공정시 고농도 도프트 폴리실리콘막(17)의 인이 언도프트 폴리실리콘막(15)으로 확산되어 언도프트 폴리실리콘막(15)을 도프트 폴리실리콘막(18)으로 변화시킨다. 이때, 언도프트 폴리실리콘막(15)과 유전체막(14)의 산화막(14c)의 계면에 형성된 질소층(16)에 의해 인이 산화막(14c)으로의 확산이 방지되고, 산화막(14c)의 산소가 언도프트 폴리실리콘막(15)으로의 확산이 방지된다.
상술한 바와 같이 본 발명에 의하면 플로팅 게이트 및 유전체막이 형성된 반도체 기판 상부에 언도프트 폴리실리콘막을 형성한 후 질소 플라즈마 처리를 실시하고, 고농도 도프트 폴리실리콘막을 형성하여 콘트롤 게이트를 형성함으로써 질소 플라즈마 처리에 의해 유전체막과 언도프트 폴리실리콘막의 계면에 질소층이 형성되도록 하여 재산화 공정시 인과 산소의 확산 속도를 줄여 유전체막의 두께 증가를 방지할 수 있고, 고농도 도프트 폴리실리콘막의 인이 후속 공정에서 언도프트 폴리실리콘막으로 확산되어 언도프트 폴리실리콘막의 인 농도를 증가시켜 커플링비를 변화시키지 않으면서 콘트롤 게이트의 도핑 농도를 증가시켜 프로그램 속도를 향상시킬 수 있다.
Claims (4)
- 반도체 기판 상부에 소정 영역에 터널 산화막, 플로팅 게이트 및 유전체막을 형성하는 단계;전체 구조 상부에 언도프트 폴리실리콘막을 형성한 후 질소 플라즈마 처리를 실시하여 상기 언도프트 폴리실리콘막과 상기 유전체막 사이에 질소층을 형성하는 단계;전체 구조 상부에 고농도 도프트 폴리실리콘막을 형성하는 단계; 및후속 열처리 공정에 의해 상기 고농도 도프트 폴리실리콘막의 불순물을 상기 언도프트 폴리실리콘막으로 확산시켜 상기 언도프트 폴리실리콘막을 도프트 폴리실리콘막으로 변화시키는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 유전체막은 산화막, 질화막 및 산화막이 적층되어 형성된 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 고농도 도프트 폴리실리콘막은 2.0E20ions/㎤의 인 농도를 유지하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 언도프트 폴리실리콘막과 상기 고농도 도프트 폴리실리콘막은 1:4 내지 1:7의 두께 비율로 형성하는 플래쉬 메모리 소자의 제조 방법.
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