CN1832148A - 制造闪存器件的方法 - Google Patents
制造闪存器件的方法 Download PDFInfo
- Publication number
- CN1832148A CN1832148A CNA2005101362424A CN200510136242A CN1832148A CN 1832148 A CN1832148 A CN 1832148A CN A2005101362424 A CNA2005101362424 A CN A2005101362424A CN 200510136242 A CN200510136242 A CN 200510136242A CN 1832148 A CN1832148 A CN 1832148A
- Authority
- CN
- China
- Prior art keywords
- layer
- polycrystalline silicon
- doped polysilicon
- nitrogen
- undoped polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 85
- 229920005591 polysilicon Polymers 0.000 claims abstract description 42
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 31
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 20
- 238000007667 floating Methods 0.000 claims abstract description 18
- 230000008569 process Effects 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 16
- 229910052698 phosphorus Inorganic materials 0.000 claims description 16
- 239000011574 phosphorus Substances 0.000 claims description 16
- 230000008859 change Effects 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 3
- 238000010438 heat treatment Methods 0.000 claims 2
- 230000009466 transformation Effects 0.000 claims 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims 1
- 239000002245 particle Substances 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 11
- 238000010168 coupling process Methods 0.000 abstract description 11
- 238000005859 coupling reaction Methods 0.000 abstract description 11
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 abstract description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052760 oxygen Inorganic materials 0.000 abstract description 4
- 239000001301 oxygen Substances 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 5
- 238000009832 plasma treatment Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种制造闪存器件的方法。根据本发明，未掺杂多晶硅层形成在其中形成由浮置栅极和介电层的半导体衬底上。通过对该未掺杂多晶硅层施加N2等离子体，形成了重掺杂多晶硅层。由于该N2等离子体处理，在介电层和未掺杂多晶硅层之间的界面上形成氮层。在再氧化处理期间，通过减小磷和氧的扩散速度，可以防止介电层的厚度增加。此外，在后续工艺中，重掺杂多晶硅层的磷被扩散到未掺杂多晶硅层中，由此增加了未掺杂多晶硅层的磷的浓度。因此，可以通过增加控制栅的掺杂浓度来提高编程速度，而不用改变耦合率。
Description
技术领域
本发明涉及一种制造闪存器件的方法，更特别地，涉及一种制造闪存器件的方法，该闪存器件能够通过增加用作控制栅极的多晶硅层的磷浓度来提高编程速度，而不减少耦合率。
背景技术
通常，典型的闪存单元是通过形成栅极和源极/漏极来实现的。栅极包括在半导体衬底上方的预定区域的隧道氧化物、浮置栅极、介电层和控制栅极的依次堆叠的结构。源极/漏极在半导体衬底上形成于栅极的两侧。这样的闪存单元通过对浮置栅极注入或发射电子来编程或擦除，由此产生通过漏极横向表面的热载流子。此外，通过经隧道氧化物向浮置栅极注入热载流子来进行编程操作。根据在源极和浮置栅极之间或主体和浮置栅极之间导致高电场的Fowler-Nordheim(F-N)隧道机理，通过从浮置栅极发射电子来进行擦除操作。
为了进行闪存单元的编程和擦除操作，需要对所有的栅极施加高电压。但是，在低压条件下，在闪存单元中存在几个限制。这是因为偏压不是直接施加到浮置栅极而仅施加至控制栅极。换言之，在控制栅极和浮置栅极之间的介电层上存在电压降。该电压降取决于介电层的厚度和结面积。
电容比率也称为“耦合率”。如果耦合率是“1”，那么施加至控制栅极的偏压照原样地施加至浮置栅极。因此，耦合率越小，施加至控制栅极以驱动闪存单元所需的偏压越高。闪存单元的耦合率主要受介电层的厚度、在介电层和栅极之间的结面积以及用作控制栅极的多晶硅的磷掺杂浓度影响。
在增加多晶硅的磷掺杂浓度以提高编程速度的情形，增加了介电层的厚度。因此，减小耦合率，由此降低编程速度。比较而言，如果降低多晶硅的磷掺杂浓度，那么由于耦合率的变化，电子被耗尽使得编程速度降低。所以，在用作控制栅极的多晶硅中需要新的掺杂工艺，以提高编程速度。
发明内容
本发明的实施例提供了一种制造闪存器件的方法，该闪存器件能够通过增加用作控制栅极的多晶硅层的磷浓度而不减少耦合率地提高编程速度。
根据本发明的另一个实施例，未掺杂多晶硅层形成在其中形成有浮置栅极和介电层的半导体衬底上。通过对该未掺杂多晶硅层施加N2等离子体，形成了重掺杂多晶硅层。由于该N2等离子体处理，在介电层和未掺杂多晶硅层之间的界面上形成氮层。在再氧化处理期间，通过减小磷和氧的扩散速度，可以防止介电层的厚度增加。此外，在后续工艺中，重掺杂多晶硅层的磷扩散到未掺杂多晶硅层，由此增加了未掺杂多晶硅层的磷的浓度。因此，可以通过增加控制栅的掺杂浓度来提高编程速度，而不用改变耦合率。
本发明的一个方面是提供一种制造闪存器件的方法。该方法包括：在半导体衬底的预定区域形成隧道氧化物层、浮置栅极层和介电层；在所得到的结构上方形成未掺杂多晶硅层，然后通过对未掺杂多晶硅层的N2等离子体处理在未掺杂多晶硅层和介电层之间形成氮层；在所得到结构上方形成重掺杂多晶硅层；以及通过后续工艺将重掺杂多晶硅层的杂质扩散到未掺杂多晶硅层来将未掺杂多晶硅层转变为掺杂多晶硅层。
根据本发明的某些实施例，介电层由顺序堆叠的氧化物层、氮化物层和氧化物层构成。
根据本发明的另外某些实施例，重掺杂多晶硅层保持为2.0E20离子/平方厘米的磷浓度。
根据本发明的另外某些实施例，未掺杂多晶硅和重掺杂多晶硅形成来具有的厚度比率在1∶4到1∶7的范围内。
附图说明
附图被包括来提供对本发明进一步的理解，并且结合到该说明书中并构成该说明书的一部分。附图图示了本发明的示范性实施例，与说明部分一起来对本发明的原理进行解释。
图1A-1D是图示根据本发明实施例的制造闪存器件的方法的顺序横截面视图。
具体实施方式
下面，现将使用具体的实施例及附图更加详细地描述本发明。但是，本发明可以实现为许多不同的形式且不应解释为限于这里所阐述的示范性实施例。通篇相似的附图标记指示相似的元件。
应当理解，虽然本文中术语第一、第二、第三等可以用来描述各种元件，但是这些元件不受这些术语限制。这些术语只用于区分一个元件与另一个元件。例如，第一元件可以称为第二元件，类似地，第二元件可以称为第一元件，而不背离本发明的教导。如本文所使用的，术语“和/或”包括一个或多个所列出的相关项的任意和所有组合。
应当理解，当提及比如层、区域或衬底的元件在另一元件“上”或延伸到另一元件“上”时，该元件可以直接在另一元件上或直接延伸到另一元件上，或者也可以存在中间元件。相反，当提及元件“直接”在另一元件或层“上”或“直接”延伸到另一元件“上”时，则没有中间元件存在。其它用来描述元件之间的相对关系的语句也应该以类似的方式解释(即，“在...之间”和“直接在...之间”，“相邻”和“直接相邻”等)。
在这里使用相对术语，诸如“在下”、“在上”、“上”、“下”或“垂直”，用于描述图中所图示出的一个元件、层或区域与另一个元件、层或区域的关系。应当理解，这些术语旨在涵盖除在图中所绘的方向之外的装置的不同取向。
这里参考示意性图示本发明理想化的实施例(或中间结构)的横截面图，对本发明的实施例进行说明。为了清楚起见，可能夸大了层和区域的厚度。此外，可以想到由于例如制造技术和/或公差存在对图示形状的变化。因此，本发明的实施例不应该解释为限于这里所图示的区域的特定形状，而应该包括由于例如制造所导致的形状偏差。
这里所使用的术语仅是为了描述特别的实施例的目的，并不旨在限制本发明。如这里所用的，单数形式“一”、“该”等也旨在包括复数形式，除非上下文清楚地指示另外的意思。应当进一步理解，当在该说明书中使用时，术语“包括”、“含有”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或组分的存在，但是并不排除存在或添加一个或更多其它特征、整体、步骤、操作、元件、组分和/或其组。
除非另有界定，这里使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域中的普通技术人员共同理解的相同的含义。还应当进一步理解，诸如那些在通常使用的字典中的术语应解释为具有一种与相关技术的背景中的它们的意思一致的意思，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
图1A-1D是图示根据本发明实施例的制造闪存器件的方法的顺序横截面视图。
参考图1A，隧道氧化物12和未掺杂多晶硅层13形成半导体衬底11上方，在其中形成了预定制备结构。然后，将未掺杂多晶硅层13和隧道氧化物层12构图来界定浮置栅极。电介质层14形成在未掺杂多晶硅层13上方。电介质层14由顺序堆叠的氧化物14a、氮化物14b和氧化物14c的结构构成。未掺杂多晶硅层15形成在电介质层14上方。在掺杂多晶硅层形成在电介质层14上方的情形，在界定浮置栅极的蚀刻工艺之后的再氧化工艺期间，氧化物14c的厚度由于电介质层14的氧化物14c和掺杂多晶硅层之间的界面处的磷集结而增加。通过形成未掺杂多晶硅层15，在电介质层14的界面处的磷浓度可得到减小，从而可以防止电介质层14的厚度减小。
参考图1B，对于未掺杂多晶硅层15进行N2等离子体处理。由于N2等离子体处理，氮层16形成在未掺杂多晶硅层15和电介质层14的氧化物14c之间的界面处。
参考图1C，重掺杂多晶硅层17形成在所得到的结构上方。将重掺杂多晶硅层17保持为2.0E20离子/平方厘米的磷浓度。未掺杂多晶硅层和重掺杂多晶硅层的厚度的比率在1∶4到1∶7的范围之内。
参考图1D，在形成源极/漏极的离子注入工艺或各种蚀刻工艺之后的退火工艺期间，重掺杂多晶硅层17的磷被扩散到未掺杂多晶硅层15中。如此，未掺杂多晶硅层15被转变为掺杂多晶硅层18。在该情形中，由于在未掺杂多晶硅层15和电介质层14的氧化物14c之间的界面处的氮层16，防止了磷扩散到氧化物14c。氮层16还防止了氧从氧化物14c扩散到未掺杂多晶硅层15。
如前所述，未掺杂多晶硅层形成在其中形成有浮置栅极和介电层的半导体衬底上方。在对未掺杂多晶硅层进行了N2等离子体工艺之后，形成重掺杂多晶硅层来形成控制栅极。由于N2等离子体工艺，氮层形成在介电层和未掺杂多晶硅层之间。于是，在再氧化工艺期间，可以通过减少磷和氧的扩散来防止或控制介电层的厚度的增加。此外，在后续工艺中，重掺杂多晶硅层的磷被扩散到未掺杂多晶硅层中，由此增加了未掺杂多晶硅层的磷的浓度。因此，可以通过增加控制栅极的掺杂浓度来提高编程速度，而不用改变耦合率。
虽然已经根据在附图中所示出的实施例对本发明进行了说明，但是本发明并不限于此。对于本领域的普通技术人员清楚的是，可以对本发明进行各种替换、修改和变化而不脱离本发明的范围。
Claims (12)
1、一种制造闪存器件的方法，包括：
在半导体衬底的预定区域形成隧道氧化物层、浮置栅极层和介电层；
在所述介电层上覆形成未掺杂多晶硅层；
使用包括氮的等离子工艺在所述介电层上方形成氮层，所述氮层设置在所述未掺杂多晶硅层和所述介电层之间；
在所述未掺杂多晶硅层上方形成掺杂多晶硅层；
将所述掺杂多晶硅层热处理，通过将所述掺杂多晶硅层的杂质扩散到所述未掺杂多晶硅层中来将所述未掺杂多晶硅层转变为掺杂多晶硅层。
2、根据权利要求1的方法，其中，所述介电层由顺序堆叠的氧化物层、氮化物层和氧化物层构成。
3、根据权利要求2的方法，其中，所述掺杂多晶硅层保持为2.0E20离子/平方厘米的磷浓度。
4、根据权利要求1的方法，其中，所述未掺杂多晶硅形成来具有第一厚度，所述掺杂多晶硅形成来具有第二厚度，其中，所述第一厚度和第二厚度的比率在1∶4到1∶7的范围内。
5、一种制造闪存器件的方法，包括：
在衬底上形成浮置栅极层；
在所述浮置栅极层上形成介电层；
在所述介电层上形成未掺杂多晶硅层；
在所述介电层上形成氮层；
在所述未掺杂多晶硅层和所述氮层上方形成掺杂多晶硅层；以及
将所述掺杂多晶硅层热处理，通过将所述掺杂多晶硅层的杂质扩散到所述未掺杂多晶硅层中来将所述未掺杂多晶硅层转变为掺杂多晶硅层。
6、根据权利要求5的方法，其中，所述氮层包括上侧和下侧，所述未掺杂多晶硅层与所述氮层的上侧相邻，所述介电层与所述氮层的下侧相邻。
7、根据权利要求6的方法，其中，所述氮层配置来减少从所述氮层的上侧到所述氮层的下侧的粒子扩散。
8、根据权利要求5的方法，其中，所述氮层是使用氮环境中的等离子体工艺形成的。
9、根据权利要求8的方法，其中，所述等离子体工艺涉及将所述未掺杂多晶硅层暴露于使用氮产生的等离子体。
10、根据权利要求9的方法，其中，所述转变的掺杂多晶硅层和所述掺杂多晶硅层界定了控制栅极。
11、根据权利要求5的方法，其中，所述转变的掺杂多晶硅层和所述掺杂多晶硅层界定了控制栅极。
12、根据权利要求5的方法，其中，所述未掺杂多晶硅层形成来具有第一厚度，所述掺杂多晶硅形成来具有第二厚度，其中，所述第一厚度和第二厚度的比率在1∶4到1∶7的范围内。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR3319/05 | 2005-01-13 | ||
| KR1020050003319A KR100607346B1 (ko) | 2005-01-13 | 2005-01-13 | 플래쉬 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1832148A true CN1832148A (zh) | 2006-09-13 |
| CN100378964C CN100378964C (zh) | 2008-04-02 |
Family
ID=36653788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005101362424A Expired - Fee Related CN100378964C (zh) | 2005-01-13 | 2005-12-23 | 制造闪存器件的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7449384B2 (zh) |
| JP (1) | JP4917311B2 (zh) |
| KR (1) | KR100607346B1 (zh) |
| CN (1) | CN100378964C (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107331665A (zh) * | 2016-04-27 | 2017-11-07 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体结构的制作方法 |
| CN112582259A (zh) * | 2019-09-30 | 2021-03-30 | 扬州扬杰电子科技股份有限公司 | 一种新式的n型层磷掺杂工艺方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090025780A (ko) * | 2007-09-07 | 2009-03-11 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| US9337047B2 (en) * | 2007-09-17 | 2016-05-10 | Infineon Technologies Ag | Semiconductor device and method of making semiconductor device |
| KR100990534B1 (ko) | 2008-05-29 | 2010-10-29 | 주식회사 동부하이텍 | 비휘발성 메모리 소자, 그 제조 방법 및 비휘발성 메모리소자가 내장된 평판 표시 장치의 제조 방법 |
| US20110159674A1 (en) * | 2009-12-30 | 2011-06-30 | Hynix Semiconductor Inc. | Method of Manufacturing Nonvolatile Memory Devices |
| KR101194884B1 (ko) * | 2010-07-23 | 2012-10-25 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316348A (ja) * | 1995-03-14 | 1996-11-29 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3312102B2 (ja) * | 1996-11-27 | 2002-08-05 | シャープ株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US5837598A (en) * | 1997-03-13 | 1998-11-17 | Lsi Logic Corporation | Diffusion barrier for polysilicon gate electrode of MOS device in integrated circuit structure, and method of making same |
| JP4342621B2 (ja) * | 1998-12-09 | 2009-10-14 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2001015619A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| KR20030001911A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 이이피롬의 스택 게이트 전극 형성 방법 |
| US6812515B2 (en) * | 2001-11-26 | 2004-11-02 | Hynix Semiconductor, Inc. | Polysilicon layers structure and method of forming same |
| KR100426482B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| US20030232507A1 (en) * | 2002-06-12 | 2003-12-18 | Macronix International Co., Ltd. | Method for fabricating a semiconductor device having an ONO film |
| JP2004095918A (ja) * | 2002-08-30 | 2004-03-25 | Fasl Japan Ltd | 半導体記憶装置及び半導体装置の製造方法 |
| US6767791B1 (en) * | 2003-02-10 | 2004-07-27 | Advanced Micro Devices, Inc. | Structure and method for suppressing oxide encroachment in a floating gate memory cell |
-
2005
- 2005-01-13 KR KR1020050003319A patent/KR100607346B1/ko not_active IP Right Cessation
- 2005-12-08 US US11/298,276 patent/US7449384B2/en not_active Expired - Fee Related
- 2005-12-23 CN CNB2005101362424A patent/CN100378964C/zh not_active Expired - Fee Related
- 2005-12-27 JP JP2005376244A patent/JP4917311B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107331665A (zh) * | 2016-04-27 | 2017-11-07 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体结构的制作方法 |
| CN107331665B (zh) * | 2016-04-27 | 2019-09-24 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体结构的制作方法 |
| CN112582259A (zh) * | 2019-09-30 | 2021-03-30 | 扬州扬杰电子科技股份有限公司 | 一种新式的n型层磷掺杂工艺方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100607346B1 (ko) | 2006-07-31 |
| JP4917311B2 (ja) | 2012-04-18 |
| US20060154420A1 (en) | 2006-07-13 |
| US7449384B2 (en) | 2008-11-11 |
| JP2006196891A (ja) | 2006-07-27 |
| KR20060082946A (ko) | 2006-07-20 |
| CN100378964C (zh) | 2008-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1832148A (zh) | 制造闪存器件的方法 | |
| CN1610100A (zh) | 非易失性存储装置的制造方法 | |
| CN1652324A (zh) | 半导体器件及其制造方法 | |
| CN1992288A (zh) | 闪存器件及其制造方法 | |
| CN1992345A (zh) | 包括双隧道氧化物层的闪存单元及其制造方法 | |
| CN1992235A (zh) | Nor型闪存单元阵列及其制造方法 | |
| US8334558B2 (en) | Method to fabricate self-aligned source and drain in split gate flash | |
| CN1866545A (zh) | 空气隧道浮栅存储单元及其制造方法 | |
| CN1855512A (zh) | 非易失性存储器件及其制造方法 | |
| CN1993817A (zh) | 浮动栅极存储单元 | |
| CN1992233A (zh) | 具有垂直分裂栅结构的闪存装置及其制造方法 | |
| CN1551334A (zh) | 形成非挥发性存储元件的方法 | |
| CN1652303A (zh) | 制造半导体器件的方法 | |
| CN1133215C (zh) | 只读存储器及其制造方法 | |
| CN1820363A (zh) | 根据电性测试数据控制栅极绝缘层的性能及特征的方法以及执行方法的系统 | |
| CN1627503A (zh) | 存储器件及其制造方法 | |
| CN1309056C (zh) | 非易失存储器的结构与制造方法 | |
| CN1222041C (zh) | 可电擦除可编程逻辑元件 | |
| US20030109111A1 (en) | Method for forming an ONO structure in one chamber | |
| CN100464423C (zh) | 内存元件及其制造方法与操作方法 | |
| US20030100157A1 (en) | Flash memory with protruded floating gate | |
| US20240047563A1 (en) | Semiconductor device | |
| CN101989548B (zh) | 半导体器件及其制造方法 | |
| CN1224084C (zh) | 一种不同厚度栅极氧化层的制造方法 | |
| CN1396650A (zh) | 抑制存储器阵列位线间漏电的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080402 Termination date: 20131223 |