CN1133215C - 只读存储器及其制造方法 - Google Patents
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Abstract
一种只读存储器及其制造方法，依序形成隧穿氧化层、第一多晶硅层、底面氧化层与第一氮化硅层于半导体基底上，掩模限定使第一多晶硅层为浮置栅。再在基底形成掺杂区，并形成顶端氧化层及第二氮化硅层于第一氮化硅层上。后回蚀第二氮化硅层，使浮置栅侧壁形成氮化硅间隙壁。后使氧化掺杂区形成蚀刻阻挡层，在间隙壁形成氮氧化硅层并使顶端氧化层致密，形成第二多晶硅层并限定控制栅，再进行源/漏极区的掺杂并完成存储器制作。
Description
技术领域
本发明涉及一种半导体元件的制造方法，特别是涉及一种只读存储器及其制造方法。
背景技术
只读存储器(Read Only Memory-ROM)为一种永久性存储器(Non-Volatile Memory)，所存入的信息或数据不会因为电源供应的中断而消失。可抹除可编程式只读存储器(Erasable Programmable ROM-ERPOM)则是将只读存储器的应用推广到可以进行数据的删除与重新写入，但是删除的动作需要使用紫外线，因此EPROM的包装成本较高。此外，EPROM进行数据删除时，会把所有存储于ERPOM的程序或数据全部消除，这使得每次修改数据时，需重新来过，相当耗时。
另一种可以让数据局部修改的可电除且可编程式只读存储器(Electrically Erasable Programmable ROM-EEPROM)则无此项缺点，在进行数据清除与重新输入时，可以“一个位元一个位元”(Bit By Bit)地做，数据可以进行多次的存入读出与清除等操作。近年来已开发出存取速度较快的电器抹除式可编程式只读存储器，其存取速度约在70ns～80ns之间，美国英特尔(Intel)公司称之为“快闪存储器”(Flash Memory)；快闪存储器结构(FlashMemory Cell)与EEPROM相同，只是进行存储清除的工作时，是以“一块接一块”(Block By Block)的方式进行，速度非常快，约1到2秒之间即可完成存储清除的工作，节省时间及制造成本。
请参照图1a，其为一种现有快闪存储器晶体管存储单元结构俯视图。S表示其源极区，D表示其漏极区，其单元配置(Cell Layout)大约16个存储单元接一个接触窗出来，图1b为沿图1中AA′线所取的剖面示意图。其存储单元主要包括一浮置晶体管，包括两层结构，其一为以多晶硅所制作的用来存储电荷的浮置栅(Floating Gate)10，以及用来控制数据存取的控制栅(Control Gate)12；另外还有隧穿氧化层(Tunnel Oxide)、漏极区16、源极区18以及深掺杂源极区20。浮置栅位于控制栅下方，其通常处于“浮置”的状态，没有和任何线路相接，而控制栅通常与字线相接。
浮置晶体管的工作原理是利用通道热电子(Channel Hot Electron)，当存储数据资料时，在半导体基底22上的漏极区16加上一电压，且在控制栅极12上加上一高于漏极区16的电压，使热电子从源极区18流出后，在靠近漏极区16附近穿过氧化层14，注入并陷于浮置栅极10内，提高此浮置晶体管的临限电压(Threshold Voltage)，达到存储数据资料的目的。当要抹除存储数据时，在源极区18施以适当的正电压，使陷于浮置栅极10内的电子，再度隧穿过隧穿氧化层14脱离出来，使存储数据消除，该浮置栅晶体管恢复数据存储前的状态。
图2a与图2b为现有的一种快闪存储器制造流程示意图。首先，请参照图2a，提供半导体基底100，于其上形成薄的隧穿氧化层120，其形成方式为热氧化法，形成的厚度通常在1000埃以下。隧穿氧化层120的性质为具有高介电常数、低氧化层电荷，以及高的崩溃电压。接着，在隧穿氧化层120上沉积第一多晶硅层140，并限定图案用以形成浮置栅。且在第一多晶硅层140上形成介电层160，例如氧化硅/氮化硅/氧化硅(ONO)的多层结构。然后，在介电层160上沉积第二多晶硅层180，并限定图案用以形成控制栅，即形成快闪存储器堆叠栅极的结构。
接着，请参图2b，在半导体基底100上进行离子注入法(IonImplantation)，例如植入N型的砷离子(As)。在堆叠栅极200两侧的半导体基底100中形成重掺杂区(Heavily Doped Region)，包括源/漏极区220，完成现有的快闪存储器制做。
现有的快闪存储器在限定第一多晶硅层形成浮置栅极，以限定第二多晶硅层形成控制栅极时，由于半导体基底的源/漏极区上并没有蚀刻阻挡层，因此在去除第一多晶硅层与第二多晶硅层时，容易蚀刻过度而在源/漏极区中形成沟渠。人们已使用现有技术解决上述问题，利用制作工艺控制沟渠的深度，但此种制作工艺较不稳定，很杂准确控制沟渠的深度，而且会限制源/漏极区接合的深度；以掩模限定并植入砷离子于沟渠形成的位置，使其长出足够厚的蚀刻阻挡层，此方法需要增加掩膜，就会增加制作工艺的复杂性；而利用浮置栅作为掩膜层进行砷离子注入，以使其长出足够厚的蚀刻阻挡层的方法，因为浮置栅侧壁的厚氧化层存在，会使浮置栅与控制栅有较低的耦合率(Coupling Rate)。
发明内容
本发明的目的在于提供一种只读存储器，提供间隙壁于浮置栅侧壁，使其在后续氧化反应中形成蚀刻阻挡层，不会与浮置栅侧面进行反应，因此在得到防止沟渠形成的蚀刻阻挡层时，不会降低控制栅与浮置栅的耦合率，同时也兼顾到数据保存的问题。
本发明的另一目的在于提供一种只读存储器的制造方法，在不影响耦合率及数据存储，且不增加光掩模数目的情形下，得到只读存储器，使其具有没有沟渠的埋入式源/漏极区。
根据本发明的上述及其他目的，提供一种只读存储器及其制造方法，其结构与制造方法简述如下：在已设有场氧化层的半导体基底上，依序形成隧穿氧化层、第一多晶硅层、底面氧化层(Bottom oxide)，以及第一氮化硅层。掩膜限定，形成由第一多晶硅层组成的浮置栅，接着进行离子注入，在半导体基底中掺入掺料。之后，形成顶端氧化层与第二氮化硅层，对第二氮化硅层进行回蚀，使在浮置栅侧壁形成间隙壁。接着，进行氧化反应，使基底具掺料的部分反应形成足够厚的蚀刻阻挡层，并在间隙壁表面形成氮氧化硅层，再进行回火步骤，使形成的氧化层变得致密。之后，形成第二多晶硅层，进行限定并蚀刻，使其形成控制栅，之后再进行存储单元的源/漏极区的掺杂步骤。
本发明一方面提供一种只读存储器，形成于已设有至少一场氧化层的一半导体基底上，它包括：一隧穿氧化层，形成于该半导体基底上；一浮置栅，形成于该隧穿氧化层上；一介电层，形成于该浮置栅上；一间隙壁，形成于该浮置栅的侧壁；一蚀刻阻挡层于该半导体基底中，其在该半导体基底中进行离子注入，并进行氧化而形成；一控制栅形成于该介电层上；以及数个源/漏极区形成于该半导体基底中。
本发明另一方面提供一种只读存储器的制造方法，该方法包括下列步骤：提供一半导体基底，其上已设有一场氧化层、一隧穿氧化层、一第一多晶硅层、一底面氧化层以及一第一氮化硅层；进行微影蚀刻，去除部分第一氮化硅层、底面氧化层、第一多晶硅层，暴露出部分的该隧穿氧化层，以使该第一多晶硅层形成一浮置栅；进行离子注入，以透过该隧穿氧化层暴露出的部分，在该半导体基底中形成一掺杂区；在该隧穿氧化层与第一氮化硅层上形成一顶端氧化层；在该浮置栅的侧壁形成一间隙壁；氧化该掺杂区，使该掺杂区反应形成一蚀刻阻挡层；在该浮置栅上方的该顶端氧化层上形成一控制栅；以及进行离子注入，以在该半导体基底中形成多个源/漏极区。
本发明的优点在于，其不影响浮置栅与控制栅的耦合率以及数据存储，且不增加光掩模的情况下，解决现有技术中在基底上产生沟渠的问题，而且还利用氮化硅形成的间隙壁对半导体基底进行离子的掺杂，再进行氧化反应使其形成足够厚的蚀刻阻挡层，以在后续的蚀刻中保护基底不形成沟渠。
附图说明
以下结合附图，详细描述本发明的实施例，其中：
图1a为现有快闪存储器晶体管存储单元结构俯视图；
图1b为图1a中沿AA′线的剖视图；
图2a与图2b为现有快闪存储器制造流程示意图；
图3为本发明一实施例快闪存储器结构俯视图；
图4a至图4f为本发明一实施例快闪存储器制造流程示意图；
图4f为图3中沿AA′线的剖视图；
图4g为图3中沿BB′线的剖视图；
图4h为图3中沿CC′线的剖视图。
具体实施方式
参见图3，其为本发明一优选实施例的快闪存储器结构俯视图，其中正斜线的浮置栅与反斜线代表的控制栅互相垂直，浮置栅与控制栅重叠的区域，代表一个记忆格。并请参照图4a至图4h，其中图4f为沿图3中快闪存储器AA′线的结构剖视示意图，图4g为沿图3中快闪存储器BB′线的结构剖视示意图，图4h为沿图3中快闪存储器CC′线的结构剖视示意图，图4a至图4f说明本发明一优选实施中快闪存储器制造流程示意图。
首先，请参照图4a并配合图3，制造快闪存储器要提供一半导体基底30，例如一硅基底，于基底30上已设有隔离元件的场氧化层，或是浅沟渠隔离区(未示)。在此半导体基底30上依序形成隧穿氧化层31、第一多晶硅层32、底面氧化层(Bottom oxide)33，以及第一氮化硅层34；其中，隧穿氧化层31的形成方式比如可以是热氧化法，形成的厚度约为100埃以下，甚至可薄到约只有50埃左右，而第一氮化硅层34的形成方法例如低压化学气相沉积法，或等离子化学气相沉积法。
接着，请参图4b并配合图3，进行掩模限定，去除部分的氮化硅层34、底面氧化层33与第一多晶硅层32，暴露出隧穿氧化层31，形成由第一多晶硅层构成的浮置栅32′；再进行离子的植入步骤，例如将砷离子注入半导体基底中，使位于浮置栅32′间与隧穿氧化层31下方的半导体基底30中形成掺杂区域35。
其后，请参照图4c并配合图3，将一层顶端氧化层36覆盖在图4b所示的结构上，形成方式比如以化学气相沉积法沉积形成；再形成一层第二氮化硅层37于顶端氧化层36上，其形成方式比如低压化学气相沉积法，或等离子化学气相沉积法。
接着，请参照图4d并配合图3，对第二氮化硅层37进行蚀刻，形成间隙壁37′于顶端氧化层36之侧壁，并暴露出部分的顶端氧化层36上方表面，蚀刻的方式比如回蚀法。
然后，请参照图4e并配合图3，进行热氧化反应，使具有离子的掺杂区域35形成具掺杂的氧化区35′，氧化时反应会在两处进行，一为半导体基底30中离子注入的掺杂区域35，一为由氮化硅组成的间隙壁37′，其中氮化硅间隙壁37′提供了保护作用，在浮置栅32′侧壁不会形成过厚的氧化层，可以维持浮置栅与控制栅的耦合率；此时，氮化硅间隙壁37′有部分会与氧反应，而在间隙壁37′的外面覆盖上一薄层的氮氧化硅层38；另一为进行回火(anneal)的步骤，使作为介电层的氧化物变得较致密，介电层由位于浮置栅32′上方的底面氧化层33′、第一氮化硅层34′与顶端氧化层36组合而成；然后，形成第二多晶硅层于回火后的半导体基底上(未示)，对第二多晶硅层进行定义并进行蚀刻，使其形成控制栅39，如图4h所示的结构，其中半导体基底30上具有场氧化层40。之后再对半导体基底30进行离子注入步骤，以在半导体基底30中形成源/漏极区(S/D)。
在图4f中，第二多晶硅层会在后续的蚀刻步骤中被去除掉，而在氧化步骤中形成具掺杂的氧化区35′用以作为一蚀刻阻挡层，防止在蚀刻第二多晶硅层时进一步蚀刻基底形成沟渠。此外，在图4g中，可看到在半导体基底30中具有掺杂的源/漏极区(S/D)，以及组合成快闪存储器的浮置栅32′、介电层(包括底面氧化层33、第一氮化硅层34与顶端氧化层36)以及控制栅39。
现有制作工艺中也有在基底中掺杂离子，使其氧化长出足够厚度的蚀刻氧化层，藉以解决沟渠形成的问题，以光掩模限定并进行离子注入步骤，但由于必须增加光掩模的数目，会增加制造的步骤及复杂性，并增加制作的成本；也有利用浮置栅作为掩模直接进行离子注入步骤，以减少光掩模的数目，但在基底上形成氧化物的蚀刻阻挡层时，同时会在浮置栅侧壁形成厚的氧化层，这样会降低浮置栅与控制栅的耦合率，而且现有工艺无法同时解决上述问题。
应当理解，以上实施例是例示性的，本领域的技术人员不难在此基础上作出各种变型或改动。
Claims (15)
1.一种只读存储器，形成于已设有至少一场氧化层的一半导体基底上，其特征在于，它包括：
一隧穿氧化层，形成于所述半导体基底上；
一浮置栅，形成于所述隧穿氧化层上；
一介电层，形成于所述浮置栅上；
一间隙壁，形成于所述浮置栅的侧壁；
在所述半导体基底中的一刻蚀阻挡层，是通过在所述半导体基底中进行离子注入，并进行氧化而形成的；
一控制栅，形成于所述介电层上；以及
多个源/漏极区，形成于所述半导体基底中。
2.如权利要求1所述的只读存储器，其特征在于，所述介电层还包括：
一底面氧化层，形成于所述浮置栅上；
一氮化硅层，形成于所述底面氧化层上；以及
一顶端氧化层，形成于所述氮化硅层上及所述浮置栅侧壁。
3.如权利要求1的只读存储器，其特征在于所述间隙壁由氮化硅组成。
4.一种只读存储器的制造方法，其特征在于，所述方法包括下列步骤：
提供一半导体基底，其上已设有一场氧化层、一隧穿氧化层、一第一多晶硅层、一底面氧化层以及一第一氮化硅层；
进行微影蚀刻，去除部分所述第一氮化硅层、所述底面氧化层、所述第一多晶硅层，暴露出部分的所述隧穿氧化层，以使所述第一多晶硅层形成一浮置栅；
进行离子注入，以透过所述隧穿氧化层暴露出的部分，在所述半导体基底中形成一掺杂区；
在所述隧穿氧化层与所述第一氮化硅层上形成一顶端氧化层；
在所述浮置栅的侧壁形成一间隙壁；
氧化所述掺杂区，使所述掺杂区反应形成一蚀刻阻挡层；
在所述浮置栅上方的所述顶端氧化层上形成一控制栅；以及
进行离子注入，以在所述半导体基底中形成多个源/漏极区。
5.如权利要求4所述的方法，其特征在于，进行离子注入以形成所述掺杂区的步骤是在半导体基底中掺杂砷离子。
6.如权利要求4所述的方法，其特征在于，所述底面氧化层、所述第一氮化硅层与所述顶端氧化层是组合形成介于所述浮置栅与所述控制栅间的一介电层。
7.如权利要求4所述的方法，其特征在于，形成所述间隙壁的步骤包括下列步骤；
形成一第二氮化硅层于顶端氧化层上；以及
去除部分所述第二氮化硅层，以在所述浮置栅侧壁形成所述间隙壁。
8.如权利要求7所述的方法，其特征在于，去除部分所述第二氮化硅层的方法为回蚀法。
9.如权利要求4或7所述的方法，其特征在于，氧化所述掺杂区使所述掺杂区反应形成一蚀刻阻挡层的步骤包括在间隙壁表面氧化形成一氮氧化硅层。
10.如权利要求4所述的方法，其特征在于，在氧化反应后还进行一道回火的步骤，藉以使形成的所述蚀刻阻挡层更加致密。
11.如权利要求4所述的方法，其特征在于，所述控制栅的形成方式包括下列步骤：
形成一第二多晶硅层覆盖于所述半导体基底上；以及
限定并蚀刻所述第二多晶硅层，以形成所述控制栅。
12.如权利要求9所述的方法，其特征在于，所述控制栅的形成方式包括下列步骤：
形成一第二多晶硅层覆盖于所述半导体基底上；以及
限定并蚀刻所述第二多晶硅层，以形成所述控制栅。
13.如权利要求12所述的方法，其特征在于，所述掺杂区为注入砷离子制成。
14.如权利要求12所述的方法，其特征在于，去除部分所述第二氮化硅层的步骤为回蚀法。
15.如权利要求12所述的方法，其特征在于，所述底面氧化层、所述第一氮化硅层与所述顶端氧化层为组合形成位于所述浮置栅与所述控制栅间的一介电层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20031231 |