CN100464423C - 内存元件及其制造方法与操作方法 - Google Patents
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Abstract
一种内存元件，包括基底、多个导体层、复合介电层与多个栅极。其中，多个导体层是设置于基底上，上述这些导体层是作为局部位线。复合介电层是设置于基底上，覆盖住导体层，复合介电层中包括了一层电荷陷入层。栅极设置于复合介电层上，横跨导体层。其中，导体层可以作为局部位线，以降低电阻值，增进内存元件的效能。
Description
技术领域
本发明涉及一种半导体元件及其制造方法与操作方法，且特别涉及一种内存元件及其制造方法与操作方法。
背景技术
内存元件中的非挥发性内存是一种不会因电源供应中断而使储存在其中的数据消失的内存，其中具有可进行多次数据的程序化、读取、擦除等动作的非挥发性内存，例如电可擦可编程只读存储器(EEPROM)、氮化硅只读存储器(NROM)等等，已经广泛用于各种个人电脑和电子设备。
图1A表示了一种公知的氮化硅只读存储器的俯视图。图1B为沿着图1A的I-I’线的剖面示意图。请参照图1A与图1B，此种氮化硅只读存储器是先在基底100上形成多个栅极结构125，栅极结构125由下而上包括一层ONO(氧化硅/氮化硅/氧化硅)堆栈层110与栅极120。然后形成埋入式位线130，再于栅极结构125两侧形成氧化硅层140。之后在栅极结构125上形成字符线150，将各栅极125串接起来。
上述氮化硅只读存储器在形成氧化硅层140的时候，需要以化学机械抛光法，将栅极120上方的氧化硅移除。或者是先在栅极120上形成氮化硅，再利用剥离(Lift-Off)的方式，移除栅极120上的氧化硅。这些方法不是会造成内存元件的缺陷，就是有步骤过于繁复的问题。在工艺上相当地不利。
此外，由于栅极120是在字符线150形成之时，由原本的条状成为块状结构，因此，若是栅极120蚀刻不完全，很容易会导致字符线150之间产生桥接短路的现象。
再者，由于集成电路的发展非常迅速，对于元件集成度的要求也越来越高，而随着线宽的缩减，短通道效应的影响将会更加显著。为了避免短通道效应的产生，必须尽可能地减少埋入式位线130的深度，然而，这么一来，势必会导致埋入式位线130的电阻值过高，对于内存元件的效能十分不利。
美国专利US 5284785揭露了一种电可擦可编程只读存储器，此种只读存储器在基底中并未形成掺杂区，可以减轻短通道效应，且其可操作的区域较广，同时还无须设置场氧化层。
然而，此种电可擦可编程只读存储器需要形成浮置栅极与控制栅极，与一般CMOS的工艺难以整合，且还得额外设置氧化硅层以隔离浮置栅极与位线。另外，为了提高FN隧穿的操作效率，此内存还需要另外形成N型的轻掺杂区。
发明内容
有鉴于此，依据本发明提供实施例的目的就是在提供一种内存元件，可以降低短通道效应，有助于内存元件的微缩。
依据本发明提供实施例的再一目的是提供一种内存元件的制造方法，利用简单的工艺形成局部位线，不但可以省略其它繁复的工艺，且能够避免对内存造成缺陷。
依据本发明提供实施例之另一目的是提供一种内存元件的操作方法，可以加快内存元件的操作速度。
本发明提出一种内存元件，包括基底、多个导体层、复合介电层与多个栅极。其中，导体层是设置于基底上，作为局部位线；复合介电层是设置于基底上，覆盖住导体层，复合介电层包括了一层电荷陷入层；栅极设置于复合介电层上，横跨导体层。
上述内存元件中，导体层的材质例如是掺杂多晶硅。导体层下方的基底中例如是设置有杂质扩散区。
上述内存元件中，还包括绝缘层，设置于各导体层与基底之间。绝缘层的厚度例如是介于20～200埃之间。导体层下方的基底中会对应施加于导体层的电压而形成反转区。
上述内存元件中，这些导体层下方的基底中还包括对应设置有多个掺杂区，且相邻两个导体层下方的掺杂区分别位于其中一导体层的一端与另一导体层的另一端。
上述内存元件中，电荷陷入层的材质例如是氮化硅。
上述内存元件中，复合介电层由下而上包括底介电层、电荷陷入层与顶介电层。
上述内存元件，以导体层下方的杂质扩散区，或是以反转区作为源极/漏极，而可以形成浅结(shallow junction)或基底中无掺杂的内存元件，不但能够降低短通道效应，且有 助于内存元件的微缩。此外，采用导体层作为局部位线，还能够降低位线的电阻值，更进一步加快内存元件的操作速度。
本发明提出一种内存元件的制造方法，其例如是先提供基底，并于基底上形成多个导体层，这些导体层作为局部位线。之后，于基底上形成复合介电层，覆盖住导体层，复合介电层中包括层电荷陷入层。接着于基底上形成多个栅极，这些栅极横跨导体层而设置。
上述内存元件的制造方法中，其中在形成导体层的步骤之后，还包括于导体层下方的基底中形成多个杂质扩散区。上述内存元件的制造方法中，还包括在形成导体层的步骤之前，在基底上形成一层绝缘层。绝缘层的厚度例如是介于20～200埃之间。
上述内存元件的制造方法中，还包括在形成绝缘层的步骤之前，在这些导体层下方的基底中形成多个掺杂区，其中，相邻两个导体层下方的掺杂区分别位于其中一导体层的一端与另一导体层的另一端。
上述内存元件的制造方法中，还包括于形成栅极的步骤之后，在这些导体层下方的基底中形成多个掺杂区，其中，相邻两个导体层下方的掺杂区分别位于其中一导体层的一端与另一导体层的另一端。
上述内存元件的制造方法中，复合介电层由下而上包括底介电层、电荷陷入层与顶介电层。
上述内存元件的制造方法中，底介电层的形成方法为热氧化法。
上述内存元件的制造方法中，栅极的形成方法例如是先于基底上形成一层导体材料层，然后于导体材料层上形成一层图案化光刻胶层。以此图案化光刻胶层为掩模，移除部分导体材料层，之后再移除图案化光刻胶层而完成之。
上述内存元件的制造方法中，移除部分导体材料层的步骤中，还包括以复合介电层为终止层。
上述内存元件的制造方法中，导体层的材质例如是掺杂多晶硅。
上述内存元件的制造方法，利用简单的工艺，形成局部位线(导体层)，不但可以省略其它繁复的工艺，且能够避免对内存元件造成缺陷。此外，由于形成栅极的过程中，不必一并蚀刻下方的导体层，而是利用复合介电层为蚀刻终止层，因此，不会产生蚀刻不完全、导体之间桥接短路的问题。
一种内存元件的操作方法，此内存元件设置于基底上，包括多对导体层，设置于基底上，各对导体层包括第一导体层与第二导体层；复合介电层，设置于基底上，覆盖住这些导体层，复合介电层中包括电荷陷入层；多个栅极，设置于复合介电层上，横跨这些导体层，此操作方法例如是：
进行程序化操作时，对选定的导体层的第一导体层施加第一电压，对选定的导体层的第二导体层施加第二电压，对选定栅极施加第三电压，对基底施加第四电压，将电子注入电荷陷入层中。
上述内存元件的操作方法中，内存元件为N型内存元件。
上述内存元件的操作方法中，第三电压大于第一电压，第一电压大于第二电压，第二电压大于第四电压，通过信道热电子注入(CHEI)机制将电子注入电荷陷入层中。
上述内存元件的操作方法中，还包括在进行擦除操作时，对第一导体层施加第一电压，对第二导体层施加第二电压，或浮置第二导体层，对选定栅极施加第五电压，对基底施加第四电压，通过价带-导带间隧穿诱发热空穴注入机制，擦除电荷陷入层中的电子，其中第一电压大于第二电压，第二电压大于第四电压，且第四电压大于第五电压。
上述内存元件的操作方法中，还包括在进行读取操作时，对第一导体层施加第六电压，对第二导体层施加第七电压，对选定栅极施加第八电压，对基底施加第四电压，其中第八电压大于第六电压，第六电压大于第七电压，且第七电压大于第四电压。
上述内存元件的操作方法中，内存元件为P型内存元件。
上述内存元件的操作方法中，第三电压大于第四电压，第四电压大于第二电压，第二电压大于第一电压，通过价带-导带隧穿热空穴诱发热电子注入(BTBTHE)机制，将电子注入电荷陷入层中。
上述内存元件的操作方法中，还包括在进行擦除操作时，对第一导体层施加第五电压，对第二导体层施加第六电压，对选定栅极施加第七电压，对基底施加第八电压，通过信道FN隧穿机制擦除电荷陷入层中的电子，其中第八电压大于第七电压。
上述内存元件的操作方法中，还包括在进行读取操作时，对第一导体层施加第九电压，对第二导体层施加第十电压，对选定栅极施加第十一电压，对基底施加第四电压，其中第四电压大于第十电压，第十电压大于第九电压，且第九电压大于第十一电压。
本发明提出另一种内存元件的操作方法，内存元件设置于基底上，包括多对导体层，设置于基底上，各对导体层包括第一导体层与第二导体层；绝缘层，设置于各导体层与基底之间；复合介电层，设置于基底上，覆盖住导体层，复合介电层中包括电荷陷入层；多对掺杂区设置于基底中，各对掺杂区包括第一掺杂区与第二掺杂区，分别设置于第一导体层一端下方的基底中，以及第二导体层的另一端下方的基底中；以及多个栅极，设置于复合介电层上，横跨导体层，操作方法包括：
进行程序化操作时，对选定的此对导体层的第一导体层施加第一电压，对选定的此对导体层的第二导体层施加第二电压，对第一导体层下方的第一掺杂区施加第三电压，对第二导体层下方的第二掺杂区施加第四电压，对选定栅极施加第五电压，对基底施加第六电压，将电子注入电荷陷入层中，其中第一与第二导体层下方的基底中分别对应第一电压与第二电压形成两个反转区。
上述内存元件的操作方法中，内存元件为N型内存元件。
上述内存元件的操作方法中，第五电压大于第三电压，第三电压大于第四电压，第四电压大于第六电压，通过信道热电子注入机制将电子注入电荷陷入层中。
上述内存元件的操作方法中，还包括在进行擦除操作时，对第一导体层施加第一电压，对第二导体层施加第二电压，对第一掺杂区施加第三电压，对第二掺杂区施加第四电压，或浮置第二掺杂区，对选定栅极施加第七电压，对基底施加第六电压，通过价带-导带间隧穿诱发热空穴注入机制，擦除电荷陷入层中的电子，其中第三电压大于第四电压，第四电压大于第六电压，第六电压大于第七电压，且第一与第二导体层下方之基底中对应第一电压与第二电压形成反转区。
上述内存元件的操作方法中，还包括在进行读取操作时，对第一导体层施加第一电压，对第二导体层施加第二电压，对第一掺杂区施加第八电压，对第二掺杂区施加第九电压，对选定栅极施加第十电压，对基底施加第六电压，其中第十电压大于第八电压，第八电压大于第九电压，第九电压大于第六电压，且第一与第二导体层下方之基底中对应第一电压与第二电压形成反转区。
上述内存元件的操作方法中，内存元件为P型内存元件。
上述内存元件的操作方法中，第五电压大于第六电压，第六电压大于第四电压，第四电压大于第三电压，通过价带-导带隧穿热空穴诱发热电子注入(BTBTHE)机制，将电子注入电荷陷入层中。
上述内存元件的操作方法中，还包括在进行擦除操作时，对第一导体层施加第一电压，对第二导体层施加第二电压，对第一掺杂区施加第七电压，对第二掺杂区施加第八电压，对选定栅极施加第九电压，对基底施加第十电压，通过信道FN隧穿机制擦除电荷陷入层中的电子，其中第十电压大于第九电压，第一与第二导体层下方的基底中对应第一电压与第二电压形成反转区。
上述内存元件的操作方法中，还包括在进行读取操作时，对第一导体层施加第一电压，对第二导体层施加第二电压，对第一掺杂区施加第十一电压，对第二掺杂区施加第十二电压，对选定栅极施加第十三电压，对基底施加第六电压，其中第六电压大于第十二电压，第十二电压大于第十一电压，且第十一电压大于第十三电压，且第一与第二导体层下方的基底中对应第一电压与第二电压形成反转区。
上述内存元件的操作方法中，以杂质扩散区作为源极/漏极，或在导体层施加适当的电压，在基底中形成反转区(源极/漏极)，使电荷得以局限于电荷陷入层中。由于内存元件的结深度很浅，可以减少短通道效应，且因导体层的电阻值低，更能够加强内存元件的操作速度。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。
附图说明
图1A表示了一种公知的氮化硅只读存储器的俯视图。
图1B为沿着图1A之I-I’线的剖面示意图。
图2A是表示依照本发明一实施例的内存元件的剖面示意图。
图2B是表示依照本发明另一实施例的内存元件的俯视图。
图2C是沿着图2B中I-I’线的剖面示意图。
图2D沿着图2B中II-II’线的剖面示意图。
图2E是表示本发明又一实施例之内存元件的剖面示意图。
图3A至图3C为图2B中，由I-I’剖面所得之X方向的制作流程剖面图。
图4A至图4C为图2B中，由II-II’剖面所得之Y方向的制作流程剖面图。
图5是表示本发明一实施例之内存元件的操作示意图。
图6是表示本发明另一实施例之内存元件的操作示意图。
主要元件标记说明
100、200：基底
110：ONO堆栈层
120、230：栅极
125：栅极结构
130：埋入式位线
140：氧化硅层
150：字符线
205：绝缘层
210：导体层
210’：反转区
215、215a、215b：杂质扩散区
220：复合介电层
221：底介电层
223：电荷陷入层
225：顶介电层
227：导体材料层
235：间隙壁
240：层间介电层
245、245a、245b：掺杂区
245’：轻掺杂区
245”：重掺杂区
250、255：接触窗
具体实施方式
图2A是表示依照本发明一实施例的内存元件的剖面示意图。请参照图2A，本实施例的内存元件例如是由基底200、多个导体层210、复合介电层220与多个栅极230所组成的。其中，导体层210是设置于基底200上。复合介电层220设置于基底200上，覆盖住导体层210。栅极230例如是设置于复合介电层220上，横跨过导体层210。
其中，基底200例如是P型硅基底。导体层210的材质例如是掺杂多晶硅，掺杂多晶硅中的掺质例如是砷或磷等N型掺质。此掺质例如是会从导体层210中向下扩散至基底200，使得基底200中会形成有杂质扩散区215。此杂质扩散区215例如是作为源极/漏极，而导体层210例如是作为局部位线之用。当然，由于导体层210的材质为掺杂多晶硅，因此，导体层210也有可能与杂质扩散区215一同作为源极/漏极。
当然，基底200还可以包括有N井(未表示)设置于其中，导体层210的材质可以是掺杂有P型掺质如硼、BF2，或铟的掺杂多晶硅。换言之，内存元件也可以是P型内存元件。
复合介电层220由下而上例如是由底介电层221、电荷陷入层223与顶介电层225所组成的。其中，底介电层221的材质例如是氧化硅，电荷陷入层223的材质例如是氮化硅，顶介电层225的材质例如是氧化硅。当然，底介电层221及顶介电层225也可以是其它类似的介电材质。电荷陷入层223的材质并不限于氮化硅，也可以是其它能够使电荷陷入于其中之材质，例如高介电常数材料，钽氧化物、钛酸锶物与铪氧化物等。
栅极230例如是设置于复合介电层220上，横跨导体层210。栅极230的材质例如是掺杂多晶硅，在本实施例中，栅极230例如是作为字符线之用。栅极230上方例如是设置有层间介电层240，其例如是氧化硅之类的介电材料。
上述实施例中的内存元件，以导体层210下方之杂质扩散区215作为源极/漏极，而构成了接面极浅的内存元件。由于其浅结的特性，因此能够降低短通道效应，并且有助于内存元件的微缩。
此外，采用导体层210作为局部位线，可以降低位线的电阻值，更进一步加快内存元件的操作速度。再者，复合介电层220的设置，不但能够以其中之电荷陷入层223局限住电荷，还兼具有隔离导体层210(位线)与栅极230(字符线)的功效。
特别要说明的是，在另一实施例中，还可以在导体层210与基底200之间，设置有层绝缘层205(如图2C所示)。请参照图2B、图2C与图2D。图2B是表示依照本发明另一实施例的内存元件的俯视图。图2C是沿着图2B中I-I’线的剖面示意图。图2D沿着图2B中II-II’线的剖面示意图。
这一层绝缘层205的材质例如是氧化硅等绝缘材料，使得导体层210中的掺质不会因工艺中的高温而往基底200中扩散。绝缘层205的厚度例如是20～200埃。当然，导体层210的材质也可以是采用无掺杂多晶硅，则基底200中自然不会有掺质的扩散。
请参照图2B与图2D，导体层210上例如是设置有接触窗250，可连接至导线(未表示)，于导体层210施加适当电压，可以使得此内存元件位于导体层210下方之基底200，会对应施加于导体层210之电压形成反转区210’。这个动态建立的反转区210’可以作为源极/漏极，因此，基底200中便无须另外设置掺杂区来作为源极/漏极。
特别注意的是，由图2B之俯视图可看出，导体层210例如是大致平行地排列，设置于基底200上，其例如是可作为局部位线之用。栅极230例如是大致平行地排列，设置于复合介电层220上，其例如是横跨导体层210，并往X方向延伸，栅极230例如是作为字符线之用。
请参照图2B与图2D，由于导体层210与基底200之间设置了一层绝缘层205，因此，在导体层210末端下方之基底200中例如是对应每个导体层210而设置有掺杂区245，此掺杂区245例如是掺杂有砷或磷的N型重掺杂区。掺杂区245上例如是设置有接触窗255，连接至导线(未表示)，用来控制反转区210’(源极/漏极)的电压。
值得一提的是，请参照图2B，相邻两个导体层210下方之掺杂区245分别位于其中一导体层210的一端与另一导体层210的另一端。也就是说，为了使导体层210可以更紧密地排列，掺杂区245例如是交错地设置于导体层210的两端。
在一实施例中，掺杂区245也可以是与一般CMOS的掺杂区相类似的结构。请参照图2E，掺杂区245例如是由轻掺杂区245’，以及掺质浓度较高的重掺杂区245”所组成的。此掺杂区245可以与一般CMOS工艺相整合，且同样可以控制由反转区210’(源极/漏极)的电压。
上述实施例之内存元件，利用反转区210’作为源极/漏极，不必在基底200中植入(或趋入)掺质，而能够避免短通道效应。再者，反转区210’的尺寸能够依据工艺的最小特征尺寸而更准确地控制，因此更可以有效缩小内存元件之尺寸，从而提高元件集成度。
以下说明本发明之内存元件的制造方法。图3A至图3C为图2B中，由I-I’剖面所得之X方向的制作流程剖面图。图4A至图4C为图2B中，由II-II’剖面所得之Y方向的制作流程剖面图。
请参照图3A与图4A，本发明一实施例之内存元件的制造方法例如是先提供基底200，基底200例如是P型基底。然后，于基底200上形成一层绝缘材料层(未表示)。绝缘材料层的材质例如是氧化硅，其形成方法例如是化学气相沉积法。绝缘材料层的厚度例如是介于20～200埃之间。接着，于绝缘材料层上形成一层导体材料层(未表示)，导体材料层的材质例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子植入步骤以形成之，或者也可以采用临场植入掺质的方式以化学气相沉积法形成掺杂多晶硅。当然，导体材料层的材质也可以是无掺杂多晶硅之导体材料。
然后，图案化导体材料层与绝缘材料层，以形成导体层210与绝缘层205。移除部分导体材料层与部分绝缘材料层的方法例如是进行微影、蚀刻工艺。
继而，请参照图3B与图4B，于基底200上形成一层复合介电层220。复合介电层220由下而上例如是由底介电层221、电荷陷入层223与顶介电层225所构成的。底介电层221之材质例如是氧化硅，其形成方法例如是热氧化法。电荷陷入层223之材质例如是氮化硅，其形成方法例如是化学气相沉积法。顶介电层225之材质例如是氧化硅，其形成方法例如是化学气相沉积法。当然，底介电层221及顶介电层225也可以是其它类似的介电材质。电荷陷入层223之材质并不限于氮化硅，也可以是其它能够使电荷陷入于其中之材质，例如高介电常数材料，钽氧化物、钛酸锶物与铪氧化层物等。
由于复合介电层220是一整层地覆盖于导体层210与基底200表面，因此，在基底200上其它未形成内存元件的区域(如周边电路区)，需要再将这一层复合介电层220移除。因此，导体层210末端侧壁的复合介电层220便会被一并移除，如图4B所示。
之后，于复合介电层220上形成一层导体材料层227。导体材料层227的材质与形成方法与上述之导体材料层相同，于此不再赘述。
然后，请参照图3C与图4C，图案化导体材料层227，而形成横跨导体层210的多个栅极230。图案化导体材料层227的方法例如是先于导体材料层上形成一层正光刻胶而形成图案化光刻胶层(未表示)。图案化光刻胶层例如是呈条状平行排列，与导体层210相交。接下来，移除图案化光刻胶层暴露出之导体材料层227以及此图案化光刻胶层，便形成栅极230。栅极230平行排列横跨于导体层210上，这些栅极230也就是此内存元件的字符线。
其中，移除部分导体材料层227的方法例如是反应性离子蚀刻法。而且，在移除暴露出之导体材料层227的时候，还可以是利用复合介电层220为蚀刻终止层，移除这些导体材料，使蚀刻工艺更容易控制。
继而，请继续参照图4C，在导体层210末端的侧壁形成间隙壁235，此间隙壁235例如是与周边电路区(未表示)进行的CMOS工艺之间隙壁一并形成的。接下来，在形成CMOS的轻掺杂区与重掺杂区时，也同时在导体层210下方，形成轻掺杂区245’与重掺杂区245”。轻掺杂区245’与重掺杂区245”例如是具有掺杂砷的N型掺杂区，两者构成了掺杂区245。
特别注意的是，请参照图2B之俯视图，相邻两个导体层210下方之掺杂区245分别位于其中一导体层210的一端与另一导体层210的另一端。也就是说，为了使导体层210可以更紧密地排列，掺杂区245例如是交错地形成于导体层210的两端。
之后，请继续参照图3C与图4C，于基底200上形成层间介电层240。然后，再形成接触窗250、255，分别与导体层210，以及掺杂区245之重掺杂区245”电性连接。接触窗250、255会分别连接至不同的导线，而得以对于导体层210与掺杂区245施加适当的电压。
导体层210下方之基底200中会对应施加于导体层210的电压而形成反转区210’，此反转区210’可以作为源极/漏极。而施加于掺杂区245的电压，则可以用来控制反转区210’(源极/漏极)的电压。
值得一提的是，上述实施例中，掺杂区245是与CMOS工艺一起进行，而为轻掺杂区245’与重掺杂区245”的组合。惟于本发明之另一实施例中，掺杂区245也可以是在形成绝缘层205之前，就先在预定区域进行掺质/离子植入工艺，如图2D所示。植入的掺质例如是砷之类的N型掺质，且掺杂区245为一整个的重掺杂区。
除了上述两种制造方法之外，配合本发明另外一种内存元件的结构，本发明还提出一种内存元件的制造方法。请参照图2A，此制造方法与上述实施例不同的是，在基底200上，并未形成绝缘层205，而是直接于基底200上形成导体层210。
在本实施例之制造方法中，导体层210例如是选用掺杂多晶硅，其形成方法请参照上述说明。如此一来，在后续形成复合介电层220的过程中，导体层210中的掺质会因为高温工艺而趋入至基底200中，形成杂质扩散区215。
此杂质扩散区215例如是作为源极/漏极，导体层210例如是作为位线。至于其它构件的形成方法皆与上述实施例相同，于此不赘述。
特别要说明的是，由于此制造方法已于基底200中形成杂质扩散区215，因此，导体层210的末端无须另外再形成掺杂区245。利用施加于导体层210的电压，即可以控制源极/漏极(杂质扩散区215)的电压。
在上述内存元件的制造方法中，由于栅极230下方的导体层210是作为局部位线之用，因此在定义栅极230时，不需要将下方之导体层210蚀刻成块状，而是利用具有储存电荷功能的复合介电层220，将导体层210与栅极230隔离开来，如此便可以避免栅极230之间会产生桥接、短路等问题。
此外，正因为导体层210与栅极230可以利用复合介电层220而隔离，故而本制造方法无须另行形成氧化硅层，而能够省去化学机械抛光或剥离等工艺的步骤，大幅缩短了制造流程，同时也降低制造成本。
再者，由于本制造方法是利用导体层210中的掺质，于基底200形成杂质扩散区215，或甚至未于内存元件的基底200中形成掺杂，而是利用反转区210’作为源极/漏极，因此，能够有效减轻短通道效应，形成集成度更高的内存元件。
以下是说明上述内存元件的操作方法。
首先说明未设置绝缘层205与掺杂区245之内存元件的操作方法。请参照图5，杂质扩散区215为源极/漏极，导体层210为位线。在进行程序化时，以选定之杂质扩散区215a作为漏极，对其上方之导体层210a(位线)施加漏极电压(Vd)；以相邻的杂质扩散区215b为源极，对其上方之导体层210b(位线)施加源极电压(Vs)；对横跨上述源极、漏极之选定栅极230(字符线)施加控制电压(Vg)；对基底200施加基底电压(Vb)。其中，电压值由小到大依次为基底电压、源极电压、漏极电压与控制电压。如此可以使电子通过信道热电子注入(CHEI)模式，由杂质扩散区215b(源极)进入靠近杂质扩散区215a(漏极)之电荷陷入层223中。在一实施例中，源极电压例如是0～1伏特，漏极电压例如是3～6伏特，控制电压例如是6～12伏特，基底电压例如是0伏特。
进行擦除操作时，对杂质扩散区215a上之导体层210a施加漏极电压(Vd)；对杂质扩散区215b上之导体层210b施加源极电压(Vs)；对栅极230施加控制电压(Vg)；对基底200施加基底电压(Vb)，其例如是0伏特。其中，电压值由小到大依次为控制电压、基底电压、源极电压与漏极电压。利用价带-导带间隧穿诱发热空穴注入机制(Band-to-Band tunneling inducedHot Hole Injection)，擦除电荷陷入层223中的电子。在一实施例中，源极电压例如是0～1伏特，漏极电压例如是3～6伏特，控制电压例如是0～-7伏特，基底电压例如是0伏特。
进行读取操作时，对杂质扩散区215a上之导体层210a施加漏极电压(Vd)；对杂质扩散区215b上之导体层210b施加源极电压(Vs)；对栅极230施加控制电压(Vg)；对基底200施加基底电压(Vb)。其中，电压值由小到大依次为基底电压、源极电压、漏极电压与控制电压。通过信道开关/信道电流大小来判断储存于电荷陷入层223中的数字信息是(1)还是(0)。在一实施例中，源极电压例如是0～0.5伏特，漏极电压例如是0.5～2伏特，控制电压例如是2～6伏特，基底电压例如是0伏特。
上述操作方法是用于N型内存元件。由于内存元件还可以是P型内存元件，以下即说明其操作方法。
请参照图5，杂质扩散区215为源极/漏极，导体层210为位线。在进行程序化时，以选定之杂质扩散区215a作为漏极，对其上方之导体层210a(位线)施加漏极电压(Vd)；以相邻之杂质扩散区215b为源极，对其上方之导体层210b(位线)施加源极电压(Vs)；对横跨上述源极、漏极之选定栅极230(字符线)施加控制电压(Vg)；对基底200施加基底电压(Vb)。
其中，电压值由小到大依次为漏极电压、源极电压、基底电压与控制电压。如此可以使电子通过价带-导带隧穿热空穴诱发热电子注入(BTBTHE)，从杂质扩散区215b(源极)进入靠近杂质扩散区215a(漏极)之电荷陷入层223中。在一实施例中，源极电压例如是0～-1伏特，漏极电压例如是-3～-6伏特，控制电压例如是0～7伏特，基底电压例如是0伏特。
进行擦除操作时，对杂质扩散区215a上之导体层210a施加漏极电压(Vd)；对杂质扩散区215b上之导体层210b施加源极电压(Vs)；对栅极230施加控制电压(Vg)；对基底200施加基底电压(Vb)。
其中，基底电压大于控制电压。利用通道FN隧穿擦除电荷陷入层223中的电子。在一实施例中，源极电压例如是0～5伏特，漏极电压例如是0～5伏特，控制电压例如是0～-12伏特，基底电压例如是0～5伏特。
进行读取操作时，对杂质扩散区215a上之导体层210a施加漏极电压(Vd)；对杂质扩散区215b上之导体层210b施加源极电压(Vs)；对栅极230施加控制电压(Vg)；对基底200施加基底电压(Vb)。其中，电压值由小到大依次为控制电压、漏极电压、源极电压与基底电压。通过信道开关/信道电流大小来判断储存于电荷陷入层223中的数字信息是(1)还是(0)。在一实施例中，源极电压例如是0～-0.5伏特，漏极电压例如是-0.5～-2伏特，控制电压例如是-2～-6伏特，基底电压例如是0伏特。
接下来，说明设置有绝缘层205与掺杂区245之内存元件的操作方法。请参照图6与图2C(图6中I-I’线之剖面图)。进行程序化操作时，于选定导体层210a施加适当的辅助电压Vad，使位于导体层210a下方之基底200形成漏极反转区210a’；于导体层210a相邻之导体层210b施加适当的辅助电压Vas，使位于导体层210b下方之基底200形成源极反转区210b’；于导体层210a末端之掺杂区245a施加漏极电压(Vd)；于导体层210b末端之掺杂区245b施加源极电压(Vs)；对横跨上述源极反转区210b’、漏极反转区210a’的选定栅极230(字符线)施加控制电压(Vg)；对基底200施加基底电压(Vb)。
其中，控制电压大于漏极电压，漏极电压大于源极电压，源极电压大于基底电压，使电子通过信道热电子注入(CHEI)机制，由源极反转区210b’进入靠近漏极反转区210a’的电荷陷入层223中。在一实施例中，辅助电压Vad、Vas例如是2～6伏特，源极电压例如是0～1伏特，漏极电压例如是3～6伏特，控制电压例如是6～12伏特，基底电压(Vb)例如是0伏特。
进行擦除操作时，同样是对导体层210a、210b施加适当的辅助电压Vad、Vas，在基底200中产生漏极反转区210a’与源极反转区210b’；于掺杂区245a施加漏极电压(Vd)；在掺杂区245b施加源极电压(Vs)；对栅极230施加控制电压(Vg)；对基底200施加基底电压(Vb)，其例如是0伏特。
其中，漏极电压大于源极电压，源极电压大于控制电压，以通过价带-导带间隧穿诱发热空穴注入机制，擦除电荷陷入层223中的电子。在一实施例中，辅助电压例如是2～6伏特，源极电压例如是0～1伏特或是浮置，漏极电压例如是3～6伏特，控制电压例如是0～-7伏特。
进行读取操作时，同样是要对导体层210a、210b施加适当的辅助电压Vad、Vas，使位于导体层210a、210b下方的基底200形成漏极反转区210a’与源极反转区210b’；于掺杂区245a施加漏极电压(Vd)；在掺杂区245b施加源极电压(Vs)；对栅极230(字符线)施加控制电压(Vg)；对基底200施加基底电压(Vb)。
其中，控制电压例如是与辅助电压相等并且大于漏极电压，漏极电压大于源极电压，源极电压大于基底电压，以通过信道开关/信道电流大小来判断储存于电荷陷入层223中的数字信息。在一实施例中，辅助电压、控制电压例如是约介于2～6伏特之间，漏极电压例如是约介于0.5～2伏特之间，源极电压例如是约介于0～0.5伏特之间，基底电压(Vb)例如是0伏特。
上述实施例是关于N型内存元件。以下是具有绝缘层205与掺杂区245的P型内存元件的操作情形。请参照图6与图2C(图6中I-I’线的剖面图)。进行程序化操作时，在选定导体层210a施加适当的辅助电压Vad，使位于导体层210a下方的基底200形成漏极反转区210a’；在导体层210a相邻的导体层210b施加适当的辅助电压Vas，使位于导体层210b下方的基底200形成源极反转区210b’；于导体层210a末端之掺杂区245a施加漏极电压(Vd)；于导体层210b末端的掺杂区245b施加源极电压(Vs)；对横跨上述源极反转区210b’、漏极反转区210a’的选定栅极230(字符线)施加控制电压(Vg)；对基底200施加基底电压(Vb)。
其中，控制电压大于基底电压，基底电压大于源极电压，源极电压大于漏极电压，使电子通过价带-导带隧穿热空穴诱发热电子注入(BTBTHE)机制，进入靠近漏极反转区210a’的电荷陷入层223中。在一实施例中，辅助电压Vad、Vas例如是-2～-6伏特，源极电压例如是0～-1伏特，漏极电压例如是-3～-6伏特，控制电压例如是0～-7伏特，基底电压(Vb)例如是0伏特。
进行擦除操作时，同样是对导体层210a与导体层210b施加适当的辅助电压Vad与Vas，使基底200中形成漏极反转区210a’与源极反转区210b’；对掺杂区245a施加漏极电压(Vd)；对掺杂区245b施加源极电压(Vs)；对栅极230施加控制电压(Vg)；对基底200施加基底电压(Vb)。
其中，基底电压大于控制电压，利用信道FN隧穿诱发热空穴注入擦除电荷陷入层223中的电子。在一实施例中，辅助电压例如是-2～-6伏特，源极电压例如是0～5伏特，漏极电压例如是0～5伏特，控制电压例如是0～-12伏特，基底电压(Vb)例如是0～5伏特。
进行读取操作时，对导体层210a与导体层210b施加适当的辅助电压Vad与Vas，使导体层210a与导体层210b下方的基底200中形成漏极反转区210a’与源极反转区210b’；对掺杂区245a施加漏极电压(Vd)；对掺杂区245b施加源极电压(Vs)；对栅极230施加控制电压(Vg)；对基底200施加基底电压(Vb)。
其中，控制电压例如是等于辅助电压且小于漏极电压，漏极电压小于源极电压，源极电压小于基底电压。通过信道开关/信道电流大小来判断储存于电荷陷入层223中的数字信息是(1)还是(0)。在实施例中，辅助电压与控制电压例如是介于-2～-6伏特，漏极电压例如是介于-0.5～-2伏特，源极电压例如是0～-0.5伏特，基底电压(Vb)例如是0伏特
上述内存元件的操作方法，施加适当的电压，分别以杂质扩散区215a、215b为漏极、源极，或者是施加适当的辅助电压，于导体层210下方形成漏极反转区210a’与源极反转区210b’，使电荷得以局限于电荷陷入层223中。由于内存元件的结深度很浅，可以减少短通道效应，且因导体层210(位线)的电阻值低，更能够加强内存元件的操作速度。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许之改动与改进，因此本发明的保护范围当以权利要求范围所界定者为准。
Claims (38)
1.一种内存元件，其特征在于，包括：
基底；
多个导体层，设置于该基底上，上述这些导体层是作为局部位线；
复合介电层，设置于该基底上，覆盖住上述这些导体层，该复合介电层中包括电荷陷入层；以及
多个栅极，设置于该复合介电层上，横跨上述这些导体层。
2.根据权利要求1所述的内存元件，其特征在于，上述这些导体层的材质为掺杂多晶硅。
3.根据权利要求1所述的内存元件，其特征在于，还包括杂质扩散区，位于各该导体层下方的上述基底中。
4.根据权利要求1所述的内存元件，其特征在于，还包括绝缘层，设置于各该导体层与上述基底之间。
5.根据权利要求4所述的内存元件，其特征在于，上述绝缘层的厚度介于20～200埃之间。
6.根据权利要求4所述的内存元件，其特征在于，上述这些导体层下方的该基底中会对应施加于上述这些导体层的电压而形成反转区。
7.根据权利要求1所述的内存元件，其特征在于，上述这些导体层下方的该基底中还包括对应设置有多个掺杂区，且相邻两个导体层下方的该两个掺杂区分别位于其中一导体层的一端与另一导体层的另一端。
8.根据权利要求1所述的内存元件，其特征在于，该电荷陷入层的材质包括氮化硅。
9.根据权利要求1所述的内存元件，其特征在于，该复合介电层由下而上包括底介电层、该电荷陷入层与顶介电层。
10.一种内存元件的制造方法，其特征在于，包括：
提供基底；
在该基底上形成多个导体层，上述这些导体层是作为局部位线；
在该基底上形成复合介电层，覆盖住上述这些导体层，该复合介电层中包括电荷陷入层；以及
在该基底上形成多个栅极，上述这些栅极横跨上述这些导体层而设置。
11.根据权利要求10所述的内存元件的制造方法，其特征在于，在形成上述这些导体层的步骤之后，还包括在上述这些导体层下方的该基底中形成多个杂质扩散区。
12.根据权利要求10所述的内存元件的制造方法，其特征在于，还包括在形成该导体层的步骤之前，在该基底上形成绝缘层。
13.根据权利要求12所述的内存元件的制造方法，其特征在于，该绝缘层的厚度介于20～200埃之间。
14.根据权利要求12所述的内存元件的制造方法，其特征在于，还包括在形成上述绝缘层的步骤之前，在上述这些导体层下方的该基底中形成多个掺杂区，其中，相邻两个导体层下方的该两个掺杂区分别位于其中一导体层的一端与另一导体层的另一端。
15.根据权利要求12所述的内存元件的制造方法，其特征在于，还包括在形成上述这些栅极的步骤之后，在上述这些导体层下方的该基底中形成多个掺杂区，其中，相邻两个导体层下方的该两个掺杂区分别位于其中一导体层的一端与另一导体层的另一端。
16.如根据权利要求10所述的内存元件的制造方法，其特征在于，该复合介电层由下而上包括底介电层、上述电荷陷入层与顶介电层。
17.根据权利要求16所述的内存元件的制造方法，其特征在于，该底介电层的形成方法包括热氧化法。
18.根据权利要求10所述的内存元件的制造方法，其特征在于，上述这些栅极的形成方法包括：
在该基底上形成导体材料层；
在该导体材料层上形成图案化光刻胶层；
以该图案化光刻胶层为掩模，移除部分该导体材料层；以及
移除该图案化光刻胶层。
19.根据权利要求18所述的内存元件的制造方法，其特征在于，移除部分该导体材料层的步骤中，还包括以该复合介电层为终止层。
20.根据权利要求10所述的内存元件的制造方法，其特征在于，该导体层的材质包括掺杂多晶硅。
21.一种内存元件的操作方法，该内存元件设置于基底上，其特征在于，包括多对导体层，设置于该基底上，各对导体层包括第一导体层与第二导体层；复合介电层，设置于该基底上，覆盖住上述这些导体层，该复合介电层中包括电荷陷入层；多个栅极，设置于该复合介电层上，横跨上述这些导体层，该操作方法包括：
进行程序化操作时，对选定的该对导体层的该第一导体层施加第一电压，对选定的该对导体层的该第二导体层施加第二电压，对选定栅极施加第三电压，对该基底施加第四电压，将电子注入该电荷陷入层中。
22.根据权利要求21所述的内存元件的操作方法，其特征在于，该内存元件为N型内存元件。
23.根据权利要求22所述的内存元件的操作方法，其特征在于，该第三电压大于该第一电压，该第一电压大于该第二电压，该第二电压大于该第四电压，通过信道热电子注入机制将电子注入该电荷陷入层中。
24.根据权利要求22所述的内存元件的操作方法，其特征在于，还包括在进行擦除操作时，对该第一导体层施加该第一电压，对该第二导体层施加该第二电压，或浮置该第二导体层，对该选定栅极施加第五电压，对该基底施加该第四电压，通过价带-导带间隧穿诱发热空穴注入机制，擦除该电荷陷入层中的电子，其中该第一电压大于该第二电压，该第二电压大于该第四电压，且该第四电压大于该第五电压。
25.根据权利要求22所述的内存元件的操作方法，其特征在于，还包括在进行读取操作时，对该第一导体层施加第六电压，对该第二导体层施加第七电压，对该选定栅极施加第八电压，对该基底施加该第四电压，其中该第八电压大于该第六电压，该第六电压大于该第七电压，且该第七电压大于该第四电压。
26.根据权利要求21所述的内存元件的操作方法，其特征在于，该内存元件为P型内存元件。
27.根据权利要求23所述的内存元件的操作方法，其特征在于，该第三电压大于该第四电压，该第四电压大于该第二电压，该第二电压大于该第一电压，通过价带-导带隧穿热空穴诱发热电子注入机制，将电子注入该电荷陷入层中。
28.根据权利要求28所述的内存元件的操作方法，其特征在于，还包括在进行擦除操作时，对该第一导体层施加第五电压，对该第二导体层施加第六电压，对该选定栅极施加第七电压，对该基底施加第八电压，通过信道FN隧穿机制擦除该电荷陷入层中的电子，其中该第八电压大于该第七电压。
29.根据权利要求26所述的内存元件的操作方法，其特征在于，还包括在进行读取操作时，对该第一导体层施加第九电压，对该第二导体层施加第十电压，对该选定栅极施加第十一电压，对该基底施加该第四电压，其中该第四电压大于该第十电压，该第十电压大于该第九电压，且该第九电压大于该第十一电压。
30.一种内存元件的操作方法，该内存元件设置于基底上，包括多对导体层，设置于该基底上，各对导体层包括第一导体层与第二导体层；绝缘层，设置于各该导体层与该基底之间；复合介电层，设置于该基底上，覆盖住上述这些导体层，该复合介电层中包括电荷陷入层；多对掺杂区设置于基底中，各对掺杂区包括第一掺杂区与第二掺杂区，分别设置于该第一导体层一端下方的该基底中，以及该第二导体层的另一端下方的该基底中；以及多个栅极，设置于该复合介电层上，横跨上述这些导体层，其特征在于，该操作方法包括：
进行程序化操作时，对选定的该对导体层的该第一导体层施加第一电压，对选定的该对导体层的该第二导体层施加第二电压，对该第一导体层下方的该第一掺杂区施加第三电压，对该第二导体层下方的第二掺杂区施加第四电压，对该选定栅极施加第五电压，对该基底施加第六电压，将电子注入该电荷陷入层中，其中该第一与该第二导体层下方的该基底中分别对应该第一电压与该第二电压形成两个反转区。
31.根据权利要求30所述的内存元件的操作方法，其特征在于，该内存元件为N型内存元件。
32.根据权利要求31所述的内存元件的操作方法，其特征在于，该第五电压大于该第三电压，该第三电压大于该第四电压，该第四电压大于该第六电压，通过该信道热电子注入机制将电子注入该电荷陷入层中。
33.根据权利要求31所述的内存元件的操作方法，其特征在于，还包括在进行擦除操作时，对该第一导体层施加该第一电压，对该第二导体层施加该第二电压，对该第一掺杂区施加该第三电压，对该第二掺杂区施加该第四电压，或浮置该第二掺杂区，对该选定栅极施加第七电压，对该基底施加该第六电压，通过价带-导带间隧穿诱发热空穴注入机制，擦除该电荷陷入层中的电子，其中该第三电压大于该第四电压，该第四电压大于该第六电压，该第六电压大于该第七电压，且该第一与该第二导体层下方的该基底中对应该第一电压与该第二电压形成上述这些反转区。
34.根据权利要求31项所述之内存元件的操作方法，其特征在于，还包括在进行读取操作时，对该第一导体层施加该第一电压，对该第二导体层施加该第二电压，对该第一掺杂区施加第八电压，对该第二掺杂区施加第九电压，对该选定栅极施加第十电压，对该基底施加该第六电压，其中该第十电压大于该第八电压，该第八电压大于该第九电压，该第九电压大于该第六电压，且该第一与该第二导体层下方的该基底中对应该第一电压与该第二电压形成上述这些反转区。
35.根据权利要求30所述的内存元件的操作方法，其特征在于，该内存元件为P型内存元件。
36.根据权利要求35所述的内存元件的操作方法，其特征在于，该第五电压大于该第六电压，该第六电压大于该第四电压，该第四电压大于该第三电压，通过价带-导带隧穿热空穴诱发热电子注入机制，将电子注入该电荷陷入层中。
37.根据权利要求35所述的内存元件的操作方法，其特征在于，还包括在进行擦除操作时，对该第一导体层施加该第一电压，对该第二导体层施加该第二电压，对该第一掺杂区施加第七电压，对该第二掺杂区施加第八电压，对该选定栅极施加第九电压，对该基底施加第十电压，通过信道FN隧穿机制擦除该电荷陷入层中的电子，其中该第十电压大于该第九电压，该第一与该第二导体层下方的该基底中对应该第一电压与该第二电压形成上述这些反转区。
38.根据权利要求35所述的内存元件的操作方法，其特征在于，还包括在进行读取操作时，对该第一导体层施加该第一电压，对该第二导体层施加该第二电压，对该第一掺杂区施加第十一电压，对该第二掺杂区施加第十二电压，对该选定栅极施加第十三电压，对该基底施加该第六电压，其中该第六电压大于该第十二电压，该第十二电压大于该第十一电压，且该第十一电压大于该第十三电压，且该第一与该第二导体层下方的该基底中对应该第一电压与该第二电压形成上述这些反转区。
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