KR100264072B1 - 플레쉬 메모리 및 그 제조방법 - Google Patents
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Abstract
이상에서 설명한 바와같이 본 발명에 따른 플레쉬 메모리 및 그 제조방법은 게이트 산화막을 펀치스루 전압이 낮아지지 않도록 충분히 두껍게 형성한 후, 드레인측 플루팅게이트의 측면에 터널산화막 및 폴리스페이서를 형성하였으므로, 플레쉬 메모리의 프로그램소거를 게이트 산화막이 아닌 터널산화막을 통하여 실시하였다.
따라서 플레쉬 메모리의 프로그램 및 소거효율을 향상시킬 수 있는 효과가 있다. 또한 플루팅 게이트간의 드레인 즉, 접촉영역을 줄일 수 있어 플레쉬 메모리의 집적도를 향상시킬 수 있다. 본 출원인의 실험 결과에 따르면 종래의 기술에 비하여 면적대비 30∼60%정도의 면적감소가 관측되었다.
Description
제1도는 종래기술에 따른 플레쉬 메모리의 평면도.
제2도는 제1도에서의 선 II-II에 따른 단면도.
제3도는 이 발명에 따른 플레쉬 메모리의 평면도.
제4도는 제3도에서의 선 IV-IV에 따른 단면도.
제5(a)도∼제5(e)도는 이 발명에 따른 플레쉬 메모리의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
11,31,51 : 반도체 기판 12,32,52 : 드레인
13,33,53 : 소오스 14,34,54 : 게이트 산화막
15,35,55 : 플루팅 게이트 16,36,56 : 인터폴리 산화막
17,37,57 : 컨트롤 게이트 18,38,58 : 스페이서
19,47 : 산화막 20 : 페시베이션층
21 : 접촉창 22,42,62 : 금속층
45,65 : 캡질화막 46,66 : 폴리스페이서
48,68 : 터널산화막 67 : 제1산화막
69 : 제3산화막
본 발명은 플레쉬(Flash) 메모리 및 그 제조방법에 관한 것으로서, 특히 게이트 산화막을 두껍게 형성하고, 컨트롤 게이트와 플루팅(floating) 게이트의 일측에 터널(turnnel) 산화막과 폴리스페이서를 형성하여 펀치스루(Funch through)를 방지하고 집적도를 향상시킬 수 있는 플레쉬 메모리 및 그 제조방법에 관한 것이다.
일반적으로 전기적으로 프로그램 및 소거가 가능한 메모리소자를 플레쉬 메모리 또는 이.이.피.롬(Electrically Erasable Programmable ROM : 이하 E2PROM이라 칭함)이라 한다. 이러한 E2PROM은 게이트전극과 드레인에 정방향의 고전압이 인가되면 드레인부근에서 고에너지를 갖는 전자들이 발생되며, 상기의 고에너지 전자는 두께가 얇은 게이트 산화막의 포텐셜장벽을 넘어 플루팅 게이트에 주입된다. 상기 플루팅게이트에 주입된 전하량에 따라 트랜지스터의 문턱(threshold) 전압이 변화되어 프로그램이 된다. 또한 역방향전압을 드레인에 인가하여 상기 플루팅 게이트에 주입된 전자를 기판으로 방출시켜 기억된 프로그램을 소거한다.
상기 E2PROM은 2개 또는 3개의 폴리게이트가 절연층을 사이에 두고 서로 일측이 중첩되도록 형성되어 있는 구조이다. 이러한 E2PROM은 스프리트 게이트형(split gate type)과 스택게이트형(stacked gate type)이 많이 사용된다.
스프리트 게이트형 E2PROM은 하나의 게이트 산화막으로 프로그램 및 소거가 이루어지므로, 소거가 가능하도록 게이트 산화막이 충분히 얇아야 하는 데, 얇은 양질의 게이트 산화막의 형성이 어렵다. 또한 드레인 접합에서 소거를, 드레인접합과 만나는 기판에서 프로그램이 진행되므로, 드레인 접합과 만나는 기판을 양자에 맞게 조절하기가 어려운 문제점이 있다. 즉 프로그램 효율을 높이려면 드레인접합과 만나는 기판의 불순물 농도가 높아야 하며, 소거시의 고전압을 접합이 견디려면 드레인접합과 만나는 기판의 불순물 농도가 낮아야 하는 상호 역비례 관계가 있다.
특히, 스프리트 게이트형 E2PROM은 3개의 폴리게이트가 일측만 중첩되므로 스택게이트형 E2PROM에 비해 소자가 커 집적도가 떨어지는 문제점이 있다.
스택게이트형 E2PROM은 터널산화막인 게이트산화막상에 플루팅게이트와 컨트롤게이트가 중첩되어 있는 구조로서 소자의 크기가 작아 집적도가 높은 장점이 있다.
제1도 및 제2도는 종래기술에 따른 플레쉬 메모리를 설명하기 위한 도면들로서, 스택게이트형 E2PROM의 예이며, 서로 연관시켜 설명한다.
먼저, P형 반도체기판(11)의 상측에 N형 소오스(13) 및 드레인(12) 사이의 채널영역이 되는 반도체기판(11) 표면에 터널산화막인 게이트산화막(14)이 얇게 형성되어 있다.
또한 상기 게이트산화막(14)의 상부에 폴리실리콘으로 된 플루팅게이트(15)와, 인터폴리산화막(16) 및 컨트롤게이트(17)가 순차적으로 형성되어 있으며, 상기 플루팅게이트(15) 및 컨트롤게이트(17)의 양측에는 산화막으로 된 스페이서(18)가 형성되어 있다. 상기 구조의 전표면에 산화막(19)과 평탄화를 위한 페시베이션층(20)이 순차적으로 형성되어 있으며, 상기 드레인(12) 상부의 페시베이션층(20)과 산화막(19)이 소정부분 제거되어 반도체기판(11)과 금속과의 접촉을 위한 접촉창(21)이 형성되어 있고, 상기 접촉창(21)을 통하여 노출되어 있는 반도체기판(11)과 접촉되는 금속층(22)이 형성되어 있다.
상술한 종래의 플레쉬 메모리는 소자의 고집적화에 따라 소오스-드레인간의 채널폭과 길이가 감소되어 플루팅게이트와 게이트산화막에 의한 펀치스루 전압이 낮아져 소자작동전압이 제한 받으며, 플레쉬 메모리의 신뢰성이 떨어지므로 고집적화가 어려운 문제점이 있다.
또한 펀치스루와 프로그램효율을 개선하기 위하여 드레인쪽의 기판 불순물농도를 높이면 접합파괴전압이 낮아지는데, 프로그램시 접합은 7V이상의 고전압을 견디어야 한다. 또한 프로그램 및 소거효율을 향상시키기 위하여 게이트 산화막의 두께를 얇게 형성하면, 펀치스루 전압이 낮아져 각각의 조건등을 최적화하기가 어려운 문제점이 있다.
또한 소자의 고집적화를 위한 소형화에는 구성요소들의 최소크기를 결정하고, 그에 적합한 고정밀장비를 사용하여야 하므로 플레쉬 메모리의 제조단가가 상승하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서 이 발명의 목적은 반도체기판의 불순물 농도를 높이고, 게이트산화막의 두께를 두껍게 형성하며, 플루팅게이트의 측면에 터널산화막과 폴리스페이서를 형성하여, 펀치스루 전압을 높이고, 프로그램 및 소거효율을 증가시킬 수 있으며, 집적밀도를 향상시킬 수 있는 플레쉬 메모리를 제공함에 있다.
본 발명의 다른 목적은 고집적화된 플레쉬 메모리의 각 구성요소들의 최적조건을 종래의 제조방법 및 장비로도 용이하게 제조할 수 있는 플레쉬 메모리 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리의 특징은 제1도전형의 반도체기판 상에 제2도전형의 불순물로 일정간격을 유지하며 반복형성되어 있는 소오스 및 드레인과, 상기 반도체 기판의 상부에 형성되어 있는 게이트 산화막과, 상기 소오스 및 드레인에 일부가 중첩되도록 상기 게이트 산화막상에 순차적으로 형성되어 있는 플루팅게이트와 인터폴리산화막 및 컨트롤 게이트를 구비하는 플레쉬 메모리에 있어서, 제1도 전형의 반도체기판상 측표면에 일정간격으로 제2도 전형의 불순물로 형성되어 있는 소오스들과, 상기 소오스들 사이의 반도체기판상에 상기 소오스들과 일정간격을 유지하며 제2도 전형의 불순물로 형성되어 있는 플루팅게이트들과, 상기 플루팅게이트 상에 형성되어 있는 인터폴리산화막과 상기 층간절연막의 상부에 형성되어 있는 컨트롤 게이트들과, 상기 컨트롤게이트들의 상부에 형성되어 있는 캡질화막과, 상기 인접한 컨트롤 게이트들 및 플루팅게이트들의 마주보는 측면에 접하도록 형성되어 있는 폴리스페이서들과, 상기 인접한 컨트롤게이트들 및 플루팅게이트들의 타측면에 접하도록 형성되어 있는 스페이서와, 상기 폴리스페이서 및 드레인과 접하도록 형성되어 있는 금속층과, 상기 금속층을 제외한 구조물의 상부에 형성되어 있는 절연층을 구비하여 됨에 있다.
다른 목적을 달성하기 위한 본 발명에 따른 플레쉬 메모리의 제조방법은, 제1도전형의 반도체기판상에 게이트절연막과 플루팅 게이트용 폴리실리콘층과 인터폴리산화막과 컨트롤 게이트용 폴리실리콘층과 캡질화막을 순차적으로 적층하는 단계와, 상기 반도체기판상의 소정부분의 캡질화막부터 게이트절연막까지 순차적으로 식각하여 두 개의 트랜지스터 크기 보다 크게 한정하는 단계와, 상기 게이트절연막이 제거되어 노출되어 있는 반도체 기판상에 제2도 전형의 불순물로 소오스들을 형성하는 단계와, 상기 구조의 전표면에 제1산화막을 형성하는 단계와, 소오스들 사이의 제1산화막부터 게이트절연막까지 소정부분을 순차적으로 제거하여 반도체기판을 노출시켜 두 개의 플루팅게이트 및 컨트롤게이트를 형성하는 단계와, 상기 노출되어 있는 반도체 기판상에 제2도 전형의 불순물로 드레인을 형성하는 단계와, 상기 노출되어 있는 반도체 기판상에 제2도 전형의 불순물로 드레인을 형성하는 단계와, 상기 노출되어 있는 플루팅게이트와 컨트롤게이트의 일측벽에 터널산화막을 형성하는 단계와, 상기 터널산화막의 타측에 서로 단절되어 있는 폴리스페이서들을 형성하는 단계와, 상기 구조의 전표면에 제2 산화막을 증착하여 상기 접촉구를 메꾸는 단계와, 상기 제1 및 제2 산화막을 순차적으로 식각하여 상기 플루팅게이트와 컨트롤 게이트의 타측벽에 스페이서를 형성하는 단계와, 상기 구조의 전표면에 제2도 전형의 불순물을 2차주입하여 LDD구조의 소오스 및 드레인을 형성하는 단계와, 상기 구조의 전표면에 제3 산화막을 형성하는 단계와, 상기 폴리스페이서 및 드레인이 노출되도록 상기 제3 산화막의 소정부분을 식각하여 접촉구를 형성하는 단계와, 상기 접촉구를 메꾸어 상기 폴리스페이서 및 드레인 상부와 접촉되는 금속층을 형성하는 단계를 구비하여 됨에 있다.
이하, 본 발명에 따른 플레쉬 메모리 및 그 제조방법에 대하여 첨부도면을 참조하여 상세히 설명한다.
제3도 및 제4도는 본 발명에 따른 플레쉬 메모리를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.
먼저, P형 반도체기판(31) 상에 서로 소정간격이 이격되어 N형 소오스(33)들이 형성되어 있으며, 상기 소오스(33)들 사이의 반도체기판(31)상에 N-형 드레인(32)이 형성되어 있고, 브레이크다운 전압을 높이기 위하여 상기 소오스(33) 및 드레인(32)은 엘.디.디(Lightly Doped Drain : 이하 "LDD"라 칭함) 구조로 되어 있다. 상기 소오스(33) 및 드레인(32) 사이의 반도체기판(31) 표면에 게이트 산화막(34), 플루팅게이트(35), 인터폴리산화막(36), 컨트롤게이트(37) 및 캡질화막(45)이 순차적으로 형성되어 있으며, 상기 플루팅게이트(35)와 컨트롤게이트(37)는 폴리실리콘으로 되어 있다.
또한 상기 인접한 플루팅 게이트(35)와 컨트롤게이트(37)의 측면에 폴리실리콘으로된 폴리스페이서(46)가 형성되어 있으며, 그 타측면에는 산화막으로된 스페이서(38)가 형성되어 있다. 이때 상기 폴리스페이서(46)와 드레인(32)의 사이에는 게이트산화막(34)이 개재되어 있으며, 상기 폴리스페이서(46)는 상기 플루팅게이트(35) 및 컨트롤게이트(37)의 사이에 터널산화막(48)이 개재되어 있다.
또한 상기 스페이서(38) 및 캡질화막(45)의 일측 상부에는 산화막(47)이 도포되어 있으며, 상기 폴리스페이서(46)와 드레인(32)과 접촉되도록 금속층(42)이 형성되어 있다. 이때 상기 캡질화막(45)의 일측은 금속층(42)의 원활한 도포를 위하여 일부 제거되어 있다.
상기와 같이 플루팅 게이트(35)의 일측벽에 터널산화막(48)과 폴리스페이서(48)를 형성하여 폴리스페이서(48)를 통하여 프로그램 및 소거가 진행되도록 하였다. 따라서 드레인(32)을 사이에 두고 인접한 플루팅게이트(35)들의 간격을 감소시켜도 게이트산화막(34)의 두께가 충분히 두꺼우면 펀치스루 전압을 높일 수 있다.
이러한 플레쉬 메모리의 제조방법을 살펴보면 다음과 같다.
제5(a)도∼제5(e)도는 본 발명에 따른 플레쉬 메모리의 제조공정도이다.
먼저, 제1도전형, 예를들어 P형 반도체기판(51) 상에 순차적으로 게이트산화막(54)과, 플루팅 게이트층(55)과, 인터폴리산화막(56)과, 컨트롤게이트(57) 및 캡질화막(65)을 순차적으로 형성한다.
그다음 상기 캡질화막(65)부터 게이트 산화막(54)까지의 소정부분을 순차적으로 제거하여 상기 반도체기판(51)을 노출시킨다. 이때, 상기 남아있는 플루팅 및 컨트롤 게이트층(55), (57)의 크기가 연이은 두 개의 소자보다는 크게 형성한다.
그다음 상기 구조의 전표면에 제2도전형, 예를들어 N형 불순물이온을 이온주입하여 노출되어 있는 반도체기판(51)의 양측에 소오스(53)들을 형성한다(제5(a)도 참조).
그다음 상기 구조의 전표면에 제1산화막(67)을 도포한 후, 상기 제1산화막(67)부터 남아 있는 게이트 산화막(54)까지의 소정부분을 순차적으로 식각하여 반도체기판(51)을 노출시킴으로써, 두 개의 플루팅게이트(55)와 컨트롤 게이트(57)를 형성한다. 그 다음 상기 구조의 전표면에 제2도전형, 예를들어 N형 불순물 이온을 이온주입하여 상기 노출되어 있는 반도체기판(51)상에 자기정합적으로 드레인(52)을 형성한다. 이때 상기 소오스(53)들과 드레인(52) 사이의 반도체 기판(51)이 채널이 된다(제5(b)도 참조).
그후, 상기 노출되어 있는 드레인(52)과 접합 플루팅 게이트(55) 및 컨트롤 게이트(57)의 일측면에 터널 산화막(68)을 도포한 후, 상기 구조의 전표면에 폴리실리콘층(도시되지 않음)을 형성하고, 전면 식각을 실시하여 폴리스페이서(66)를 형성한다(제5(c)도 참조).
그다음 상기 구조의 전표면에 제2산화막(도시되지 않음)을 도포한 후, 전면 식각으로 상기 제2 및 제1산화막(67)을 순차적으로 제거하여 상기 소오스(53)와 접합 플루팅게이트(55) 및 컨트롤 게이트(57)의 타측면에 스페이서(58)를 형성한다. 그 후, 상기 구조의 전표면에 제3산화막(69)을 도포한다(제5(d)도 참조).
그후, 상기 드레인(52) 상부의 제3산화막(69)을 사진 식각하여 상기 폴리스페이서(66)와 드레인(52)의 일측을 노출시킨 후, 상기 노출되어 있는 드레인(52)과 폴리스페이서(66)에 접속되는 금속층(62)을 형성한다. 이때 상기 캡질화막(65)의 드레인(52)측 일부가 과식각되는데 이는 금속층(62)의 단차피복성을 향상시키기 위한 것이다(제5(e)도 참조).
이상에서 설명한 바와같이 본 발명에 따른 플레쉬 메모리 및 그 제조방법은 게이트 산화막을 펀치스루 전압이 낮아지지 않도록 충분히 두껍게 형성한 후, 드레인측 플루팅게이트의 측면에 터널산화막 및 폴리스페이서를 형성하였으므로, 플레쉬 메모리의 프로그램소거를 게이트 산화막이 아닌 터널산화막을 통하여 실시하였다.
따라서 플레쉬 메모리의 프로그램 및 소거효율을 향상시킬 수 있는 효과가 있다. 또한 플루팅 게이트간의 드레인 즉, 접촉영역을 줄일 수 있어 플레쉬 메모리의 집적도를 향상시킬 수 있다. 본 출원인의 실험결과에 따르면 종래의 기술에 비하여 면적대비 30∼60%정도의 면적감소가 관측되었다.
Claims (5)
- 제1도전형의 반도체 기판 상측표면에 일정간격으로 제2도 전형의 불순물로 형성되어 있는 소오스들과, 상기 소오스들 사이의 반도체 기판상에 상기 소오스들과 일정간격을 유지하며 제2도전형의 불순물로 형성되어 있는 드레인들과, 상기 반도체 기판상에 형성되어 있는 게이트 산화막과, 상기 소오스 및 드레인과 양측이 중첩되도록 상기 게이트 산화막상에 형성되어 있는 플루팅 게이트들과, 상기 플루팅 게이트상에 형성되어 있는 인터폴리산화막과, 상기 인터폴리산화막의 상부에 형성되어 있는 컨트롤 게이트들과, 상기 컨트롤게이트들의 상부에 형성되어 있는 캡질화막과, 상기 인접한 컨트롤 게이트들 및 플루팅게이즈들의 마주보는 측면에 터널산화막을 사이에 두고 형성되어 있는 폴리스페이서들과, 상기 인접한 컨트롤게이트들 및 플루팅게이트들의 타측면에 형성되어 있는 산화막 스페이서들과, 상기 폴리스페이서 및 드레인과 접하도록 형성되어 있는 금속층과, 상기 금속층을 제외한 구조물의 상부에 형성되어 있는 절연층을 포함하는 플레쉬 메모리.
- 제1항에 있어서, 상기 제1도전형 및 제2도전형이 서로 반대되는 도전형으로서, 제1도전형은 P형이고 제2도전형은 N형인 것을 특징으로 하는 플레쉬 메모리.
- 제1항에 있어서, 상기 캡질화막의 드레인측 일부가 식각되어 있어, 상기 금속층의 단차피복성을 향상시킨 것을 특징으로 하는 플레쉬 메모리.
- 제1도전형의 반도체기판상에 게이트절연막과 플루팅 게이트용 폴리실리콘층과 인터폴리산화막과 컨트롤 게이트용 폴리실리콘층과 캡질화막을 순차적으로 적층하는 단계와, 상기 반도체 기판상의 소정부분의 캡질화막부터 게이트절연막까지 순차적으로 식각하여 두 개의 트랜지스터 크기 보다 크게 한정하는 단계와, 상기 게이트절연막이 제거되어 노출되어 있는 반도체 기판상에 제2도전형의 불순물로 소오스들을 형성하는 단계와, 상기 구조의 전표면에 제1산화막을 형성하는 단계와, 상기 소오스들 사이의 제1산화막부터 게이트절연막까지 소정부분을 순차적으로 제거하여 반도체 기판을 노출시켜 두 개의 플루팅게이트 및 컨트롤 게이트를 형성하는 단계와, 상기 노출되어 있는 반도체 기판상에 제2도전형의 불순물로 드레인을 형성하는 단계와, 상기 노출되어 있는 플루팅게이트와 컨트롤 게이트의 마주보는 일측벽에 터널산화막을 형성하는 단계와, 상기 터널산화막 상에 서로 단절되어 있는 마주보는 폴리스페이서들을 형성하는 단계와, 상기 구조의 전표면에 제2산화막을 증착하여 상기 폴리스페이서들에 의해 노출된 부분을 메꾸는 단계와, 상기 제1 및 제2산화막을 순차적으로 식각하여 상기 플루팅게이트와 컨트롤게이트의 타측벽에 산화막 스페이서들을 형성하는 단계와, 상기 구조의 전표면에 제2도전형의 불순물을 2차 주입하여 LDD구조의 소오스 및 드레인을 형성하는 단계와, 상기 구조의 전표면에 제3산화막을 형성하는 단계와, 상기 폴리스페이서 및 드레인이 노출되도록 상기 제3산화막의 소정부분을 식각하여 접촉구를 형성하는 단계와, 상기 접촉구를 메꾸어 상기 폴리스페이서 및 드레인 상부와 접촉되는 금속층을 형성하는 단계를 포함하는 플레쉬 메모리 제조방법.
- 제4항에 있어서, 상기 접촉구 형성단계에서 상기 캡질화막의 드레인측 일부를 과도식각하여 금속층의 단차피복성을 향상시키는 것을 특징으로 하는 플레쉬 메모리의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930015115A KR100264072B1 (ko) | 1993-08-04 | 1993-08-04 | 플레쉬 메모리 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930015115A KR100264072B1 (ko) | 1993-08-04 | 1993-08-04 | 플레쉬 메모리 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950007164A KR950007164A (ko) | 1995-03-21 |
| KR100264072B1 true KR100264072B1 (ko) | 2000-09-01 |
Family
ID=19360761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019930015115A KR100264072B1 (ko) | 1993-08-04 | 1993-08-04 | 플레쉬 메모리 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100264072B1 (ko) |
-
1993
- 1993-08-04 KR KR1019930015115A patent/KR100264072B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950007164A (ko) | 1995-03-21 |
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