CN1492512A - 一种快闪存储器结构及其制作方法 - Google Patents
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Abstract
本发明提供一种快闪存储器结构及其制作方法。所述快闪存储结构包括有多条相互平行的字线设于一半导体基底表面，多条第一导电型式的比特线设于所述半导体基底内，多条第一导电型式的源极线设于所述半导体基底内，且这些比特线以及这些源极线是与这些字线互相垂直，一第二导电型式的掺杂区设于各所述比特线下方，一接触插塞设于各所述比特线中，用来电连接各所述比特线与其下方相对应的所述掺杂区，以及一栅极设于各所述比特线与各所述字线重叠区域的所述半导体基底表面。
Description
技术领域
本发明是提供一种非挥发性存储器结构及其制作方法，尤指一种无接触点通道写入/抹除的快闪存储器(contactless channel program/erase flashmemory)结构及其制作方法。
背景技术
非挥发性记忆元件，例如电擦写可编程只读存储器(electrically erasableprogrammable read only memories，EEPROMs)与快闪存储器，由于能在切断电源后继续保存存储器内资料，以及具有可重复读取与写入资料的功能，因此常被用来储存永久性的资料。其中快闪存储器的结构是与EEPROM相同，只不过快闪存储器的资料抹除动作是以区域方式(block by block)进行，而非传统EEPROM以字节为单位(byte by byte)方式进行，因此能明显地节省资料抹除的时间，成为目前最常被使用也是发展最迅速的存储器产品之一。
请参照图1，图1为现有一快闪存储单元10的剖面示意图。如图1所示，快闪存储单元10包括有一堆叠栅极14设于一P型半导体基底12表面，一N型源极16与漏极18分别设于堆叠栅极14两侧的半导体基底12中，以及一P型掺杂区20设于漏极18下方。其中，堆叠栅极14通常是由一隧道氧化层(tunnel oxide)22，一浮置栅极(floating gate)24，一绝缘层26以及一控制栅极(control gate)26依序堆叠于源极16与漏极18之间的半导体基底12表面所构成。
现有欲将资料存入快闪存储单元10时，通常是于控制栅极28上施加一高电压，并于漏极18施加一固定电压，以利用通道热电子(channel hotelectrons，CHE)效应使产生于漏极18与掺杂区20接面附近的热电子穿过隧道氧化层22，注入浮置栅极24中，借此提高快闪存储单元10的启始电压，达到储存资料的目的。而欲抹除储存于快闪存储单元10资料时，则使控制栅极28接地或接至一负电压，并于漏极18施加一高电压，以利用富勒-诺得亥姆隧道(Fowler-Nordheim tunneling)机制来移除浮置栅极24中的电子，借此降低快闪存储单元10的启始电压，完成快闪存储单元10抹除资料的操作。
由于目前小体积便携式电子产品，例如个人数字助理(personal digitalassistant，PDA)与移动电话的需求日益增加，因此如何提升快闪存储器的品质以及元件集成度，以提供更为轻巧并具有良好性能的电子商品，已成为快闪存储器应用与发展上的一重要关键。
发明内容
因此本发明的主要目的在于提供一种无接触点通道写入/抹除(contactless channel write/erase)的快闪存储器结构，以提高快闪存储器的元件集成度。
本发明的另一目的在于提供一种氮化物快闪存储器(SONOS flashmemory)结构，以改善快闪存储器的电性表现。
在本发明的优选实施例中，所述快闪存储器结构包括有多个相互平行的字线设于所述半导体基底表面，多条与这些字线互相垂直的第一导电型式的比特线设于所述半导体基底内，多条与这些字线互相垂直的第一导电型式的源极线设于所述半导体基底内，一第二导电型式的掺杂区环绕于各所述比特线周围，一接触插塞设于各所述比特线中，用来电连接各所述比特线与其周围相对应的各所述掺杂区，以及一氧化-氮化-氧化(oxide-nitride-oxide，ONO)电介层设于各所述比特线与各所述字线重叠区域的所述半导体基底表面。
由于本发明快闪存储器结构是利用ONO电介层中具有易于捕捉电荷的氮化层来有效储存资料。此外，本发明快闪存储器结构是利用与各比特线电连接的单一接触插塞来控制所述条比特线上所定义的多个快闪存储单元的资料存取动作，因此在制作快闪存储单元的过程中即不需对每一个快闪存储单元制作个别的接触插塞，以避免产生接触插塞的对准偏差，同时也可以借此解除对每一个快闪存储单元制作个别的接触插塞的临界尺寸限制，进而提高快闪存储器的元件集成度。
附图说明
图1为现有一快闪存储单元的剖面示意图。
图2为本发明一快闪存储器的结构俯视图。
图3为图2所示快闪存储器沿切线I-I′的剖面示意图。
图4为图2所示快闪存储器沿切线II-II′的剖面前视图。
图5至图9为本发明制作一快闪存储器的方法示意图。
图示的符号说明
10 快闪存储单元 12 P型半导体基底
14 堆叠栅极 16 N型源极
18 N型漏极 20 P型掺杂区
22 隧道氧化层 24 浮置栅极
26 绝缘层 28 控制栅极
40 快闪存储器 42 半导体基底
44 字线 46 比特线
48 源极线 50 接触插塞
52 掺杂区 54 氧化层-氮化层-氧化层
56 快闪存储单元 58 氧化层
60 氮化层 62 氧化层
64 深P型井 66 N型井
68 浅沟隔离 70 垫氧化层
72 氮化硅层 73 硬罩幕
74 自行对准热氧化层
具体实施方式
请参照图2至图4，图2为本发明一快闪存储器40的结构上视图，图3为图2所示快闪存储器40沿切线I-I′的剖面示意图，图4为图2所示快闪存储器40沿切线II-II′的剖面前视图。在本发明的优选实施例中，是利用一具有双反或栅(BiNOR)结构的氮化物快闪存储器(SONOS flash memory)为例来进行说明，然而本发明并不局限于双反或栅结构，其他型式的快闪存储器也适用于本发明无接触点通道写入/抹除的氮化物快闪存储器。如图2所示，快闪存储器40包括有多条相互平行的字线44设于一半导体基底42表面，多条与字线42垂直的埋藏式比特线46与埋藏式源极线48设于半导体基底42内，以及多个与各比特线46相对应的接触插塞50设于各比特线46表面。
如图3所示，快闪存储器40的每一快闪存储单元56均是由一字线44与其相重叠的二比特线46以及一共用源极线48组成，并利用多个设于半导体基底42中的浅沟隔离68结构来与其他快闪存储单元56隔离。此外，快闪存储单元56中另包括有一与比特线46具有不同导电型式的掺杂区52环绕于比特线46周围，以抑制源极与漏极发生不正常的贯通现象，多个自行对准热氧化层74设于比特线46与源极线48表面，用来避免不同电子元件之间的电干扰，以及一由ONO电介层所构成的电荷储存区54设于比特线46与源极线48之间的半导体基底42表面，且电荷储存区54是部分覆盖于比特线46与掺杂区52表面。
如图4所示，在本发明快闪存储器40的结构中，每一比特线46均是利用接触插塞50来与其外围相对应的掺杂区52产生电连接，例如使接触插塞50贯穿设于各比特线46与其外围相对应掺杂区52之间的PN接面直至掺杂区52中，或使接触插塞50覆盖于各比特线46与其外围相对应掺杂区52的表面。如此一来，各比特线46以及掺杂区52即可以经由接触插塞50获得一相等比特线电压值VBL，以使电子可以经由电荷储存区54与比特线46、掺杂区52相重叠的区域快速进行快闪存储单元56的写入/抹除操作。
请参照图5至图9，图5至图9为本发明制作快闪存储器40的方法示意图。如图5所示，本发明方法首先是于N型半导体基底42中形成多个场氧化层或浅沟隔离68，以于半导体基底42表面定义出多个主动区域I，然后分别利用P型掺质以及N型掺质来对N型半导体基底42进行掺杂，以依序于主动区域I中形成一深P型井64与一N型井66。接着，于N型井66上形成一垫氧化层70与一氮化硅层72，并利用一微影与蚀刻过程去除部分的氮化硅层72与垫氧化层70，以形成一硬罩幕73。然后进行一第一离子布植过程，于未被硬罩幕73覆盖的N型井66中植入N型掺质，例如砷(As)离子，以形成多个具有重掺杂浓度的N型掺杂区46与48，分别用来作为快闪存储单元56的漏极与源极。之后于N型井66表面形成一图案化罩幕(未显示于图5中)以覆盖住源极48，并进行一第二离子布植过程，于未被图案化罩幕所覆盖的N型井66表面植入P型掺质，例如BF2离子，以于漏极46下方形成一具有轻掺杂浓度的P型口袋掺杂区52。随后，完全去除覆盖于源极48表面的图案化罩幕。
如图6所示，接下来利用硬罩幕73作为遮罩，进行一热氧化过程，于未被硬罩幕73覆盖的漏极46、源极48表面形成一自行对准热氧化层74，以避免漏极46与源极48之间造成漏电流的途径，影响快闪存储器40的电性表现。
如图7所示，接着进行一化学气相沉积过程，以于N型井66上形成一由硅氧化层58、氮化层60以有硅氧化层62所构成的ONO电介层54。其中硅氧化层58的厚度约小于2纳米，氮化层60的厚度约为10纳米，硅氧化层62的厚度约为3至4纳米。
接着如图8与图9所示，于半导体基底42上沉积一厚度约为200纳米，掺杂浓度约为10E21 1/cm2的多晶硅层44，并进行一微影与蚀刻过程去除部分的多晶硅层44与ONO电介层54，以于半导体基底42表面形成多条字线44，用来定义快闪存储单元56的控制栅极。在本发明的其他实施例中，控制栅极44也可以由N型掺杂多晶硅，金属，例如铝金属，硅化物，例如TiSi2，或是P型重掺杂多晶硅等材料所构成。最后，进行一微影与蚀刻过程，以于快闪存储器40的各比特线46中形成一贯穿比特线46与掺杂区52间接面的接触窗口(via)(未显示于图9中)，并于接触窗口中填入导电材料，以形成一接触插塞50，使快闪存储单元56的漏极46以及掺杂区52短路相接，并利用接触插塞50使漏极46以及掺杂区52获得相同的比特线电压VBL。
本发明快闪存储单元56可以利用F-N效应来执行写入/删除等操作，其操作方法如下所述：在快闪存储单元56上执行一编码或程式化操作时，字线电压须为一高准位电压，例如施加3～7V的电压字线44，比特线电压须为一低准位电压，例如施加-7～-3V的电压于比特线46，并浮接源极线48；而欲删除储存于快闪存储单元56内的资料时，字线电压则须为一低准位电压，例如施加-7～-3V的电压于字线44，比特线电压须为一高准位电压，例如施加3～7V的电压于比特线46，并浮接源极线48；至于欲读取快闪存储单元56的资料时，则须施加1～5V的电压于字线44，施加0.5～2V的电压于比特线46，并浮接源极线48。
简而言之，本发明的快闪存储器40结构是由多个具有埋藏式共用源极线48的快闪存储单元56所组成，因此可以大幅提高快闪存储器40的集成度，且本发明的快闪存储器40可以利用埋藏式比特线46将多个快闪存储单元56的漏极46串联起来，因此仅需利用一个接触插塞50即可以使多个快闪存储单元56的漏极46与其周围相对应的掺杂区52形成短路，提供更快速的操作速度。此外，由于接触插塞50可以选择设于比特线46的一端，因此不致于因制造过程对位偏差与字线44相接触，进而可以避免接触插塞50与字线44之间的相互干扰。
与现有快闪存储器相比较，本发明的无接触点通道写入/抹除氮化物快闪存储器结构是利用ONO电介层来作为浮置栅极，因此可以直接利用ONO电介层中具有致密结构的氮化层来有效储存资料，降低漏电流。此外，本发明快闪存储器结构是利用与各比特线电连接的单一接触插塞来控制所述条比特线上所定义的多个快闪存储单元的资料存取动作，因此在制作快闪存储单元的过程中即不需对每一个快闪存储单元制作个别的接触插塞，以避免产生接触插塞的对准偏差，同时也可以借此解除对每一个快闪存储单元制作个别的接触插塞的临界尺寸限制，进而提高快闪存储器的元件集成度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所作的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (22)
1.一种设于一半导体基底上的快闪存储器结构包括有：
多条相互平行的字线设于所述半导体基底表面；
多条第一导电型式的源极线设于所述半导体基底内，且各所述源极线的两侧相邻有二比特线，这些源极线以及这些比特线是与这些字线互相垂直；
一第二导电型式的掺杂区环绕于各所述比特线周围；
一接触插塞设于各所述比特线中，用来电连接各所述比特线与其周围相对应的各所述掺杂区；以及
一氧化-氮化-氧化(oxide-nitride-oxide，ONO)电介层设于所述半导体基底与各所述字线的重叠区域上。
2.如权利要求1所述的快闪存储器结构，其中所述快闪存储器是为一双反或栅(BiNOR)快闪存储器。
3.如权利要求1所述的快闪存储器结构，其中这些字线是用来定义多个控制栅极。
4.如权利要求1所述的快闪存储器结构，其中所述ONO电介层是用来定义一储存电荷区。
5.如权利要求1所述的快闪存储器结构，其中所述第一导电型式是为N型，而所述第二导电型式是为P型。
6.如权利要求1所述的快闪存储器结构，其中所述第一导电型式是为P型，而所述第二导电型式是为N型。
7.如权利要求1所述的快闪存储器结构，其中这些比特线以及这些源极线表面均设有一自行对准热氧化层(self-aligned thermal oxide layer，SATO)，以避免电干扰(disturbance)。
8.如权利要求1所述的快闪存储器结构，其中所述快闪存储器结构包括多个无接触点通道写入/抹除(contactless channel write/erase)的快闪存储单元。
9.如权利要求8所述的快闪存储器结构，其中各所述源极线与其相邻的所述二比特线是分别构成各所述快闪存储单元。
10.如权利要求9所述的快闪存储器结构，其中所述半导体基底中包括多个浅沟隔离结构，用以隔离各所述快闪存储单元。
11.如权利要求1所述的快闪存储器结构，其中所述接触插塞是贯穿一设于各所述比特线与其周围相对应的各所述掺杂区间的接面。
12.如权利要求1所述的快闪存储器结构，其中所述接触插塞是覆盖于各所述比特线与其周围相对应的各所述掺杂区表面。
13.一种在一半导体基底上制作一快闪存储器的方法，所述方法包括有下列步骤：
在所述半导体基底内形成多条第一导电型式的源极线；
在各所述源极线两侧的所述半导体基底内形成二第一导电型式的比特线；
在所述半导体基底内形成多个第二导电型式的掺杂区且各所述掺杂区是环绕于各所述相对应的比特线周围；
在所述半导体基底表面形成多个氧化-氮化-氧化(oxide-nitride-oxide，ONO)电介层，且各所述ONO电介层是覆盖于与其相对应的各所述比特线的通道与各所述源极线表面；
在所述半导体基底上形成多条字线，以覆盖于这些ONO电介层表面；以及
在各所述比特线中形成一接触插塞，用来电连接各所述比特线与其周围相对应的各所述掺杂区。
14.如权利要求13所述的方法，其中所述快闪存储器是为一双反或栅(BiNOR)快闪存储器。
15.如权利要求13所述的方法，其中所述方法另包括一氧化过程，以在各所述比特线以及各所述源极线表面形成一自行对准热氧化层(self-aligned thermal oxide layer，SATO)，避免产生电干扰(disturbance)。
16.如权利要求13所述的方法，其中这些字线是用来定义多个控制栅极。
17.如权利要求13所述的方法，其中这些ONO电介层是用来定义多个储存电荷区。
18.如权利要求13所述的方法，其中所述第一导电型式是为N型，而所述第二导电型式是为P型。
19.如权利要求13所述的方法，其中所述第一导电型式是为P型，而所述第二导电型式是为N型。
20.如权利要求13所述的方法，其中所述半导体基底中包括多个浅沟隔离结构，用以隔离相邻的比特线。
21.如权利要求13所述的方法，其中所述快闪存储器结构包括多个无接触点通道写入/抹除(contactless channel write/erase)的快闪存储单元。
22.如权利要求13所述的方法，其中所述接触插塞是贯穿一设于各所述比特线与其周围相对应的各所述掺杂区间的接面。
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: LIJING SEMICONDUCTOR CO., LTD. Free format text: FORMER OWNER: LIWANG ELECTRONIC CO., LTD Effective date: 20050114 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20050114 Address after: Hsinchu city of Taiwan Province Applicant after: Powerchip Semiconductor Corp. Address before: Hsinchu city of Taiwan Province Applicant before: Liwang Electronic Co., Ltd |
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |