CN101164169B - Nand闪存中阵列源极线的形成方法 - Google Patents

Nand闪存中阵列源极线的形成方法 Download PDF

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Abstract

本发明揭示在NAND闪存装置(100)的晶片中制造阵列源极线结构(112)的方法(500、550)。该方法(500，550)在不蚀刻进入该STI(409)或使用局部互连结构的情况下，允许同时形成该字线(130)、选择栅极(116、124)以及这些阵列源极线(112)以简化和降低工艺成本、以及改进良率。

Description

NAND闪存中阵列源极线的形成方法
技术领域
本发明大致而言是关于半导体装置工艺，更详而言之，势关于于NAND闪存中同时制造字线、选择栅极、以及阵列源极线的改良的方法及系统。
背景技术
闪存以及其它类型的电子存储装置系由独立地操作储存以及提供存取至二进制信息或数据之存储单元(memory cell)所构成。这些存储单元通常组构成多种存储单元单元(unit)，例如包括八个存储单元之字节(byte)、以及可包含十六个或更多此存储单元之字符，通常组构成8的倍数。藉由写入特定组的存储单元(有时亦称为编程(programming)这些存储单元)而执行此种存储装置架构中之数据储存。藉由读取操作而实现这些存储单元之数据撷取(retrieval)。除了编程以及读取操作之外，亦可擦除存储装置中之存储单元群组，其中于该群组中之各个存储单元系编程至已知状态。
这些个别的存储单元系分别组构成例如字节或字符之可寻址单元或群组，利用字线及位线藉由地址译码电路而存取这些可寻址单元或群组以用于读取、编程、或擦除操作。习知的闪存系以存储单元结构所构成，其中各个闪存存储单元储存一个或多个信息或数据之位。在典型的存储器架构中，各个存储单元通常包括MOS晶体管结构，其具有于衬底或P-井(P-well)中之源极、漏极、和沟道(channel)、以及位于该沟道上之堆栈栅极结构。该堆栈栅极可还包含于该P-井之表面上形成的薄栅极电介质层(有时亦称为隧道氧化物(tunnel oxide))。
该堆栈栅极亦包含位于该隧道氧化物上之多晶硅浮栅(floating gate)以及位于该浮栅上之多晶硅间(interpoly)电介质层。该多晶硅间电介质层通常为如氧化物-氮化物-氧化物(ONO)层(其有两层氧化物层夹着氮化物层)之多层绝缘体。最后，将多晶硅控制栅极置于该多晶硅间电介质层上。
其它类型的存储装置包含于ONO层之上及之下具有硅或多晶硅之存储装置，这些硅-氧化物-氮化物-氧化物-硅装置有时亦称为SONOS存储装置。
SONOS可以多种方式操作。在一个典型的例子中，利用Fowler-Nordheim(FN)隧道以编程和擦除，其中编程系注入电荷于该氮化物中，而擦除系自该氮化物去除电荷。于此情况于氮化物中储存的电荷系均匀的。藉由改变储存于该氮化物中的电荷量，可在一个存储单元中记录多个数据。
在另一典型的情况中，利用该沟道中之热电子(hot electron)以编程，其中局部地储存电荷于漏极侧之氮化物中。交换漏极和源极可使两个位储存于一个存储单元中，因此实现多位或双位存储单元。为了擦除，注入漏极或/及源极侧中产生的热电洞至该氮化物中以中和该电荷。亦可利用FN隧道来擦除，而替代热电子注入。
考虑其应用或目的，选择合适的编程以及擦除方案，但结构上可使用相同的存储单元。
闪存装置中之核心存储单元可以各种不同的组态互连。例如，可于NAND型存储器组态中组态存储单元，沿导电位线之列(column)串接源极与漏极，且沿字线之行(row)连接控制栅极以作选择。通常利用FN隧道于NAND型存储器之编程及擦除。
以习知技术而言，该NAND阵列之各个位线之一端系连接至共享源极线。详言之，选择漏极栅极晶体管系用于耦接位线之相关的存储单元至位线接触栓(contact)，而各个该位线经由选择源极栅极晶体管而连接至共享源极线。通常，接着利用导电局部互连结构而将各个位线之共同源极线之片段(segment)局部互连在一起且连至VSS供应接触栓。操作上，其各自的闪存存储单元以及各自的数据位利用用于编程(写入)、读取、擦除或其它功能之外围译码器以及控制电路而经由其各自的位线(连接至第一及第二源极/漏极区域)以及其各自的字线(连接至栅极)而寻址。
在大部份的这些阵列组态中，各自的闪存存储单元之主动区域系由包括绝缘材料之隔离结构而与另外的主动区域电性隔离。可在该ONO层和该多晶硅栅极层形成之前以相似于习知的浅沟槽隔离(STI)制造方法形成此隔离结构。
当装置密度增加以及产品尺寸降低时，降低与各个存储单元相关之各种结构以及特征之尺寸(有时称为缩小尺寸(scaling))为所希望的。然而，用以生产习知NAND闪存阵列之制造技术限制或阻碍设计者降低阵列尺寸之能力。例如，于习知制造程序中，可在NAND闪存装置中形成具有局部互连的导电源极线结构，首先形成以及填满该STI，在该STI和衬底上形成ONO层。接着使用非等向性蚀刻以去除阵列VSS区域(ARVSS)中之该STI和ONO，留下窄的开口至该装置之下方的多晶硅。在N+注入物(implant)以连结该选择源极栅极晶体管之MDD区域至该ARVSS源极线之后，在该芯片之硅中形成导电硅化物层，照惯例继续其它典型的微影工艺。
然而，由于使非等向性蚀刻经由该窄的和严格的对准开口到达该STI之底部为困难的，因而在该沟槽之横向侧壁及底部上形成导电硅化物为困难的且可能其中不利地变成不连接的。因此，为了缩小该存储单元装置之尺寸以便于增加装置密度，希望提供最广的可能的导电阵列VSS结构，同时简化制造工艺。然而，现今用于形成此种源极线结构之工艺难以以可靠方法产生且实际上限制缩小该装置之尺寸至所希望的效能规格之能力。因此，需要改良的制造技术使NAND闪存装置可在不牺牲装置良率和效能下缩小尺寸。
发明内容
以下叙述本发明的简化概要以提供本发明的一些实施态样的基本了解。此概要并非本发明的广泛概述。其非用以识别本发明的关键或决定性组件，也并非用以描述本发明的范畴。此外，此概要的基本目的为以简化的形式提供本发明的一些概念，而更详细的叙述将于稍后说明。
本发明提供于NAND闪存或其它存储装置的晶片中制造改良的阵列源极线结构(ARVSS)的方法，该阵列源极线结构是用以提供存储器阵列的共同源极互连。本发明的方法用于同时制造存储装置的核心区域中的ARVSS结构、字线、以及选择栅极晶体管结构，例如，如于NAND型存储器架构中可能为有用者。
虽然本发明的方法不需要改变一般于NAND闪存阵列中使用的装置操作方案，然而其它类型的用以执行包括其它类型的闪存装置的双位及多位存储单元的操作方案亦可由本发明的上下文而预知。
一个用于在NAND闪存的晶片中制造阵列源极线结构的方法包括下列步骤：形成多层电介质-电荷捕捉-电介质堆栈(例如，ONO堆栈)的第一电介质层以及电荷捕捉层，该多层电介质-电荷捕捉-电介质堆栈形成在晶片的衬底和STI上。接着将N+离子种注入阵列源极线区域，以结合该阵列源极线结构至漏极区域。接着于该电荷捕捉层上形成第二电介质层，以及在该第二电介质层上形成高介电材料层(例如，氧化铝、氧化铪(Hafnium oxide)、以及高K(Hi-K)材料层)，于是形成例如ONOA堆栈。然后去除该堆栈(例如使用局部互连掩模)，以在该晶片的该阵列源极线区域中定义局部互连(LI)开口。接着清洁该晶片(例如使用HF清洗)，然后形成多晶硅层于该晶片上，使以多晶硅填满该LI开口。
接着选择性去除该多晶硅层以及ONOA堆栈以同时定义该晶片的位线接触区域中的字线和选择漏极栅极结构、以及该晶片的源极线区域中的选择源极栅极结构和源极线结构。接着通过该多晶硅层及该高介电材料层的这些开口注入N-离子种以形成该晶片的该位线接触区域及该源极线区域中的漏极区域。接着在位线接触区域和源极线接触区域中形成侧壁间隔物，在该位线接触区域中注入阵列离子种，以及接着在核心区域的该多晶硅层中形成硅化物层，以同时形成用于该晶片的存储单元栅极、位线、字线、该选择栅极、以及该源极线结构接触栓的导电层。
在本发明的另一实施态样中，在形成该高介电(例如氧化铝)层之后，以及在蚀刻该LI开口之前，可在该晶片上形成第一(例如薄的)多晶硅层以保护于该外围区域中形成的栅极氧化物。在该清洁之后，接着在该第一多晶硅层上形成第二多晶硅层以填满该ARVSS开口至该衬底。
在又一实施态样中，该VSS注入物(implant)结合该ARVSS结构至中密度漏极(medium density drain，简称MDD)区域。
在再一实施态样中，利用该阵列源极线(ARVSS)区域中的局部互连掩模以蚀刻该局部互连开口。
在本发明的一个实施态样中，位于该衬底上的多层电介质-电荷捕捉-电介质堆栈包括位于该晶片的衬底上的第一氧化物层、位于该第一氧化物层上的氮化物层、以及位于该氮化物层上的第二氧化物层、或另外的此种多层ONO型堆栈。
因此本发明易于以较习知方法少的工艺步骤制造尺寸缩小的(scaled)存储装置。有利地，本发明的制造方法避免了蚀刻该STI，其习知上特别难以去除至所需深度。此外，本发明的制造方法减少由于习知源极线沟槽开口中不适当硅化作用的源极线连接失败而造成的装置故障。此外，本发明的制造方法有利地提供同时形成平坦的导电硅化物层于该ONO堆栈上的多晶硅层上以及形成该晶片的该存储单元栅极、位线、字线、该选择栅极、以及该源极线结构接触栓。因此，实现较简单的制造工艺。
为了实现上述以及相关目的，以下叙述和附图将详细说明本发明之某些例示实施态样以及实行方式。在可施行本发明之原则下，例示一些不同的方式。本发明之其它目的、优点、以及新颖的特征在参考附图和自本发明之以下详细叙述将变的更为清楚。
附图说明
图1为例如可根据本发明之一个或多个实施态样而制造的包括NAND阵列之NAND闪存装置之核心区域之俯视图；
图2A为例如在图1中沿位线之A-A’之部份侧视剖面图，显示根据习知技术在半导体晶片中形成的NAND闪存装置；
图2B为例如在图1中沿字线之D-D’之部份侧视剖面图，显示根据本发明之一个或多个实施态样在半导体晶片中形成的NAND闪存装置；
图3A至3C分别为例如在图1中沿位线之A-A’、沿位线之间之STI区域之B-B’、以及沿阵列源极线之C-C’之部份侧视剖面图，说明根据习知方法在半导体晶片中形成的图1、2A、及2B之存储装置之进一步细节；
图4A及4B分别为例如在图1中沿位线之A-A’及沿阵列源极线之C-C’之部份侧视剖面图，说明根据本发明之一个或多个实施态样在半导体芯晶片中形成的NAND闪存装置之进一步细节；
图5A及5B为根据本发明描述在图4A及4B之NAND闪存装置之核心区域之多晶硅层中制造具有与字线同时形成的阵列源极线结构、以及选择栅极结构之NAND型闪存装置之例示方法；
图6A至6J为沿位线(例如在图1的A-A’)之部份侧视剖面图，说明根据第5A之方法而形成阵列源极线结构于图4A及4B之NAND闪存装置之核心区域之多晶硅层中之例示步骤；以及
图7A至7J为沿位线(例如在第1图之A-A’)之部份侧视剖面图，说明根据图5B之方法而形成阵列源极线结构于图4A及4B之NAND闪存装置之核心区域之多晶硅层中之例示步骤。
主要组件符号说明
100            NAND闪存装置
102、602       晶片、阵列        104            存储单元
106            主动区域、源极/漏极区域
110            位线              112            阵列源极线结构
116            选择源极栅极(晶体管)
120            位接触栓          124            选择漏极栅极(晶体管)
130            字线
132            源极线结构接触栓、VSS接触栓
134            VSS线             136            浅沟槽隔离(STI)
138            位线接触区域      140            局部互连
200、300、400  剖面A-A’
204、404       衬底              206、412       第一注入物
208            第二注入物        209、418、746  侧壁间隔物
210            堆栈              212            多晶硅栅极
250            剖面D-D’         301            剖面B-B’
312            氧化铝电介质层    314            多晶硅层
316            导电硅化物层      324            沟槽或开口
405            第一位线接触区域
406、706  ARVSS区域                   409       STI
410、654  硅化物层、CoSi层
411       多晶硅层、多晶硅
416       第二注入物、ARVSS注入物
420       堆栈                        430       剖面C-C’
422       高介电材料层、氧化铝层、堆栈
426、626、636、726  开口
428、650、750  阵列N+注入物(ANI)
500、550  方法
504、510、512、514、516、518、520、522、524、526、528、540、554、560、562、564、565、566、568、570、572、574、576、578、580  步骤
604       衬底、多晶硅层、第一氧化物层
605       位线接触区域、第一BL接触区域
606       ARVSS区域、源极线区域
608       位线接触区域、第二BL接触区域、氮化物层
610、612、710、712  氧化物层
611、711  氮化物层                    614       沉积及/或氧化步骤
616       VSS注入掩模和VSS注入工艺
618、618a、718、718a  注入区域
620、720  ONO堆栈                     622       高电介质层、氧化铝层
624       氧化及/或沉积工艺           627、727  蚀刻
628、729  多晶硅层、多晶硅
630、648、725a、730、748  沉积工艺
632       蚀刻步骤                    634       ARVSS结构
638、732、738  蚀刻工艺               640、740  n注入物
642、742  注入工艺
652、752  阵列N+注入(ANI)工艺
656、756  硅化工艺                    702       阵列
704       衬底、第一氧化物层
705       第一BL接触区域
708  第BL接触区域、氮化物层
714  沉积及/或氧化步骤
716  VSS注入掩模和VSS注入工艺
722  高K材料层、氧化铝层
724  氧化及/或沉积工艺           725  第一多晶硅层
728  第二多晶硅层                731  保角凹陷
734  ARVSS结构、阵列源极线结构
736  位线接触开口                754  CoSi层
具体实施方式
将配合附图而描述本发明之一个或多个实施方式，其中相似组件符号用以代表相似组件，其中各种结构并不一定依照比例而绘制。本发明系关于用于制造改良的闪存阵列源极线结构(ARVSS)之系统以及方法，该ARVSS可用于以下所例举及描述的NAND闪存装置中之共同源极互连机构。此外，本发明之方法系用于同时制造存储装置之核心区域中之ARVSS结构、字线、以及选择栅极晶体管结构，例如，如于NAND型存储器架构中可能为有用者。将理解本发明可应用于各种类型的操作方案(例如，FN编程、FN擦除、沟道热电子编程以及热电洞擦除、或其它)，且本发明不限定为本文中所例举及描述的特定实施方式。
参考图1，该例示性图式系显示包括如可根据本发明之一个或多个实施态样而制造之NAND阵列102之NAND闪存装置100之例示的核心区域或部份。该例示的NAND阵列102系包含：一个或多个存储单元104；沿导电(如金属，M1层)位线(如BL0至BL3)110之列(column)之主动区域(active region)106中串接互连的源极与漏极，例如于剖面A-A’；藉由选择源极栅极(晶体管)116而耦接至导电阵列共同源极线ARVSS 112之各个位线110之源极端，例如于剖面C-C’。各个位线110列之漏极端系经由选择漏极栅极(晶体管)124而耦接至位接触栓120，同时经由与各个存储单元104之栅极连接之字线(如WL0至WLN)130之行(例如于剖面D-D’)而选择结合的位线110中之个别的存储单元104。例如，NAND阵列位线BL 110可包括在该漏极选择栅极124以及该源极选择栅极(晶体管)116之间之一连串的32个多位存储单元104。
该导电阵列共同源极线ARVSS 112(例如，包括硅化物层)具有ARVSS接触栓132以经由M2金属层上之总体VSS互连而连接至共同接地(未显示)。此外，金属VSS线134经由该ARVSS接触栓132而连接至该阵列源极线ARVSS 112。例如，ARVSS 112供应128个位线共同源极片段互连结构(interconnection)。在位线BL 110之列之间，为于剖面B-B’之浅沟槽隔离(STI)136(例如氧化物、介电材料)之列区域，用以隔离和分开与该NAND阵列102之存储单元104之列相关之该位线主动区域106以及该位线110。
于习知的制造方法中，该导电阵列源极线ARVSS 112复利用邻近位线110之间之该ARVSS 112之电性互连片段之局部互连(localinterconnect)(LI)140以形成连续的阵列源极线ARVSS 112。然而，习知的阵列源极线可能具有高度起伏的形状(highly contoured shape)而使得此结构为更长且因此有更大的电阻(more resistive)，且该习知的阵列源极线可能具有偶发的不连续处(occasional discontinuity)，而这些偶发的不连续处的发生系由于CoSi(硅化钴)有时无法形成在深蚀刻至该STI136区域之沟槽的侧壁上(参考图3B之324)。
可根据本发明之各种方法而同时制造用于图1之该NAND阵列102之这些位线接触栓120的该阵列源极线结构112、该字线130、以及位线接触区域138，其在下文中有更详细的说明。透过施加适合的电压至与关注的存储单元104结合之相关的字线和位线漏极选择栅极124、以及位线源极选择栅极116，可选择个别的闪存存储单元104。虽然于本实例中叙述图1之该例示的NAND阵列102，但需了解本发明之一个或多个实施态样亦适用于其它的阵列类型以及架构。
图2A系显示例示的位线剖面A-A’200，其沿根据习知方法之半导体晶片中所形成的例如图1之闪存装置100之该NAND阵列102之位线列110截断。同样地，图2B系显示例示的字线剖面D-D’250，其沿例如图1之闪存装置100之该NAND阵列102之字线行130截断。例如，该NAND阵列102系包括相关存储单元104之32条字线130。当由选择源极栅极(SSG)晶体管116所选择时，沿剖面A-A’200之该位线110之存储单元104之该字线130系经由该阵列源极线结构112而施以VSS共同接地。于剖面A-A’200之该位线110之其它端，存储单元104之该字线130系透过该位线接触区域138、位线接触栓120、以及该M1位线110而由选择漏极栅极(SDG)晶体管124所存取。
当自该字线130读取数据时，选择该选择漏极栅极晶体管124以及选择源极栅极晶体管116。该电流自该金属位线110而流经该漏极接触栓以及该选择漏极栅极124而至该存储单元阵列。在通过该选择源极栅极116之后，该电流最后流至该ARVSS 112。ARVSS 112自选择的存储器区块中之所有位线累积电流。沿字线130编程存储单元期间，关断该选择源极栅极116，并导通该选择漏极栅极124。ARVSS 112在此时通常为接地，然而，有另外的情况以及方法，其中系利用ARVSS提供偏压至该选择源极栅极116之扩散206，以提供逆接偏压(back bias)至该选择源极栅极116以确保阻断电流。在擦除期间，该ARVSS向左侧漂移(floating)。因此，习知的操作方案可用以与根据本发明而形成的结构结合。
图2A及图2B之NAND阵列102系包括具有通常以n型杂质(例如磷、n-掺杂物)之第一注入物206掺杂之源极和漏极主动区域106之P型衬底204，而该位线接触区域138、以及该阵列共同源极线ARVSS112通常可利用侧壁间隔物209而以另外的n型杂质(例如磷、n+掺杂物)之第二注入物208掺杂。该NAND阵列102复包括电荷捕捉层，例如典型的ONO层或例如包括位于上和下SiO2层之间之氮化硅层之堆栈210。多晶硅栅极212(例如32条字线130)系位于该ONO堆栈210之上氧化物层上，且可以n型杂质掺杂。
如图2B之剖面D-D’250所示，浅沟槽隔离(STI)区域136分开和隔离该NAND阵列102之位线110和主动区域106。
图3A至3C分别显示利用习知工艺方法而在半导体晶片中形成的该NAND闪存装置之图1、2A及2B之沿位线之剖面A-A’300、沿位线之间之STI区域之剖面B-B’301、以及沿阵列源极线之剖面C-C’302之该NAND闪存装置之制造之习知阵列源极线工艺之进一步细节。图3A至3C中所述的习知结构相似于图2A及2B，因此为简洁起见，不需再次详述。图3A至3C之结构及形成可分为第一位线BL接触部份304、阵列VSS或ARVSS区域306、以及延伸至衬底204之该ARVSS区域306之右侧之第二位线接触部份308。
除了上述之结构及特性外，图3A至3C之习知阵列源极线工艺可包含多晶硅栅极或字线结构(例如212、116、124、130)，该多晶硅栅极或字线结构系包括形成于该ONO层210上之Al2O3氧化铝电介质层312、多晶硅层314、以及形成于该多晶硅层314中之导电CoSi或硅化物层316。该导电硅化物层316系用于在字线之存储单元栅极之间以及沿该ARVSS区域306之阵列源极线112之电性互连。该导电硅化物层316亦用于提供如图1及3C之下方的注入区域206和208以及该VSS接触132之间之更好的电性连接。
在图1、2A、2B、及3A至3C之该阵列源极线ARVSS 112之习知阵列源极线工艺中，在该ARVSS区域306中通常需要局部互连(LI)掩模322以蚀刻沟槽或开口324经过该STI 136而至下方的第二注入区域208。因此，在该多晶硅衬底204之该第二注入区域208中之沟槽开口324之底部形成导电硅化物层316，以便在邻近位线110之邻近阵列源极线112区段之间形成局部互连(LI)140。然而，由于在习知方法中，局部互连之不连接为常见的，因而形成该硅化物324于此习知深度、以及至该沟槽之横向侧壁(lateral sidewall)可能为困难的。
此外，图3B之剖面301以及图3C之剖面302分别进一步显示习知技术中该STI 136中之蚀刻的开口324对该第二注入区域208以及该阵列源极线ARVSS 112之该导电硅化物层316形成呈高度波浪形(undulating)表面。以此习知方法形成的该ARVSS 112，该阵列源极线112之有效长度为长的，且因此该线之电阻较高。此外，该LI掩模322之审慎的配置以及与该阵列源极线112之形成相关之其它特性可能需要保证对准至该选择源极栅极116。
根据本发明，提供于NAND闪存装置中形成阵列源极线之方法。图4A及4B系显示该结构之例示的实施方式，而图5A及5B系分别显示根据本发明之结构所形成之两种例示的方法500以及550。虽然图4A及4B之许多组件相似于先前技术图2A及3A至3C之上下文中所述的组件，但是可使用图1及2B以显示先前技术和本发明之某些实施态样之共同组件。
例如，图4A及4B系根据本发明之一个或多个实施态样而分别显示例如可形成于半导体晶片中之如图1之该NAND闪存装置100之阵列102之例示的沿位线之A-A’400、以及沿阵列源极线之C-C’430之阵列剖面。
例如，图4A显示在本发明之形成方法中，阵列源极线ARVSS 112可与衬底404上之该选择源极栅极SSG 116、该选择漏极栅极SDG 124、以及该字线130同时形成，该阵列102分为第一位线(BL)接触区域405、ARVSS区域406、以及第二BL接触区域408。
图4B之剖面430进一步显示该STI 409不需要蚀刻至贯穿该下方的衬底404，且将该阵列源极线112替换成完全地形成于该STI 409以及衬底404上，包括于该栅极多晶硅层411中形成的硅化物层410。因此，相较于习知工艺方法，本发明之该阵列源极线112由于在该ARVSS区域406中形成较为导电平坦的结构，包括在位于阵列102之该STI409和衬底404上之该栅极多晶硅层411中所形成的硅化物层410，因而于相邻的位线110片段之间具有较大的连续之可能性。
例如，图4A及4B之该NAND阵列102可包括相关的存储单元104之多条字线130(例如32条字线)。当以选择源极栅极(SSG)晶体管116选择时，沿剖面A-A’400之该位线110之存储单元104之该字线130系经由该阵列源极线结构112而施以VSS共同接地。在剖面A-A’400之该位线110之其它端，存储单元104之该字线130系透过该位线接触区域138、位线接触栓120、以及该M1位线110而以选择漏极栅极(SDG)晶体管124所存取。
图4A及4B之该NAND阵列102可包括具有通常以n型杂质(例如磷、n-掺杂物)之第一注入物412掺杂之源极和漏极主动区域106之P型衬底404，而该位线接触区域138、以及该阵列共同源极线ARVSS112通常可利用侧壁间隔物418而以另外的n型杂质(例如磷、n+掺杂物)之第二注入物416掺杂。该NAND阵列102复包括电荷捕捉层，例如典型的ONO层或包括例如位于上和下SiO2层之间之氮化硅层之堆栈420。
在图4A至4B之阵列源极线工艺中，该ONO堆栈420上之该多晶硅栅极或字线结构(例如116、124、130)可复包括于该ONO堆栈42上形成之高介电材料层422(例如Al2O3氧化铝、氧化铪)、可以n型杂质掺杂之多晶硅层411、以及于该多晶硅层411中形成之导电CoSi或硅化物层410。该导电硅化物层410系用于该字线之存储单元栅极之间以及沿该ARVSS区域406之该阵列源极线112之电性互连。该导电硅化物层410亦用于提供例如图1、3C、及4B之下方的注入区域412或416与该VSS接触栓132之间之更好的电性连接。该多晶硅层411延伸通过该ONOA堆栈中之开口426而至该n-掺杂的ARVSS区域416，而将该阵列源极线112结合至该选择源极栅极SSG晶体管116之该n-掺杂的主动区域412。
在图5A及5B中，根据本发明之一个或多个实施态样叙述用于在例如图1、4A、及4B之NAND闪存装置之核心区域中制造同时与字线一起形成之阵列源极线结构、以及选择栅极结构之例示的方法500及550。虽然该方法500及550在以下系以一连串的行为或事件说明及叙述，将理解本发明不限于所述的这些行为或事件之顺序。例如，根据本发明，除了此处所例举及/或叙述者外，一些行为可发生于不同的顺序及/或与其它行为或事件同时发生。此外，在实行根据本发明之方法中，并非所有叙述的步骤都可能需要。再者，可结合此处所例举的及叙述的结构之形成及/或工艺以及结合此处未叙述的其它结构而实行根据本发明之方法。在一个实例中，这些方法500及550或其变更(可用于制造NAND型存储装置及其相关结构)在以下配合图1、4A、4B、6A至6J、及7A至7J而予以例示及叙述。
例如，图5A之方法500始于步骤504，其中，利用标准工艺，在步骤510中形成例如多层ONO堆栈420之多层电介质-电荷捕捉-电介质堆栈之第一氧化物层以及氮化物层于衬底404及STI(例如图1及2B之136或图4B之409)上。在步骤510中可利用任何合适的工艺步骤以及材料来形成该ONO层，包括已知的氧化及/或沉积技术。在步骤510中形成的层可为任何其它的电介质-电荷捕捉-电介质多层堆栈，包含但不限定为ONO堆栈420。在氧化物电介质的情况中，任何这些氧化物层可包含氮化物或其它掺杂物以最佳化装置以及效能可靠度。此外，该氮化物层可含有多量的Si、N、及/或例如氧之掺杂物以易于增强装置效能和效能可靠度。例如，位于该衬底上之全部的多层ONO堆栈420之层可包括位于该晶片之该衬底上之第一氧化物层、位于该第一氧化物层上之氮化物层、以及位于该氮化物层上之第二氧化物层、或另一多层ONO型堆栈420。
在步骤512中，利用经过该ONO堆栈420之该第一氧化物及氮化物层而注入N+离子掺杂物，例如使用VSS注入掩模，在该ARVSS区域406中完成第一注入物。在随后的热循环(thermal cycling)后，该n掺杂的ARVSS注入物416将结合该阵列源极线112至这些选择源极栅极SSG晶体管116之这些源极/漏极主动区域106。
在步骤514中，在该氮化物层上形成该ONO堆栈420之该第二或上氧化物层，以及随后在阵列之核心区域中之该第二氧化物层上形成氧化铝Al2O3(A)层422，因而形成ONOA堆栈(例如420及422)。随后自外围区(未显示)去除该ONOA堆栈(420及422)以及可藉由习知热氧化而在该外围区域中形成栅极氧化物层(GOX)(未显示)。
在步骤516中，例如使用局部互连掩模而在该ONOA堆栈(例如420及422)中蚀刻开口426至该ARVSS区域406中之该衬底404。
在步骤518中，清洁该装置100之表面，例如使用HF清洗，以及沉积多晶硅层411。由于需要去除自生的氧化物(native oxide)，以及暴露该栅极氧化物，因而需要考虑外围之该栅极氧化物的损失以控制该氧化物厚度。在步骤520中，蚀刻该多晶硅411之选择的部份以形成该VSS。
在步骤522中，亦蚀刻该氧化铝层422至该ONO层以定义该栅极结构(例如116、124、130)以及该阵列源极线结构112。然后，在该源极/漏极主动区域106中经由该ONO堆栈420而注入412掺杂物(例如MDD n型)。在步骤524中，形成侧壁间隔物418以引导随后在步骤526中注入的阵列N+注入物(ANI)428。之后，在步骤528中形成CoSi层410以提供较平的、以及因而较短的和更导电的阵列源极线ARVSS112于邻近位线110之邻近ARVSS区域406之间之多晶硅411上。在习知方法中，藉由具有高度起伏的且因而较长的路径的局部互连LI 140而结合这些邻近位线ARVSS区域406，其可能需要深的STI蚀刻以及容易使不连续失败率高。
图5B之方法550相似于图5A之方法530，为了简洁起见，不需再次完全地叙述。例如，在图5A之步骤514之外围区域(未显示)中去除该外围ONOA堆栈(例如420及422)以及形成该栅极氧化物GOX层(未显示)之后，该方法550复于步骤565中增加第一(例如薄的)多晶硅层沉积。在步骤566中，形成该VSS之步骤516之蚀刻复包括蚀刻该第一多晶硅层。在步骤568中，再次完成步骤518之清洁步骤以如上所述去除该自生的氧化物，然而，由于该栅极氧化物在外围区域中以该第一多晶硅层覆盖而保护该栅极氧化物不受该HF清洗，因此在本发明之此方法实施态样中，外围之该栅极氧化物损失并不重要。为达到该多晶硅的理想厚度，步骤568复包括于该第一多晶硅层上沉积第二多晶硅层。之后，图5B之步骤570至580如之前于图5A之步骤520至540中所述，其中二个多晶硅层可处理并视为一个层。
图6A至6J显示根据图5A之方法500而于NAND闪存阵列602(相似于图1、4A及4B之102)之核心区域之多晶硅层(如411)中制造例示的阵列源极线结构112之在图1之A-A’沿位线110之剖面图。图6A至6J之方法叙述于第一BL接触区域605、ARVSS区域606、以及第二BL接触区域608中之该阵列602之衬底604中的例示形成。
例如，图6A显示该半导体阵列602中，利用标准工艺，在衬底604和STI(例如图1及2B之136或图4B之409)上之例如多层ONO堆栈620之多层电介质-电荷捕捉-电介质堆栈之第一氧化物层604以及氮化物层608之形成。
在图6A中，根据图5A之方法之步骤510而于阵列602之该衬底604以及该STI(例如图1及2B之136或图4B之409)上初始形成例示的多层ONO堆栈620之第一氧化物层610以及氮化物层611。例如，该多层ONO堆栈620之层可包括：于该衬底604和该STI 136上形成之例如SiO2之第一氧化物层610、于该第一氧化物610上形成之氮化物层611；以及于该氮化物层611上形成之第二氧化物层612。例如，这些材料可藉由个别的沉积及/或氧化步骤(通常以614表示)而形成。如上所述，该多层堆栈可包括其它适用于SONOS NAND型阵列之层及材料之组合，如于第1、4A、及4B图所示。
在图6B中，如方法步骤512所述，接着注入例如As、P、或另外的n型离子种之掺杂物，例如使用VSS注入掩模和VSS注入工艺616、在该ARVSS区域606中通过该第一氧化物层610及氮化物层611而注入至该衬底604、于图6B之阵列602之该衬底604中形成N+注入区域618。由于随后的热循环，使该注入区域618a可充分地扩散以形成注入区域618，该注入区域618在之后将结合该阵列源极线ARVSS 112至该源极选择栅极晶体管116之该源极/漏极主动区域106(MDD)。
在图6C中，接着藉由如图5A之方法之方法步骤514之另一氧化及/或沉积工艺624而形成该上氧化物层(例如SiO2)612以及上方的高电介质(例如Al2O3氧化铝)层622。虽然未显示，接着自该外围区域(未显示)去除该ONOA堆栈(例如620及622)，以及随后于该外围区形成栅极氧化物层(GOX)(未显示)。
在图6D中，例如使用局部互连掩模以及如图5A之步骤516中所讨论的，在该ONOA堆栈(例如620及622)蚀刻627开口626至该ARVSS区域606之衬底604。
在图6E中，以及如图5A之步骤518中所讨论的，例如使用HF清洗而清洁阵列602之该晶片之表面，以及藉由沉积工艺630而设置多晶硅层628。该多晶硅层628通常填满该开口626直至该衬底604，以便在稍后提供结合该阵列源极线ARVSS(例如112)至该SSG晶体管(例如116)主动(源极/漏极)区域(例如106)之机构。在清洁期间，由于需要自该表面去除该自生氧化物(未显示)、暴露该栅极氧化物(未显示)，在该外围区的栅极氧化物损失需列入考虑以控制该氧化物厚度。利用化学气相沉积(CVD)工艺或其它已知工艺可完成该多晶硅之沉积，接着为其图案化(patterning)。在图6F中，例如，如步骤520中所讨论的，接着以蚀刻步骤632去除该多晶硅层628之选择的部份以形成或定义该ARVSS区域606中之该ARVSS结构634、以及该第一BL接触区域605和该第二BL接触区域608中之位线接触开口636(未显示开口)。
在图6G中，以及如步骤522中所讨论的，接着亦藉由蚀刻工艺638至该ONO堆栈620而去除该氧化铝层622之选择的部份，以进一步定义该栅极结构(例如116、124、130)以及该阵列源极线结构634或112。接着，形成n注入物640，其中藉由注入工艺642通过该ONO堆栈620而至该源极/漏极主动区域106以及该位线接触开口636而注入掺杂物(例如MDD n型)。
在图6H中，以及如步骤524中所讨论的，藉由绝缘沉积工艺648而形成侧壁间隔物646以引导随后的阵列注入。
在图6I中，以及如步骤526中所述，藉由阵列N+注入(ANI)工艺652通过该BL接触区域(例如，605、608)中之该暴露的BL开口636而提供阵列N+注入物(ANI)650。
最后，在图6J中，以及如步骤528中所述的，藉由硅化工艺656而在多晶硅628中形成CoSi层654以提供较平的且因此较短的和更导电的阵列源极线ARVSS 634，而有效地结合邻近位线110之邻近ARVSS区域606。反之，在习知方法中，这些邻近位线ARVSS区域606系藉由具有高度起伏的且较长的路径之局部互连LI 140而结合，因而该局部互连LI 140可能需要深的STI蚀刻以及由于该CoSi偶尔无法形成于该深STI沟槽之侧壁上而可能受到高的不连续失败率。
因此，根据本发明之方法，于与该选择栅极及字线同时形成的多晶硅层中，利用该多晶硅层形成局部互连。有利地，该改良的互连方法变得可能完全形成于该ONO层(例如620、420)、该STI(例如409)以及该衬底(例如604、404)上，因此排除深STI蚀刻以及填满工艺步骤。
于本发明之另一相似的实行方式中，图7A至7J系根据图5B之方法550而显示NAND闪存阵列702之核心区域(相似于图1、4A及4B之102之核心区域)中之多晶硅层(例如411)内制造例示阵列源极线结构112之在图1之A-A’沿位线110之其它的剖面图。图7A至7J之方法系显示于第一BL接触区域705、ARVSS区域706、以及第二BL接触区域708中之该阵列702之衬底704中之例示的形成。
例如，图7A显示利用标准工艺而在该半导体阵列702中之该衬底704和该STI(例如图1及2B之136或图4B之409)上形成例如多层ONO堆栈720之多层电介质-电荷捕捉-电介质堆栈之第一氧化物层704及氮化物层708。
在图7A中，根据图5B之方法之步骤560而在阵列702之该衬底704及该STI 136上最初形成例示的多层ONO堆栈720之第一氧化物层710及氮化物层711。例如，该多层ONO堆栈720之层可包括：于该衬底704和STI 136上形成之例如SiO2之第一氧化物层710、于该第一氧化物710上形成之氮化物层711、以及于该氮化物层711上形成之第二氧化物层712。例如，可藉由个别的沉积及/或氧化步骤(通常以714表示)而形成这些材料。如上所述，该多层堆栈可包括其它适用于SONOS NAND型阵列之层及材料之组合，如图1、4A、及4B。
在图7B中，如方法步骤562所述，接着注入例如As、P、或另外的n型离子种之掺杂物，例如使用VSS注入掩模和VSS注入工艺716、在该ARVSS区域706中通过该第一氧化物710及氮化物层711而注入至该衬底704、于图7B之阵列702之该衬底704中形成N+注入区域718。由于随后的热循环，使该注入区域718a可充分扩散以形成注入区域718，该注入区域718在之后将结合该阵列源极线ARVSS 112至该源极选择栅极晶体管116之该源极/漏极主动区域106(MDD)。
在图7C中，接着藉由另外的氧化及/或沉积工艺724而形成该上氧化物层(例如SiO2)712以及下方的高K材料层722(例如Al2O3氧化铝(A)或氧化铪)，接着自该外围区域(未显示)去除该ONOA堆栈(例如720及722)、以及于该外围区域形成栅极氧化物(GOX)层(未显示)，如图5B之方法之方法步骤564中所述。再者，如图5B之方法之方法步骤565中所述，接着藉由另外的沉积工艺725a而于该高K材料层722之上形成第一多晶硅层725。该第一多晶硅层725在稍后的清洁操作期间提供该外围区中之该栅极氧化物层之保护。
在图7D中，例如使用局部互连掩模以及如图5B之步骤566中所讨论的，在该ARVSS区域706中蚀刻727开口726通过该第一多晶硅层725和该ONOA堆栈(例如720及722)而至该衬底704。
在图7E中，以及如图5B之步骤568中所讨论的，例如使用HF清洗而清洁阵列702之该晶片之表面以去除该自生的氧化物。然而，在该方法550之执行以及步骤568之清洁程序中，由于该栅极氧化物目前系由该第一多晶硅层725所覆盖且保护其不受HF清洗，因此于外围之该栅极氧化物的损失不重要。为得到该多晶硅层之理想的厚度，图7E及方法步骤568复包括藉由应用沉积工艺730而增加设置第二多晶硅层728。因此，由于在下方的第一多晶硅层725以及ONOA层(例如720及722)之蚀刻之后只需施加较薄的多晶硅层，故在方法550之实行方式中，于该第二多晶硅层728之形成期间可能产生无害的保角凹陷(conformal dip)731。该第二多晶硅层728通常填满该开口726直至该衬底704以便在稍后提供结合该阵列源极线ARVSS(如112)至该SSG晶体管(如116)主动(源极/漏极)区域(如106)之机构。利用化学气相沉积(CVD)工艺或其它已知工艺可分别完成该第一或第二多晶硅层725及728之沉积，接着为其图案化。之后，亦可将该第一及第二多晶硅层725及728之组合共同称为及标示为单一的多晶硅层729。
在图7F中，以及如步骤570中所讨论的，例如，接着以蚀刻工艺732去除该多晶硅层729之选择的部份以形成或定义该ARVSS区域706中之该ARVSS结构734、以及该第一BL接触区域705和该第二BL接触区域708中之位线接触开口736(未显示开口)。
在图7G中，以及如步骤572中所讨论的，接着亦藉由蚀刻工艺738至该ONO堆栈720而去除该氧化铝层722之选择的部份，以进一步定义该栅极结构(例如116、124、130)以及该阵列源极线结构734或112。接着，形成n注入物740，其中掺杂物(例如MDD n型)系藉由注入工艺742通过该ONO堆栈720而至该源极/漏极主动区域106以及该位线接触开口736而注入。
在图7H中，以及如步骤574中所讨论的，藉由绝缘沉积工艺748而形成侧壁间隔物746以引导随后的阵列注入。
在图7I中，以及如步骤576中所述的，藉由阵列N+注入(ANI)工艺752通过该BL接触区域(例如705、708)中之该暴露的BL开口736而提供阵列N+注入物(ANI)750。
最后，在图7J中，以及如步骤578中所述的，藉由硅化工艺756而形成CoSi层754以在多晶硅729中提供较平的且因此较短的和更导电的阵列源极线ARVSS 734，而有效地结合邻近位线110之邻近ARVSS区域706。反之，在习知方法中，这些邻近位线ARVSS区域706系藉由具有高度起伏的且因此较长的路径之局部互连LI 140而结合，而该局部互连LI 140可能需要深的STI蚀刻以及由于该CoSi偶尔无法形成于该深STI沟槽之侧壁上而可能受到高的不连续失败率。
因此，根据本发明之方法，于与该选择栅极及字线同时形成的多晶硅层中形成局部互连。因此，同时与该选择栅极和字线形成该阵列源极线亦可将工艺步骤减至最少或使制造更容易。有利地，该改良的互连方法变得有可能完全地形成于该衬底(例如704、404)上(通常于该ONOA层(例如720或420、以及722或422)上)、以及该STI(例如409)上，因此排除深STI蚀刻以及填满工艺步骤之不足或困难，而改良产品良率。
因此，结束本发明之方法之例示实施方式，之后可执行进一步的工艺步骤(未显示)以制造晶片之其它的结构和装置，接着为金属化及其它后续工艺。
虽然已以一个或多个实施方式显示及叙述本发明，然而熟习此技艺者于阅读及理解此详述和附图后可对其作等效的变更及修饰。特别是关于上述组件(组合件、装置、电路等)所执行之各种功用，除非另有指示，否则用以描述这些组件之词语(包含“机构”)系对应于任何执行所述组件之特定功用(即其在功用上为等效)之组件，即使其在结构上不等效于实现此处所述之本发明之例示实行方法之功能之所揭示的结构。此外，虽然本发明之特征可能仅以一种或几种实行方法所揭示，然而此特征可结合其它实行方法之一个或多个特征，以可在任何给定的或特定的应用中为适宜的或有利的。此外，用于详述或权利要求书中之“包含(include)”、“具有(having)”、“具有(has)”、“有/与(with)”等词语或其变化中，这些词语系包含于与词语“包括(comprising)”相似之方式中。
(工业应用性)
藉由提出于具有改良的阵列源极线导电性及可靠度之NAND以及其它闪存装置中同时制造字线、选择栅极、以及阵列源极线之改良的方法和系统，该方法可应用于半导体制造及处理之领域中。

Claims (6)

1.一种在NAND闪存的晶片中制造阵列源极线结构的方法(500)，包括：
形成(510)多层电介质-电荷捕捉-电介质堆栈的第一电介质层和电荷捕捉层于该晶片的衬底和STI上；
注入(512)离子种于阵列源极线区域中，以结合该阵列源极线结构至源极/漏极区域；
形成(514)第二电介质层于该多层电介质-电荷捕捉-电介质堆栈的该电荷捕捉层上，以及形成高介电材料层于该第二电介质层上；
去除(516)该阵列源极线区域中的该高介电材料层和该多层电介质-电荷捕捉-电介质堆栈，从而定义该晶片的该阵列源极线区域中的该多层电介质-电荷捕捉-电介质堆栈中和该高介电材料层中的局部互连开口；
形成(518)多晶硅层于该晶片上，借此以多晶硅填满该局部互连开口；
选择性(520、522)去除该多晶硅层以及该高介电材料层，从而同时定义在该晶片的位线接触区域中的字线和选择漏极栅极结构、及在该晶片的源极线区域中的选择源极栅极结构和源极线结构；以及
注入(522、526)离子种通过该多晶硅层中和该高介电材料层中的这些开口以于该晶片的该位线接触区域和该源极线区域中形成该源极/漏极区域，其中，于该晶片的该源极线区域中形成的该源极线结构与该选择源极栅极结构的该源极/漏极区域结合，其中，该高介电材料层为Al2O3氧化铝层和氧化铪层之一者。
2.一种在NAND闪存的晶片中制造阵列源极线结构的方法(550)，包括：
形成(560)多层电介质-电荷捕捉-电介质堆栈的第一电介质层和电荷捕捉层于该晶片的衬底和STI上；
注入(562)离子种、于阵列源极线区域中，以结合该阵列源极线结构至源极/漏极区域；
形成(564)第二电介质层于该多层电介质-电荷捕捉-电介质堆栈的该电荷捕捉层上，以及形成高介电材料层于该第二电介质层上；
形成(565)第一多晶硅层于该高介电材料层上以保护外围区域中的栅极氧化物材料；
去除(566)该阵列源极线区域中的该第一多晶硅层、该高介电材料层和该多层电介质-电荷捕捉-电介质堆栈，从而定义该晶片的该阵列源极线区域中的该多层电介质-电荷捕捉-电介质堆栈、该高介电材料层、以及该第一多晶硅层中的局部互连开口；
形成(568)第二多晶硅层于该第一多晶硅层上，从而以多晶硅填满该局部互连开口，用以互连该阵列源极线结构与源极/漏极区域；
选择性(570、572)去除该第一和第二多晶硅层以及该高介电材料层，从而同时定义在该晶片的位线接触区域中的字线和选择漏极栅极结构、及在该晶片的源极线区域中的选择源极栅极结构和源极线结构；以及
通过该第一和第二多晶硅层和该高介电材料层中的这些开口注入(572、576)离子种，从而在该晶片的该位线接触区域和该源极线区域中形成该源极/漏极区域，其中，于该晶片的该源极线区域中形成的该源极线结构与该选择源极栅极结构的该源极/漏极区域结合，其中，该高介电材料层为Al2O3氧化铝层和氧化铪层之一者。
3.如权利要求2所述的方法，还包括沉积(574)绝缘层，从而形成侧壁间隔物于该位线接触区域中的该栅极结构的侧壁上，以及由此填满于该晶片的源极线区域中的栅极和阵列源极线结构之间；
在该位线接触区域中注入阵列离子种；以及
在核心区域的该多晶硅层中形成硅化物层以同时形成用于存储单元栅极、位线、字线、该选择栅极、以及该源极线结构接触栓的导电层。
4.如权利要求2所述的方法，还包括在该高介电材料层上形成第一多晶硅层以保护该外围区域中的该栅极氧化物材料之前，自该外围区域去除(566)该多层电介质-电荷捕捉-电介质堆栈和该高介电材料层以及在该外围区域中形成栅极氧化物层。
5.如权利要求2所述的方法，其中，为结合阵列源极线结构至源极/漏极区域而在该阵列源极线区域注入(576)离子种包括为结合该阵列源极线结构至中密度漏极区域而在该阵列源极线区域中注入N+离子种。
6.如权利要求2所述的方法，其中，在该阵列源极线区域中的该离子种的该注入(576)是利用VSS注入掩模而完成，以结合该阵列源极线结构至中密度漏极区域。
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