DE2946864A1 - Nicht-fluechtige halbleiterspeicherelemente und verfahren zu ihrer herstellung - Google Patents

Nicht-fluechtige halbleiterspeicherelemente und verfahren zu ihrer herstellung

Info

Publication number
DE2946864A1
DE2946864A1 DE19792946864 DE2946864A DE2946864A1 DE 2946864 A1 DE2946864 A1 DE 2946864A1 DE 19792946864 DE19792946864 DE 19792946864 DE 2946864 A DE2946864 A DE 2946864A DE 2946864 A1 DE2946864 A1 DE 2946864A1
Authority
DE
Germany
Prior art keywords
layer
silicon
silicon dioxide
silicon nitride
storage element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19792946864
Other languages
English (en)
Inventor
Robert T Bate
Henry B Morris
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US05/963,855 external-priority patent/US4242737A/en
Priority claimed from US05/968,545 external-priority patent/US4250206A/en
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of DE2946864A1 publication Critical patent/DE2946864A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

  • Nicht-flüchtige Halbleiterspeicherelemente und Verfahren zu
  • ihrer Herstellung Die Erfindung betrifft Halbleiterspeichervorrichtungen und Verfahren zu ihrer Herstellung und insbesondere nichtflüchtige Metall-Isolator-Halbleiter (MIS) Speicherelemente mit mehreren Isolierschichten sowie Methoden zur Herstellung derselben.
  • Die frühesten Halbleiterspeicher waren bipolar, für gewöhnlich logische Transistor-Transistorschaltungen (TTL), und sie waren in bezug auf die Bitdichte sehr beschränkt. Im Zug der Entsicklung der MOS-Technologien wurde die Bitdichte drastisch erhöht. Derzeit werden MOS-Speicher mit N-Kanal mit 16 384 Speicherbits pro Chip hergestellt. Die meisten der heute zur Verfügung stehenden Speichervorrichtungen sind Jedoch flüchtig, d.h. sie verlieren die in ihnen gespeicherte Information beim Abschalten des Stroms an die Vorrichtung.
  • Dieser Nachteil führte zur Schaffung von nicht-flüchtigen Halbleitervorrichtungen. Verschiedene nicht-flüchtige Vorrichtungen wurden zu diesem Zweck entwickelt. Eine solche ist z.B. in der US-Patentschrift 3 660 819 und eine weitere in der US-Patentschrift 3 881 180 beschrieben. Die MNOS-Vorrichtung ist eine weitere Erfindung, die einen nicht-flüchtigen Speicher anbietet. Eine solche Vorrichtung ist in Chang, Proceedings of the IEEE, Band 64, Nr. 7, Juli 1976, Seiten 1039-1059, beschrieben. All diese Vorrichtungen besitzen Jedoch verschiedene Nachteile. So benötigen einige eine Belichtung mit ultraviolettem Licht zum Löschen der in den Speicherzellen gespeicherten Information. Andere sind zu groß für einen Aufbau mit hoher Dichte. Die MNOS bieten zwar die Möglichkeit eines Aufbaus mit hoher Dichte und eine elektrische Löschung gespeicherter Information, erfordern Jedoch hohe Schreib spannungen und lange Schreibzeiten.
  • Die Erfindung besteht aus einem nicht-flüchtigen Metall-Isolator-Halbleiter (MIS) Speicherelement mit einer neuen Kombination von Isolierschichten. Mindestens drei Schichten sind zum Aufbau der Struktur erforderlich, einschlieUlich einer Siliciumnitridschicht, die von einer Siliciumdioxidschicht bedeckt ist, welche wiederum von einer Isolierschicht mit hoher Dielektrizitätskonstante bedeckt ist. Bei einer Ausführungsform der Erfindung befindet sich die Siliciumnitridschicht direkt auf dem Siliciumhalbleiter.
  • Bei einer anderen Ausführungsform umfaßt die Isolatorkombination noch eine zweite Schicht aus Siliciumdioxid, die sich zwischen der Nitridschicht und dem Halbleiterkörper zur Erhöhung der Fähigkeit, gespeicherte Ladung festzuhalten, befindet. Das Einschreiben in das Speicherelement erfolgt durch Anlegen einer Spannung zwischen dem Gate und dem Halbleiter, was zur Folge hat, daß Minoritätsträger aus einer Inversionsschicht in dem Silicium in das Siliciumnitrid "tunneln" und so die Schwellenspannung der Vorrichtung erhöhen. Das Siliciumdioxid zwischen dem Nitrid und dem Titandioxid blockiert die Leitung von Ladung in das Titandioxid. Die Ladungen werden in dem Siliciumnitrid und an der Zwischenfläche zwischen dem Nitrid und dem als Barriere dienenden Siliciumdioxid abgefangen. Das Löschen erfolgt durch Umkehrung der zwischen dem Gate und dem Halbleiter angelegten Spannung, was zur Folge hat, daß die Träger zurück in das Silicium tunneln und sich dort wieder mit Majoritätsträgern vereinigen. Bei einem p-leitenden Halbleiter sind die Träger Elektronen und bei einem n-leitenden Halbleiter sind sie Löcher. Das erfindungsgemäße Speicherelement besitzt niedrigere Schreibspannungen, kürzere Schreibzeiten und einen höheren Schreibwirkungsgrad.
  • Die nicht-flüchtigen Metall-Isolator-Halbleiterspeicherelemente werden unter Anwendung einer neuen Stufenfolge zur Bildung mehrerer dielektrischer Schichten hergestellt.
  • Mindestens drei dielektrische Schichten sind zur Fertigstellung Jeder Struktur erforderlich, einschließlich einer Siliciumnitridschicht, bedeckt von einer Siliciumdioxidschicht, die wiederum von einer Titandioxidschicht bedeckt wird. Bei einem dieser Gebilde befindet sich das Siliciumnitrid direkt auf dem Siliciumhalbleiter. Bei einem anderen Aufbau umfaßt die Isolatorkombination noch eine zweite Schicht aus Siliciumdioxid zwischen dem Nitrid und dem Silicium. Das Siliciumnitrid wird auf der Scheibe abgeschieden und seine oberste Fläche wird in Siliciumdioxid umgewandelt. Das Titandioxid in der als Rutil bekannten Form wird durch Aufdampfen von Titanmetall auf das Siliciumdioxid und Oxidation des Titans in einer Sauerstoffatmosphäre bei hohen Temperaturen gebildet.
  • Die Erfindung wird nachstehend anhand der Zeichnung näher beschrieben. In der Zeichnung zeigen: Fig. 1 eine stark vergrößerte Draufsicht auf einen kleinen Teil eines Halbleiterchips, welcher den körperlichen Layout einer Anordnung von Schreib/Lesespeicherzellen (RAM-Zellen) zeigt, Fig. 2 ein elektrisches Schema der RAM-Anordnung von Fig. 1, Fig. 3a bis 3c senkrechte Schnittansichten durch die Zellen von Fig. 1 entlang der Linien a-a, bzw. b-b, bzw.
  • c-c, Fig. 4 eine stark vergrößerte Darstellung einer Schnittfläche von Fig. 3a, Fig. 5a bis 5e Schnittansichten der Zellen von Fig. 1 entlang der Linie a-a während aufeinanderfolgender Stufen des Herstellungsverfahrens, Fig. 6 eine stark vergrößerte Draufsicht auf einen kleinen Teil eines Halbleiterchips, welcher den körperlichtn Layout einer Anordnung von RAM-Zellen zeigt, Fig. 7 ein elektrisches Schema der RAM-Anordnung von Fig. 6, Fig. 8a bis 8c Schnittansichten der Zellen von Fig. 6 englang der Linien a-a, bzw. b-b, bzw. c-c und Fig. 9 eine stark vergrößerte Darstellung einer Schnittfläche von Fig. 8a.
  • Fig. 1 zeigt ein körperliches Layout einer Anordnung von RAM-Zellen unter Verwendung eines erfindungsgemäß hergestellten Speicherelements. Die Anordnung ist natürlich in Fig. 1 stark vergrößert dargestellt, da Jede Zelle weniger als 1 Mil2 besetzen würde. Die Zelle bei dieser Ausfü.hrungsform besteht aus einem MOS-Transistor 10, einer Wortleitung 16, einer Bitleitung 15 und einer Masseleitung 14, die alle auch in dem elektrischen Schema von Fig. 2 dargestellt sind.
  • Die Figuren 3a bis 3c und 4, welche Schnittansichten der Speicherzellen von Fig. 1 sind, zeigen die baulichen Finzelheiten. Es wird darauf aufmerksam gemacht, daß nicht alle Abmessungen, Ubergangstiefen und Schichtdicken unbedingt maßstabgerecht sind, vielmehr wurden einige vergrößert oder verkleinert, Je nachdem es zur Erläuterung der Erfindung dienlich ist. Der Transistor 10 ist in einem Siliciumsubstrat 20 gebildet und besitzt eine Source 11, die Teil einer die Masseleitung 14 bildenden eindiffundierten Zone ist. Eine Drainzone 12 wird durch eine eine Bitleitung 15 bildende eindiffundierte Zone geschaffen. Eine Schicht 21A aus Siliciumdioxid bedeckt die Source- und Drainflächen 11 bzw. 12.
  • Ein länglicher Aluminiumstreifen 28 bildet sowohl das Transistorgate 13 als auch eine Wortleitung 16. Das Gatedielektrikum besteht aus einer Siliciumnitridschicht 23, einer Siliciumdioxidschicht 24 und einer Titandiox~dschicht 27. Oxid 21 bedeckt die Scheibe auf den Gate-, Source-und Drainflächen 13, bzw. 11, bzw. 12.
  • Unter Bezugnahme auf Fig. 5a bis 5e wird ein Verfahren zur Herstellung des RAN von Fig. 1 beschrieben. Die Ausgnngsscheibe ist ein kristallines, n-leitendes Silicium mit einem Durchmesser von etwa 7,5 cm, das in der 100-Ebene geschnitten ist und einen spezifischen Widerstand von etwa 8 bis 10 Ohm-cm besitzt. Die erste Stufe des Verfahrens besteht in der Bildung der Source- und Drainzonen 11, 12.
  • Zuerst läßt man eine Oxidschicht 21 auf der Scheibe wachsen, indem man diese in einem Hochtemperaturröhrenofen Wasserdampf aussetzt. Dann wird eine Schicht aus Photoresist aufgebracht und durch Entfernung von Resist von den Stellen, an welchen Source und Drain gewünscht werden, in Form eines Musters gebracht. Alle hierfür angewendeten Methoden sind bekannt und bedürfen daher keiner Erläuterung. Die nicht mit Photoresist bedeckte Oxidschicht wird durch eine Oxidätzung der Scheibe entfernt. Der Resist wird entfernt und die Scheibe wird in einen Hochtemperaturofen gebracht, wobei Bor in einer Zone an der Oberfläche von Source und Drain "abgeschieden" wird. Das überschüssige Dotierungsmaterial wird entfernt und das "abgeschiedene" Bor wird unter Vervollständigung der Source- und Drainbildung weiter in die Scheibe eindiffundiert, indem man diese in einem Hochtemperaturröhrenofen einer oxidierenden Umgebung aussetzt. Während der Diffusionsstufe wächst auf den Source- und Drainbereichen eine Oxidschicht 21A. Fig. 5a zeigt die Scheibe an dieser Stelle des Verfahrens.
  • Die nächste Verfahrensstufe beginnt mit der Bildung des Gatedielektrikums. Eine Photoresistschicht wird auf- und in Form eines Musters gebracht, indem der Resist von den Stellen, wo das Gatedielektrikum gebildet werden soll, entfernt wird. Das nicht mit Photoresist bedeckte Oxid wird durch eine Oxidätzung der Scheibe entfernt. Dann wird der Photoresist entfernt. Dabei muß darauf geachtet werden, daß Jedes Oxidwachstum im Gebiet des Gatedielektrikums verhindert wird. Alsdann wird auf der Scheibe eine Siliciumnitridschicht 23 abgeschieden, indem man die Scheibe in einen chemischen Dampfabscheider, der auf hoher Temperatur gehalten wird, bringt. Man läßt das Nitrid bis zu einer Stärke von 50 bis 750 i, vorzugsweise 100 bis 300 i, wachsen.
  • Dann kommt die Scheibe in einen Hochtemperatur-Röhrenofen und wird Dampf ausgesetzt, um die Oberseite der Siliciumnitridschicht 23 in eine Siliciumdioxidschicht 24 umzuwandeln. Die Oxidschicht 24 ist 10 bis 200 A, vorzugsweise 40 A, dick. Diese Siliciumdioxidschicht 24 auf der Nitridschicht 23 bildet ein Schlüsselmerkmal der dielektrischen Struktur. Fig. 5b zeigt die Scheibe in diesem Stadium des Verfahrens.
  • Die nächste Verfahrensstufe besteht in der Bildung der Titandioxodschicht. Die Bildung des Titandioxids bildet ebenfalls ein Schlüsselmerkmal der Erfindung. Es gibt verschiedene Wege, auf welchen das Titandioxid gebildet werden kann. Zunächst kann Titan auf die Scheibe auf gedampft werden, unter Anwendung üblicher Resistmethoden in Form eines Musters gebracht und dann unter Bildung von Titandioxid oxidiert werden. Zum andern könnte eine Resistschicht auf die Scheibe aufgebracht und in Musterform gebracht werden, worauf der Resist von den Stellen, wo Titandioxid gewünscht wird, entfernt wird. Dann kann Titandioxid aufgedampft und an den Stellen, an welchen sich Resist befindet, abplatzen gelassen werden. Eine bevorzugte Methode zur Bildung der Titandioxidschicht wird wie folgt beschrieben: Ein Photoresistüberzug 25 wird aufgebracht und erhält Musterform, wobei Photoresist an den Stellen zurückbleibt, an welchen Titan nicht gewünscht wird. Die Scheibe kommt dann in einen mit einer Elektronenkanone betriebenen Metallverdampfer und auf die mit einem Photoresistmuster versehene Scheibe wird eine Titanschicht 26 aufgedampft. Das Titan 0 wird in einer Stärke von etwa 250 bis 3000 A, vorzugsweise 1100 X, aufgedampft, wonach die Scheibe dann wie in Fig. 5c aussieht. Das auf dem Photoresist befindliche Titan läßt man dann unter Anwendung üblicher Methoden abplatzen. Der Photoresist wird dann entfernt und die Scheibe wird in einem Hochtemperatur-Röhrenofen bei 200 bis 12000C, vorzugsweise 700°C, etwa zwei Stunden einer Sauerstoffatmosphäre ausgesetzt. Dabei wird die Titanschicht 26 in eine Schicht 27 aus Titandioxid in Form von Rutil umgewandelt. Während der Umwandlung des Titans in Titandioxid nimmt seine Dicke um etwa 77 ,~ zu. Dadurch wird die Bildung des Gatedielektrikums vollendet und die Scheibe sieht dann wie in Fig. 5d aus.
  • Die Scheibe wird dann mit Ätzmitteln zur Entfernung des nicht mit Titandioxid bedeckten Teils der umgewandelten Oxidschicht 24 und der Nitridschicht 23 behandelt. Die Anschlüsse an die Vorrichtung werden durch Aufbringung und Musterbildung einer Photoresistschicht gebildet, wobei Resist an den Stellen, wo die Kontakte gewünscht werden, entfernt wird. Das nicht mit Resist bedeckte Oxid wird durch Behandlung der Scheibe mit einem Oxidätzmittel entfernt. Dann wird der Resist entfernt.
  • Die letzte Stufe des Verfahrens besteht in der Bildung der Metallverbindungen. Die Scheibe kommt in einen Metallverdampfer, wo eine Aluminiumschicht 28 auf die Scheibe aufgedampft wird. Ein Photoresistüberzug wird abgeschieden und in Musterform gebracht, wobei an den Stellen, an welchen Metallverbindungen gewünscht werden, Resist zurückbleibt.
  • Die nicht mit Resist bedeckten Aluminiumflächen werden durch Behandlung der Scheibe mit einem Aluminiumätzmittel entfernt.
  • Der Resist wird entfernt und die Scheibe wird in einem Hochtemperatur-Röhrenofen einer Sauerstoffatmosphäre ausgesetzt, um die Aluminiumverbindungen zu sintern, womit das Herstellungsverfahren beendet ist und die Scheibe wie in Fig. 5e dargestellt verbleibt.
  • Fig. 6 zeigt ein körperliches Layout einer Anordnung von RAM-Zellen gemäß einer zweiten Ausführungsform der Zelle.
  • Die Anordnung von Fig. 6 ist natürlich stark vergrößert dargestellt, da jede Zelle weniger als 1 Mil2 einnehmen würde. Die Zelle dieser Ausführungsform besteht aus einem MOS-Transistor 30, einer Wortleitung 36, einer Bitleitung 35 und einer Masseleitung 34, die alle im elektrischen Schema von Fig. 7 ebenfalls zu sehen sind.
  • Fig. 8a bis 8c und Fig. 9 sind Schnittansichten der Speicherzellen von Fig. 6 und zeigen Einzelheiten ihrer Bauart.
  • Der Transistor 30 besitzt eine Source 31, die Teil einer eine Bitleitung 35 bildenden eindiffundierten Zone ist.
  • Ein länglicher Aluminiumstreifen 48 bildet das Transistorgate 33 und außerdem eine Wortleitung 36. Das Gatedielektrikum besteht aus einer Siliciumdioxidschicht 42, einer Siliciumnitridschicht 43, einer Siliciumdioxidschicht 44 und einer Titandioxidschicht 47.
  • Das Verfahren zur Herstellung der Vorrichtung von Fig. 6 bis 9 ist das gleiche wie vorstehend beschrieben, mit Ausnahme der Bildung des Gatedielektrikums. Bei der vorherigen Ausführungsform wurde darauf geachtet, daß sich keine Oxidschicht auf dem Silicium in der Gatedielektrikumflache vor Abscheidung von Siliciumnitrid bildet Bei der in Fig. 8a bis 8c und Fig. 9 dargestellten Ausfü1hrungsform ist zwischen der Siliciumnitridschicht 43 und dem Silicium 40 eine sehr dünne Siliciumdioxidschicht 42 gewünscht. Diese Oxidschicht 42 kann durch Behandlung der Scheibe mit Luft von Raumtemperatur während einiger Minuten oder durch Behandlung mit siedendem Hz02/H2SO4 oder heißer HIN03 gebildet werden. Wenn eine dickere Schicht gewünscht wird, kann die Scheibe in einem Hochtemperatur-Röhrenofen einer oxidierenden Atmosphäre ausgesetzt werden.
  • Methoden zur Bildung solcher Schichten sind bekannt und werden bei der Herstellung von MNOS-Vorrichtungen angewendet. Die Oxidschicht 42 besitzt eine Dicke von 10 bis 100 100 2, vorzugsweise 20 bis 80 A. Das ist der einzige Unterschied zwischen den beiden Verfahren.
  • Wie bereits gesagt, verwendet die RAN-Zelle die erfindungsgemaß hergestellten Speicherelemente. Die RAM-Zelle ist hier ein einfacher MOS-Transistor. Zum Einschreiben von Information in die Zelle werden die Source (11, 31), Drain (12, 32) und das Substrat (20, 40) an Masse gelegt und an das Gate (13, 33) wird eine negative Spannung von etwa -10 Volt angelegt. Das hat zur Folge, daß Löcher unter dem Tunneleffekt aus der Inversionsschicht in dem Substrat (20, 40) in das Valenzband des Siliciumnitrids (23, 43) einwandern. Dieses Tunneln erfolgt bei beiden Ausführungsformen der Erfindung. In der Siliciumnitridschicht werden Löcher verteilt, deren größte Dichte an der Zwischenflsiche zwischen dem Siliciumnitrid (23, 43) und dem umgewandelten Oxid (24, 44) herrscht. Die umgewandelte Oxidschicht (24, 44), Schlüsselmerkmal der Erfindung, wirkt als Barriere für die Löcher und verhindert die meisten von ihnen am Erreichen der Titandioxidschicht (27, 47), von wo sie zum Gate und schließlich zur Masse durchsickern würden. Der Verbleib dieser Löcher in dem Siliciumnitrid (23, 43) bewirkt eine Erhöhung der Schwellenspannung des Transistors (10, 30).
  • Die Schwellenspannung wird um einen Betrag von in der Regel -7 Volt verschoben, d.h. dieser Betrag ist größer als die während des Lesebetriebs an das Gate angelegte Spannung.
  • tte1 einer Speicherzei]e, deren Transistor eine vcrschobene Schwellenspannung hat, wird davon ausgegangen, daß eine 1 in ihr eingespeichert ist. Bei Speicherzellen mit Transistoren, deren Schwellenspannungen nicht verschoben sind, wird davon ausgegangen, daß eine "O" in ihnen eingespeichert ist.
  • Zum Lesen von Information aus den Zellen werden die Source (11, 31) und das Substrat an Masse gelegt und an das Gate (13, 33) wird eine negative Spannung (etwa -5 Volt) angelegt. Dann wird eine negative Spannung an die Drain angelegt und der Strom von Source zu Drain wird gemessen.
  • Die an das Gate angelegten -5 Volt sind größer als die Schwellenspannung eines Transistors, dessen Schwellenspannung nicht verschoben wurde. In Zellen mit einer eingespeicherten "O" fließt somit Strom während des Lesevorgangs von Source zu Drain. In Zellen mit einer eingespeicherten 1 fließt kein Strom von Source zu Drain während des Lesevorgangs.
  • Zum Löschen von Information in den Zellen werden die .Source (11, 31), Drain (12, 32) und Substrat (20, 40) an fbsse gelegt und an das Gate wird eine positive Spannung von etwa +8 Volt angelegt. Das hat zur Folge, daß die Löcher in dem Nitrid zurück in das Silicium tunneln und sich wieder mit Elektronen vereinigen.
  • Ein anderes Merkmal der Erfindung besteht in der venvendung der Titandioxidschicht (27, 47) als Teil des Gatedieiektrikums. Titandioxid der hier gebildeten Form besit#t eine Dielektrizita#tskonstante von etwa 125, was bedeutet, daß, wenn eine Spannung vom Gate (13, 33) an das Substrat (20, 10) angelegt wird, über die Titandioxidschicht (27, 47) nur ein sehr geringer Spannungsabfall erfolgt. Der Hauptspannungrabfall tritt Je nach der verwendeten Ausführungsform ilher die Siliciumdioxid-/Siliciumnitrid-/Siliciumdioxidschichten oder di Siliciumnitrid-/Siliciumdioxidschichten auf. Andere geeignete Isolatoren, die etwa die gleich hohe Dielektrizitjtskonstante wie Titandioxid besitzen, z.B. Zirkonoxid, Iiafniiimoxid und Tantaloxid, können anstelle von Titandioxid verwendet werden. Siliciumdioxid besitzt eine Dielektrizitätskonstante von etwa 3,9 und die Dielektrizitätskonstante von Sili#iumnitrid ist etwa 7,0. Wenn daher anstelle des Titandioxids Siliciumdioxid oder Siliciumnitrid verwendet würde, wären die Einschreib/Löschspannungen ähnlich denen bei einem MNOS, wodurch ein Hauptzweck der Erfindung verfehlt würde. Da der Hauptspannungsabfall nicht über das Titandioxid erfolgt, können zum Einschreiben und Löschen an das Gebilde niedrigere Spannungen angelegt werden als sie bei ähnlichen Strukturen ohne Titandioxid angewendet werden. Die Anwendung niedrigerer Spannungen besitzt Vorteile.
  • Ein weiterer Vorteil des geringen Spannungsabfalls über das Titandioxid besteht darin, daß die Einschreib- und Löschzeiten herabgesetzt werden können. Obwohl die Einschreib/ Löschspannungen weniger als die Hälfte wie bei MNOS-Vorrichtungen betragen, ist die elektrische Feldstärke in dem Siliciumdioxid und dem Siliciumnitrid des erfindungsgemäßen Dielektrikums während des Einschreibens oder Löschens mehr als zweimal so groß als die Feldstärke in den MNOS-Dielektrika während der gleichen Einschreib/Löschzyklen. Da die Einschreib/ Löschzeit rasch mit zunehmender Feldstärke abnimmt, werden bei der Erfindung die Einschreib/Löschzeiten herabgesetzt.
  • Ein Vorteil der Siliciumdioxidschicht (24, 44) zwischen dem Siliciumnitrid (23, 43) und dem Titandioxid (27, 47) besteht in einer Erhöhung des Schreibwirkungsgrads. Der Schreibwirkungsgrad kann als die Schwellenspannungsverschiebung pro Schreibzeiteinheit für eine konstante Gatespannung gemessen werden. Wenn Träger in die Siliciumnitridschicht (23, 43) tunneln, wandern einige von ihnen durch die Schicht (23, 43) hindurch und werden von dem Gate angezogen.
  • Wenn ein Träger das Gate (13, 33) erreicht, besitzt er keinen Einfluß auf die Schwellenspannungsverschiebung. Wenn Trager der entgegengesetzten Polarität das Gate verlassen und in dem Siliciumnitrid eingefangen werden, kompensieren sie einen Teil der durch die aus dem Silicium tunnelnden Träger verursachten Schwellenspannungsverschiebung. Je größer der Prozentgehalt an das Gate erreichenden Trägern oder von Trägern der entgegengesetzten, das Gate verlassenden und in dem Nitrid eingefangenen Trägern entgegengesetzter Polarität ist, um so länger muß die Einschreibzeit zur Erzielung einer gewünschten Schwellenspannungsverschiebung sein. Hier wirkt die Siliciumdioxidschicht (24, 44) als Barriere für die Träger aus dem Silicium und für Träger mit entgegengesetzer Polarität aus dem Gate, wodurch der Schreibwirkungsgrad erhöht wird.
  • Die Erfindung wurde in bezug auf die Verwendung eines MOS-Transistors als Speicherzelle beschrieben, ohne daß sie Jedoch darauf beschränkt ist. So kann man die Siliciumsubstrat/Gatedielektrikum/Gate-Struktur als die Speicherzelle verwenden. Das Lesen, unabhängig davon, ob eine 1 oder eine "O" in der Zelle eingespeichert ist, kann durch Abfüllen der Kapazität des Gebildes bei der Lesespannung erfolgen, die Je nach Anreicherung oder Verarmung, in Abhängigkeit davon, ob in dem Dielektrikum Ladung gespeichert ist oder nicht, hoch oder niedrig ist. Das erfindungsgemaiß hergestellte Gebilde eignet sich nicht nur zur Speicherung von Löchern in dem Siliciumnitrid, sondern auch zum Speichern von Elektronen. Wenn ein p-leitendes Substrat verwendet wird, arbeitet die Vorrichtung wie beschrieben, wenn die Spannungspolarität umgekehrt wird. Die Ladungsleitung erfolgt in diesem Falle über Elektronen anstatt über Löcher.
  • Leerseite

Claims (31)

  1. Patentans#rilche Halbleiterspeicherelement, gekennzeichnet durch einen Halbleiterkörper; eine erste Schicht aus Siliciumdioxid auf diesem Körper; eine Schicht aus Siliciumnitrid auf der Siliciumdioxidschicht; eine zweite Siliciumdioxidschicht auf der Nitridschicht; eine Isolierschicht auf der zweiten Siliciumdioxidschicht und eine Leiterschicht auf dieser Isolierschicht.
  2. 2. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß die erste Siliciumdioxidschicht weniger als 150 2 dick ist.
  3. 3. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß die Nitridschicht weniger als 750 A dick ist.
  4. 4. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, 0 daß die zweite Siliciumdioxidschicht weniger als 125 A dick ist.
  5. 5. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschicht aus Siliciumnitrid besteht.
  6. 6. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschicht aus Titandioxid in Form von Rutil besteht.
  7. 7. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß die Isolierschicht weniger als 5000 2 dick ist.
  8. 8. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, da die Isolierschicht eine Dielektrizitätskonstante von über 15 besitzt.
  9. 9. Speicherelement nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterkörper ein Paar im Abstand voneinander befindliche Zonen mit entgegengesetztem Leitungstyp wie der Körper enthält, und daß sich die Schichten zwischen diesem Zonenpaar befindet.
  10. 10. Speicherelement, gekennzeichnet durch einen Halbleiterkörper; eine Siliciumnitridschicht auf diesem Körper; eine Siliciumdioxidschicht auf dieser Nitridschicht; eine Isolierschicht auf dieser Siliciumdioxidschicht und eine Leiterschicht auf dieser Isolierschicht.
  11. 11. Speicherelement nach Anspruch 10, dadurch gekennzeichnet, daß die Nitridschicht weniger als 750 g dick ist.
  12. 12. Speicherelement nach Anspruch 10, dadurch gekennzeichnet, daß die Siliciumdioxidschicht weniger als 125 A dick ist.
  13. 13. Speicherelement nach Anspruch 10, dadurch gekennzeichnet, daß die Isolierschicht aus Siliciumnitrid besteht.
  14. 14. Speicherelement nach Anspruch 10, dadurch gekennzeichnet, daß die Isolierschicht aus Titandioxid in der Rutilform besteht.
  15. 15. Speicherelement nach Anspruch 10, dadurch gekennzeichnet, daß die Isolierschicht weniger als 5000 Å dick ist.
  16. 16. Speicherelement nach Anspruch 10, dadurch gekennze chnet, daß die Isolierschicht eine Dielektrizitätskonstante von über 15 besitzt.
  17. 17. Speicherelement nach Anspruch 10, dadurch gekennzeichnet, daß es ein Paar im Abstand voneinander befindliche Zonen mit entgegengesetztem Leitungstyp wie der Körper enthält, und daß sich die Schichten zwischen diesem Zonenpaar befinden.
  18. 18. Speicherzelle, gekennzeichnet durch ein Speicherelement; Mittel zum Einschreiben von Information in das Element; Mittel zum Lesen von Information aus dem Element und Mittel zum Löschen von Information in dem Element, wobei dieses Element aus einem Halbleiterkörper, einer ersten Schicht aus Siliciumdioxid auf dem Körper, einer Siliciumnitridschicht auf dieser ersten Siliciumdioxidschicht, einer zweiten Siliciumdioxidschicht auf der Nitridschicht, einer Isolierschicht auf der zweiten Siliciumdioxidschicht und einer Leiterschicht auf der Isolierschicht besteht.
  19. 19. Speicherzelle, gekennzeichnet durch ein Speicherelement; Mittel zum Einschreiben von Information in das Element; Mittel zum Lesen von Information aus dem Element und Mittel zum Löschen von Information in dem Element, wobei dieses Element aus einem Halbleiterkörper, einer Siliciumnitridschicht auf dem Körper, einer Siliciumdioxidschicht auf der Nitridschicht, einer Isolierschicht auf der Siliciumdioxidschicht und einer Leiterschicht auf der Isolierschicht besteht.
  20. 20. Verfahren zum Herstellen eines Halbleiterspeicherelements, dadurch gekennzeichnet, daß eine erste Siliciumdioxidschicht auf einem Siliciumsubstrat; eine Siliciumnitridschicht auf dieser ersten Oxidschicht; eine zweite Siliciumdioxidschicht auf dieser Nitridschicht gebildet und auf dieser zweiten Oxidschicht eine Titanschicht abgeschieden wird, daß diese Titanschicht in einer oxidierenden Umgebung zwischen 200 und 12000C in Titandioxid in Form von Rutil umgewandelt und eine Leiterschicht auf dieser Titandioxidschicht gebildet wird.
  21. 21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß die oxidierende Umgebung aus Sauerstoff besteht.
  22. 22. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß die Leiterschicht aus Aluminium besteht.
  23. 23. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß die Leiterschicht aus polykristallinem Silicium besteht.
  24. 24. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß Source- und Drainzonen in dem Substrat gebildet werden und daß die Abmessungen Jeder der Schichten sich mit den Source- und Drainzonen decken.
  25. 25. Verfahren nach Anspruch 20 zur Herstellung eines Feldes von Speicherelementen, dadurch gekennzeichnet, daß Jede der Schichten in Form eines solchen Musters gebracht wird, daß sich eine Vielzahl getrennter Speicherelemente auf dem Substrat ergibt.
  26. 26. Verfahren zur Herstellung eines Halbleiterspeicherelements, dadurch gekennzeichnet, daß man auf einem Siliciumsubstrat eine Siliciumnitridschicht bildet; auf dieser Nitridschicht eine Siliciumdioxidschicht bildet; auf dieser Oxidschicht eine Titanschicht abgescheidet; diese Titanschicht in einer oxidierenden Umgebung zwischen 200 und 12000C zu Titandioxid in Form von Rutil oxidiert und auf dieser Titandioxidschicht eine Leiterschicht bildet.
  27. 27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die oxidierende Umgebung aus Sauerstoff besteht.
  28. 28. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die Leiterschicht aus Aluminium besteht.
  29. 29. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die Leiterschicht aus polykristallinem Silicium besteht.
  30. 30. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß die Source- und Drainzonen in dem Substrat gebildet werden und daß die Schichten so bemessen sind, daß sie sich mit den Source- und Drainzonen decken.
  31. 31. Verfahren nach Anspruch 26 zur Herstellung eines Feldes von Speicherelementen, dadurch gekennzeichnet, daß Jede der Schichten in Form eines solchen Musters gebracht wird, daß sich eine Vielzahl getrennter Speicherelemente auf dem Substrat ergibt.
DE19792946864 1978-11-27 1979-11-20 Nicht-fluechtige halbleiterspeicherelemente und verfahren zu ihrer herstellung Withdrawn DE2946864A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US05/963,855 US4242737A (en) 1978-11-27 1978-11-27 Non-volatile semiconductor memory elements
US05/968,545 US4250206A (en) 1978-12-11 1978-12-11 Method of making non-volatile semiconductor memory elements

Publications (1)

Publication Number Publication Date
DE2946864A1 true DE2946864A1 (de) 1980-06-04

Family

ID=27130458

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19792946864 Withdrawn DE2946864A1 (de) 1978-11-27 1979-11-20 Nicht-fluechtige halbleiterspeicherelemente und verfahren zu ihrer herstellung

Country Status (1)

Country Link
DE (1) DE2946864A1 (de)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002015276A2 (de) * 2000-08-11 2002-02-21 Infineon Technologies Ag Speicherzelle, speicherzellenanordnung und herstellungsverfahren
WO2006116432A2 (en) * 2005-04-25 2006-11-02 Spansion Llc Array source line in nand flash memory
WO2007019046A1 (en) * 2005-08-04 2007-02-15 Spansion Llc Sonos memory cell having high-k dielectric
US7294547B1 (en) 2005-05-13 2007-11-13 Advanced Micro Devices, Inc. SONOS memory cell having a graded high-K dielectric
US7365389B1 (en) 2004-12-10 2008-04-29 Spansion Llc Memory cell having enhanced high-K dielectric
US7863128B1 (en) 2005-02-04 2011-01-04 Spansion Llc Non-volatile memory device with improved erase speed

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002015276A2 (de) * 2000-08-11 2002-02-21 Infineon Technologies Ag Speicherzelle, speicherzellenanordnung und herstellungsverfahren
WO2002015276A3 (de) * 2000-08-11 2002-06-06 Infineon Technologies Ag Speicherzelle, speicherzellenanordnung und herstellungsverfahren
US6844584B2 (en) 2000-08-11 2005-01-18 Infineon Technologies Ag Memory cell, memory cell configuration and fabrication method
CN100446258C (zh) * 2000-08-11 2008-12-24 因芬尼昂技术股份公司 存储单元,存储单元装置和制造方法
US7365389B1 (en) 2004-12-10 2008-04-29 Spansion Llc Memory cell having enhanced high-K dielectric
US7863128B1 (en) 2005-02-04 2011-01-04 Spansion Llc Non-volatile memory device with improved erase speed
WO2006116432A2 (en) * 2005-04-25 2006-11-02 Spansion Llc Array source line in nand flash memory
WO2006116432A3 (en) * 2005-04-25 2007-03-01 Spansion Llc Array source line in nand flash memory
CN101164169B (zh) * 2005-04-25 2010-06-09 斯班逊有限公司 Nand闪存中阵列源极线的形成方法
US7294547B1 (en) 2005-05-13 2007-11-13 Advanced Micro Devices, Inc. SONOS memory cell having a graded high-K dielectric
WO2007019046A1 (en) * 2005-08-04 2007-02-15 Spansion Llc Sonos memory cell having high-k dielectric
US7446369B2 (en) 2005-08-04 2008-11-04 Spansion, Llc SONOS memory cell having high-K dielectric

Similar Documents

Publication Publication Date Title
DE2600337C2 (de) Halbleiterspeicheranordnung
DE2711895C2 (de) Speicher-Feldeffekttransistor mit zwei Gateelektroden und Verfahren zu dessen Herstellung
DE3816358C2 (de)
DE19610907B4 (de) Ferroelektrisches Halbleiterspeicherbauelement und Verfahren zu seiner Herstellung
DE3885408T2 (de) Nichtflüchtige Speicherzelle.
DE69217249T2 (de) Nichtflüchtige direktzugriff- speicheranordnung.
DE19929926B4 (de) Verfahren zur Herstellung eines Speichers mit Mehrpegel-Quantenpunktstruktur
DE2409472C3 (de) Elektrisch löschbares Halbleiterspeicherelement mit einem Doppelgate-Isolierschicht-FET
DE2705503C3 (de) Halbleiterspeicheranordnung
DE2949171A1 (de) Nicht-fluechtige halbleiterspeicherelemente und verfahren zu ihrer herstellung
DE3009719C2 (de)
DE2838937A1 (de) Rom-speicheranordnung mit feldeffekttransistoren
DE3033333A1 (de) Elektrisch programmierbare halbleiterspeichervorrichtung
DE3040757A1 (de) Halbleiterspeichervorrichtung
DE2916884A1 (de) Programmierbare halbleiterspeicherzelle
DE2432352C3 (de) MNOS-Halbleiterspeicherelement
WO2001006570A1 (de) Nichtflüchtige halbleiterspeicherzelle und verfahren zur herstellung derselben
DE19840824C1 (de) Ferroelektrischer Transistor, dessen Verwendung in einer Speicherzellenanordnung und Verfahren zu dessen Herstellung
DE10158019C2 (de) Floatinggate-Feldeffekttransistor
EP0168528A2 (de) Ein-Transistor-Speicherzelle für hochintegrierte dynamische Halbleiterspeicher und Verfahren zu ihrer Herstellung
DE19748495C2 (de) EEPROM-Zellstruktur und Verfahren zum Programmieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen sowie EEPROM-Zellenfeld
DE3140268A1 (de) Halbleiteranordnung mit mindestens einem feldeffekttransistor und verfahren zu ihrer herstellung
DE2748222A1 (de) Kondensatorspeicheranordnung
DE2541651A1 (de) Ladungsuebertragungsvorrichtung
DE2946864A1 (de) Nicht-fluechtige halbleiterspeicherelemente und verfahren zu ihrer herstellung

Legal Events

Date Code Title Description
8141 Disposal/no request for examination