CN1652324A - 半导体器件及其制造方法 - Google Patents
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Abstract
一种制造具有非易失性存储单元的半导体器件的方法，其包括形成作为存储单元的最上面/最外面部分的绝缘层，以提高存储单元的充电保持能力。绝缘层是在非易失性存储单元的栅极结构和栅极间电介质，以及逻辑晶体管的栅极形成之后形成的。因此，绝缘层增强了栅极间电介质的功能。接下来，在衬底上，包括在逻辑晶体管的栅极的上方形成导电层。之后，在逻辑晶体管的栅极上以及与栅极的相对侧相邻的衬底上形成硅化物层。因此，所述绝缘层还用于防止在该非易失性存储单元上的硅化物层的形成。
Description
技术领域
本发明涉及一种半导体器件和一种制造该半导体器件的方法。更为具体地说，本发明的主旨在于提供一种具有非易失性存储单元的半导体器件和一种制造该半导体器件的方法。
背景技术
即使在电源中断的情况下，非易失性存储单元也能够连续地保持存储在其中的数据。典型地，非易失性存储单元具有一栅极堆叠结构。具体来讲，非易失性存储单元具有一栅极堆叠和一形成于栅极堆叠相对侧的源极/漏极。栅极堆叠包括依次叠置在衬底上的一栅极绝缘层、一浮置栅极、一栅极间电介质和一控制栅极。通过隧道绝缘层将电荷引入到浮置栅极，从而将电荷存储在其中。所存储的电荷为该单元设置了一阈值电压。非易失性存储单元利用所述单元阈值电压存储数据。
制造非易失性存储器件包括遵循栅极间电介质的构造而执行的光刻工艺。具体来讲，执行光刻工艺的目的是在栅极间电介质上形成控制栅极。在这种情况下，在光刻工艺中栅极间电介质被可能破坏。而且，在形成衬垫的后续工艺中，栅极间电介质可能再次受到破坏。对栅极间电介质的损坏会降低非易失性存储器件的可靠性，因为，如果在存储单元的运行过程中，存储在浮置栅极中的电荷通过损坏的栅极间电介质迁移，存储单元的阈值电压就会波动。因此，存储在存储单元中的数据会发生改变。
而且，人们还希望能够生产处将逻辑晶体管与非易失性存储单元相集成的半导体器件。通常，逻辑晶体管可包含一硅化物层，以提高其运行速度。但是，硅化物层无法承受非易失性存储单元的高编程电压。
发明内容
本发明的目的在于提供一种包含高度可靠的非易失性存储单元的半导体器件。
本发明的另一个目的在于提供一种既包含非易失性存储单元，又包含能够高速运行的逻辑晶体管的半导体器件。
根据本发明的一个方面，制造半导体器件的方法包括(a)准备衬底，该衬底包含将在其上形成逻辑晶体管的第一区域和将在其上形成非易失性存储单元的第二区域，和(b)分别在第一区域和第二区域形成逻辑晶体管和非易失性存储单元，其中，非易失性存储单元的形成包括形成一作为非易失性存储单元最外面部分的绝缘层，用来提高单元的充电保持能力，以及逻辑晶体管的形成包括在衬底的第一区域选择性地形成硅化物层。
可以通过分别在衬底的第一区域和第二区域上形成第一栅极绝缘层和第二栅极绝缘层，并在第一栅极绝缘层上形成第一(浮动)栅极和栅极间电介质，在第一栅极绝缘层上形成第二栅极，在栅极间电介质上形成第二(控制)栅极的方法形成非易失性存储单元和逻辑晶体管。硅化物层形成在与在衬底的第一区域形成的栅极的相对侧相邻、以及第一区域的栅极自身上形成的衬底上。绝缘层覆盖了栅极结构和位于第二区域的衬底，其目的在于防止在第二区域形成硅化物层，并增强栅极间电介质的作用。
可以通过在衬底的整个表面的上方形成金属层并进行硅化物热处理工艺的方法形成硅化物层。由于所述绝缘层覆盖了第二区域，所以在第二区域，即形成非易失性存储单元的区域，不形成硅化物层。另一方面，在第一区域的栅极以及在该栅极的相对侧的相邻处暴露的硅会与金属层反应，从而在第一区域，即，形成逻辑晶体管的区域形成硅化物层。
根据本发明的另一个方面，在衬底的第三区域形成一I/O晶体管。在这种情况下，在衬底的第三区域也会形成绝缘层，并且I/O晶体管的栅极会形成于衬底的第三区域上。优选地，在衬底的第二区域形成逻辑晶体管的同时形成I/O晶体管的栅极，并且在衬底的第三区域的栅极间电介质上形成非易失性存储器的第二(控制)栅极。在这种情况下，在衬底的第二区域和第三区域的上方形成绝缘层。
根据本发明的又一个方面，本发明提供一种半导体器件，其包含：形成在衬底上部的栅极绝缘层上的第一栅极，设置在第一栅极上的栅极间电介质，仅覆盖栅极间电介质的一部分，从而第一栅极的其他部分被第二栅极暴露，以及在至少被第二栅极暴露的栅极间电介质的一部分上延伸的绝缘层。因此，该绝缘层可以保护栅极间电介质，并巩固其作用。
根据本发明的另一个方面，该绝缘层可以包含一种氧化物或氮氧化硅。这种增强型绝缘层最好是一种既包含氧化物又包含氮化物的多层膜。例如，这种增强型绝缘层可以是氧化物-氮氧化硅-氮化硅膜、硅-氮氧化硅-氧化物膜、氧化物-氮化硅-氮氧化硅-氮化硅膜或氧化物-氮化硅-氧化物膜。上述材料以所述顺序堆叠在膜中。
附图说明
图1是根据本发明的一种半导体器件的平面图。
图2到图7是与图1中沿I-I′、II-II′、III-III′连线得到的横截面图相对应的衬底的横截面图，这些横截面图对制造根据本发明的半导体器件的方法进行了说明。
具体实施方式
下面，将参照附图对本发明的优选实施例进行更加详细的说明。在这些附图当中，为了清晰器件而夸大了各层和区域的厚度。另外，在整个说明过程中，相同编号表示相同元件。更进一步来讲，当称某一层在另一层或衬底“上”或“上方”时，此类描述可能是指所述层直接设置在另一层或衬底上，或者是指在其间有插入层。
参照图1，根据本发明的半导体器件包括一逻辑晶体管180a、一输入/输出晶体管(以下简称“I/O晶体管”)180b和一非易失性存储单元180c。在图1中，字母“a”、“b”、“c”分别表示在其上形成逻辑晶体管的逻辑晶体管形成区域、在其上形成I/O晶体管的输入/输出晶体管形成区域(以下简称“I/O晶体管形成区域”)和在其上形成非易失性存储单元的存储单元形成区域。
另外，在图1中，附图标记100a到100c表示有源区，附图标记120表示非易失性存储单元180c的浮置栅极，附图标记130表示非易失性存储单元180c的栅极间电介质、附图标记150c表示非易失性存储单元180c的控制栅极，附图标记150a表示逻辑晶体管180a的栅极，附图标记150b表示I/O晶体管180b的栅极，附图标记110Sa-110Sc以及110Da-110Dc表示形成在栅极150a、150b和120的相对侧的源极/漏极区域。尽管未在图中示出，但是在栅极150a、150b、150c和衬底之间设置了一栅极绝缘层。
逻辑晶体管180a在源极/漏极区域110Sa/100Da和栅极150a上还具有硅化物层170S/170D和170G。非易失性存储单元180c的控制栅极150c小于浮置栅极120，从而为用于制造栅极的光刻工艺提供高耦合率和裕量。控制栅极150c覆盖在位于有源区100之外的浮置栅极120上。而且，非易失性存储单元180c包括一用于增强栅极间电介质130的充电保持的绝缘层(在图中未示出)。绝缘层在至少由控制栅极150c暴露的栅极间电介质的一部分上形成。
现在将参照图2到图7对图1中示出的制造半导体器件的方法予以说明。
如图2所示，准备了一衬底200，其包括逻辑晶体管形成区域“a”、I/O形成区域“b”和非易失性存储单元形成区域“c”。接下来，进行用于形成器件隔离层202的传统器件隔离工艺。由器件隔离层202围绕的区域变成有源区。采用传统技术，栅极绝缘层204a-204c形成在有源区内的衬底200上。栅极绝缘层204a-204c具有适合该器件所需特性的厚度。浮置栅极206和栅极间电介质208依次形成在位于存储单元形成区域“c”的栅极绝缘层204c上。具体来讲，由例如多晶硅构成的栅极层和之后的多层膜形成在衬底整个表面的上方。该多层膜为氧化物-氮化物-氧化物(ONO)膜。之后，采用光刻工艺构图多层膜和栅极层，从而在存储单元形成区域“c”内形成栅极206和栅极间电介质208。接下来，进行离子注入工艺，从而在浮置栅极206的相对侧形成杂质扩散区域，例如源极/漏极区域。
如图3所示，在衬底200整个表面的上方形成第二栅极层210。第二栅极层可以由例如多晶硅构成。
如图4所示，进行光刻工艺，从而分别在逻辑晶体管形成区域“a”、I/O晶体管形成区域“b”和存储单元形成区域“c”内形成逻辑栅极212a、I/O栅极212b和控制栅极212c。控制栅极212c小于浮置栅极206。进行离子注入工艺，从而在逻辑晶体管形成区域“a”中逻辑栅极212a的相对侧以及I/O晶体管形成区域“b”中I/O栅极212b的相对侧形成杂质扩散区域。在这一工艺中，存储单元区域“c”由掩模覆盖。
接下来，在衬底200的整个表面的上方形成衬垫绝缘层。之后，进行深蚀刻工艺，从而在逻辑栅极212a和I/O栅极212b的侧壁上形成衬垫214a和214b，并且在浮置栅极206和控制栅极212c的侧壁上形成衬垫214c1和214c2。侧壁衬垫可以由例如氮化物或氧化物构成。尽管栅极间电介质208的上部氧化层被蚀刻，但是，绝缘层减轻了氧化物的蚀刻，这一点将在后面说明。
如图5所示，绝缘层216形成在I/O晶体管形成区域“b”和存储单元形成区域“c”的上方的衬底200上。更具体地说，绝缘层首先形成在衬底200的整个表面的上方，之后，进行光刻工艺从逻辑晶体管形成区域“a”移除绝缘层，同时留下I/O晶体管形成区域“b”和存储单元“c”中剩余的绝缘层。
绝缘层216包括氧化物或氮化物。另外，举例而言，绝缘层216也可为包含例如按照顺序堆叠的氧化物层216a、氮氧化物层216b和氧化物层216c的多层膜。可选择的，绝缘层216可以为包含按照顺序堆叠的氧化物-氮化硅-氮氧化硅-氮化硅层和氧化物-氮化硅-氧化物层的多层膜。在绝缘层216为多层膜的情况下，其最低层优选包含氧化物。
如图6所示，在衬底200的整个表面的上方形成金属层218。金属层218可以是一种能够与硅反应形成硅化物的材料，即，具有低电阻率的材料。金属层216可包括具有高熔点的材料，诸如钴、镍或钛。由于区域“b”和区域“c”由绝缘层216覆盖，所以，金属层218与衬底200或位于I/O晶体管形成区域“b”和存储单元形成区域“c”的栅极不接触。
如图7所示，进行硅化物热处理工艺，从而在逻辑晶体管形成区域“a”形成硅化物层220S、220D和220G。也就是，硅化物层选择性地形成在杂质扩散区域和栅极上。接下来，将未发生反应的金属层从I/O晶体管形成区域“b”和存储单元形成区域“c”移除。
如上所述，根据本发明，绝缘层提高存储单元地充电保持能力。此外，在逻辑晶体管处选择性地形成硅化物层，以提高逻辑晶体管地运行速度。尽管，这样的硅化物层不能持久地承受非易失性存储单元的高编程电压。但是，根据本发明，绝缘层可以防止在存储单元的控制栅极上形成硅化物层。因此，可以通过进行相对简单的工艺制造出具有可靠存储单元的高度集成半导体器件。
最后，尽管已经参照本发明的优选实施例对本发明进行了上述说明，但是，应当得到理解的是，本发明不只局限于这些精确的实施例。相反地，本领域的普通技术人员可以在不背离如附加的权利要求定义的本发明的实际范围或精神的情况下，对这些实施例做出各种变化和修改。
Claims (21)
1.一种制造半导体器件的方法，包括：
准备一衬底，其包括将在其上形成一逻辑晶体管的第一区域和将在其上形成一非易失性存储单元的第二区域；
在衬底的第二区域形成非易失性存储单元，其包括形成作为非易失性存储单元的最上面部分以增强存储单元充电保持能力的绝缘层；和
在衬底的第一区域形成逻辑晶体管，其包括在第一区域选择性地形成硅化物层。
2.如权利要求1所述的方法，其中所述的绝缘层的形成包括形成作为非易失性存储单元的最上面部分的由氧化物构成的层。
3.如权利要求1所述的方法，其中所述的绝缘层的形成包括形成作为非易失性存储单元的最上面部分的由氮氧化硅构成的层。
4.如权利要求1所述的方法，其中所述的绝缘层的形成包括形成作为非易失性存储单元的最上面部分的由氧化物和氮化物构成的多层膜。
5.如权利要求1所述的方法，其中所述的绝缘层的形成包括形成作为非易失性存储单元的最上面部分的从由氧化物-氮氧化硅-氮化硅膜、硅-氮氧化硅-氧化物膜、氧化物-氮化硅-氮氧化硅-氮化硅膜和氧化物-氮化硅-氧化物膜构成的组中选出的多层膜。
6.如权利要求5所述的方法，其中，所述的在衬底的第二区域中形成非易失性存储单元和所述的在衬底的第一区域中形成逻辑晶体管的步骤包括：
在衬底的第一区域和第二区域上形成一栅极绝缘层；在栅极绝缘层上形成第一栅极图案和栅极间电介质图案，从而在衬底的所述第二区域中形成一浮置栅极和一栅极间电介质；接下来，在栅极绝缘层上形成第二栅极图案，从而在第一区域上形成一逻辑栅极，在栅极间电介质上形成一控制栅极，以及
在所述逻辑栅极上以及与所述逻辑栅极的相对侧相邻的衬底的第一区域上形成硅化物层。
7.如权利要求6所述的方法，其中所述的绝缘层的形成包括在衬底的第一区域上形成硅化物层之前，在所述衬底的第二区域上包括在控制栅极的上方形成绝缘层。
8.如权利要求1所述的方法，其中：所述的衬底的准备包括准备一衬底，使其还包括将在其上形成一输入/输出晶体管(I/O晶体管)的第三区域，以及还包括在衬底的第三区域形成一I/O晶体管，在所述I/O晶体管中绝缘层是其最上面部分。
9.如权利要求8所述的方法，其中，所述的在衬底的第一区域、第二区域和第三区域形成逻辑晶体管、I/O晶体管和非易失性存储单元的步骤包括：
在衬底的第一、第二和第三区域上形成一栅极绝缘层，在栅极绝缘层上形成第一栅极图案和栅极间电介质图案，从而在衬底的第二区域形成一浮置栅极和一栅极间电介质，接下来，在栅极绝缘层上形成第二栅极图案，从而在第一区域形成一逻辑栅极，在第二区域的栅极间电介质上形成一控制栅极，在第三区域形成一I/O栅极。
10.如权利要求9所述的方法，其中，所述的绝缘层的形成包括形成作为非易失性存储单元和I/O晶体管的最上面部分的由氧化物构成的层。
11.如权利要求9所述的方法，其中，所述的绝缘层的形成包括形成作为非易失性存储单元和I/O晶体管的最上面部分的由氮氧化硅构成的层。
12.如权利要求9所述的方法，其中，所述的绝缘层的形成包括形成作为非易失性存储单元和I/O晶体管的最上面部分的由氧化物和氮化物构成的多层膜。
13.如权利要求9所述的方法，其中，所述的绝缘层的形成包括形成作为非易失性存储单元和I/O晶体管的最上面部分的从由氧化物-氮氧化硅-氮化硅膜、硅-氮氧化硅-氧化物膜、氧化物-氮化硅-氮氧化硅-氮化硅膜和氧化物-氮化硅-氧化物膜构成的组中选出的多层膜。
14.如权利要求9所述的方法，其中所述的绝缘层的形成包括在衬底的第一区域形成所述硅化物层之前，在衬底的第二和第三区域包括在所述控制栅极的上方形成所述绝缘层。
15.一种制造半导体器件的方法，包括：
准备一衬底，其包含将在其上形成逻辑晶体管的第一区域，将在其上形成非易失性存储单元的第二区域和将在其上形成输入/输出晶体管(I/O晶体管)的第三区域；
在衬底的第一、第二和第三区域形成一栅极绝缘层；
在栅极绝缘层上形成第一栅极图案和栅极间电介质图案，从而在衬底的第二区域形成第一栅极和栅极间电介质；
在衬底的第一区域的栅极绝缘层上、栅极间电介质图案上和位于衬底的第三区域的栅极绝缘层上形成相应的栅极；
在形成在衬底的第二和第三区域的相应栅极的上方形成一绝缘层，非易失性存储单元籍此形成于衬底的第二区域，绝缘层构成了非易失性存储单元的最上面部分；以及
在形成在衬底的第一区域的相应栅极的上方和与形成在第一区域的栅极的相对侧相邻的衬底上选择性地形成一硅化物层。
16.如权利要求15所述的方法，其中，所述的绝缘层的形成包括形成作为非易失性存储单元的最上面部分的从由氧化物-氮氧化硅-氮化硅膜、硅-氮氧化硅-氧化物膜、氧化物-氮化硅-氮氧化硅-氮化硅膜和氧化物-氮化硅-氧化物膜构成的组中选出的多层膜。
17.如权利要求15所述的方法，还包括在形成绝缘层之前，在衬底的第一区域、栅极间电介质图案上和所述衬底的第三区域的相应栅极的侧壁上以及在第一栅极的侧壁上形成绝缘衬垫。
18.一种半导体器件，包括：
一衬底；
一在衬底上部的栅极绝缘层；
一设置在栅极绝缘层上的第一栅极；
一在第一栅极上的栅极间电介质；
一第二栅极，其设置在栅极间电介质的仅仅一部分上，这样栅极间电介质的其余部分被第二栅极暴露；以及
一绝缘层，在至少被第二栅极暴露的栅极间电介质的部分的上方延伸。
19.如权利要求18所述的半导体器件，其中绝缘层是从由氧化物-氮氧化硅-氮化硅膜、硅-氮氧化硅-氧化物膜、氧化物-氮化硅-氮氧化硅-氮化硅膜和氧化物-氮化硅-氧化物膜构成的组中选出的膜。
20.如权利要求18所述的半导体器件，其中，衬底具有一有源区，第一栅极覆盖了衬底的有源区，第二栅极的面积小于第一栅极，而且，第二栅极在衬底的有源区外的部分衬底上覆盖了第一栅极。
21.如权利要求18所述的半导体器件，其中，第一栅极、栅极间电介质、第二栅极和绝缘层构成了所述器件的非易失性存储单元，并且还包括：
一设置在衬底的第一区域上的逻辑晶体管，所述逻辑晶体管包括一设置在栅极绝缘层上的逻辑栅极和一硅化物层，其中，所述绝缘层终止于衬底的第一区域的外侧。
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