KR20030063943A - 플랫 셀 구조의 복합 메모리 장치의 제조방법 - Google Patents
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Abstract
본 발명은 플랫 셀 구조의 복합 메모리 장치의 제조방법에 관한 것으로서, 특히 플랫 셀 어레이 영역의 반도체 기판에 BN+ 확산 영역을 형성하고, 플랫 셀 어레이 영역 및 로직 회로 영역의 반도체 기판 상부에 게이트 절연막 및 게이트 전극을 형성하고, 로직 회로 영역의 반도체 기판내에 소오스/드레인 접합을 형성하고, 플랫 셀 어레이 영역 및 로직 회로 영역의 게이트 전극 측벽에 스페이서를 형성하고, 플랫 셀 어레이 영역에서 게이트 전극을 제외한 부분에 실리사이드 방지막을 형성하고, 플랫 셀 어레이 영역 및 로직 회로 영역 전체에 실리사이드 공정을 실시하여 플랫 셀 어레이 영역의 게이트 전극 상부에 실리사이드막을 형성함과 동시에 로직 회로 영역의 게이트 전극 및 소오스/드레인 접합 상부에 실리사이드막을 형성한다. 그러므로, 본 발명은 플랫 셀 어레이 영역과 로직 회로를 복합화한 메모리 장치에서 플랫 셀 어레이 영역의 게이트 전극 부분을 반전한 마스크를 이용하여 플랫 셀 어레이 영역의 게이트 전극 사이에만 실리사이드 방지막을 형성한 후에 플랫 셀 어레이 영역과 로직 회로 영역에 살리사이드 제조 공정을 진행함으로써 로직 회로 영역의 표면 저항을 낮추어 로직 회로의 속도를 향상시킬 수 있다.
Description
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로서, 특히 플랫 셀 어레이 영역의 기판을 블록킹하고 플랫 셀의 게이트 전극과 로직 회로 영역의 게이트 전극 및 소오스/드레인 접합에 실리사이드막을 형성하는 플랫 셀 구조의 복합 메모리 장치의 제조방법에 관한 것이다.
일반적으로 비휘발성 소자 중에서 마스크 롬(Mask ROM)은 소자의 제조 공정에서 데이터가 기록하는 것을 특징으로 한다. 이러한 마스크 롬 등의 ROM(Read Only Memory)들은 동작 속도를 향상시키고자 많은 셀 전류가 흐르는 플랫 셀(flat cell) 구조를 채택하고 있다.
도 1은 일반적인 플랫 셀 구조의 마스크 롬을 도시한 레이아웃도로서, 종래 마스크 롬의 플랫 셀 어레이 영역에서는 로우 방향으로 소정 간격 이격된 BN+(Buried N+ channel) 확산 영역(20)이 배치되어 있고, BN+ 확산 영역(20)과 교차되면서 칼럼 방향으로 소정 간격 이격된 워드 라인(word line)(10)인 게이트 전극이 배치되어 있다.
미설명된 도면 부호 30은 데이터가 기록되는 코드 마스크 영역이다. 여기서, BN+ 확산 영역(20)은 비트 라인(bit line)용 접합(junction)과 셀 트랜지스터의 소오스/드레인 접합으로 사용된다. 그리고, 워드 라인(10)의 폭은 메모리 셀의 채널 폭이 된다.
도 2는 도 1의 A, B, C, D선에 의해 절단된 플랫 셀의 수직 단면도들이다. 이들 도면을 참조하여 종래 기술의 플랫 셀 제조 방법에 대해 설명한다.
먼저, 반도체 기판(1)에 소자 분리(isolation) 공정으로 소자 분리막(미도시함)을 형성하고, 반도체 기판(1)에 이온주입을 통하여 웰(well)을 형성한다. 이때, 소자분리 공정과 웰 공정은 그 순서를 바꾸어도 상관없다.
그리고 플랫 셀 어레이 영역의 반도체 기판(1)에 BN+ 마스크 패턴을 형성하고 BN+ 이온주입 공정을 실시하여 BN+ 확산 영역(2)을 형성한다. BN+ 마스크 패턴을 제거한 후에 어닐 공정을 진행하여 반도체 기판(1)에 BN+ 확산 영역(2)의 이온을 활성화시킴과 동시에 BN+ 산화막(4)을 형성한다. 이때 BN+ 산화막(4)은 후속 BN+ 확산 영역(2) 접합의 손실 방지와 워드 라인과 접합 사이의 기생정전용량을 감소하는 역할을 한다.
그 다음 반도체 기판(1)에 게이트 절연막(미도시함)을 형성하고 그 위에 워드 라인인 게이트 전극(10)을 형성한다. 이때, 게이트 전극(10)은 도프트 폴리실리콘 및 실리사이드막이 적층된 구조를 채택하여 라인의 표면 저항을 낮출 수 있다.
한편, 종래 기술에 의한 플랫 셀은 BN+ 확산 영역(2)의 저항값이 크기 때문에 면저항(sheet resistance)과 접촉저항(contact resistance)이 높아져 소자의 속도가 저하된다. 그러므로, 게이트 전극(10)에는 실리사이드막을 형성하고 있지만, BN+ 확산 영역(2)에는 실리사이드막을 형성하지 않는다. 그 이유는 플랫 셀은 셀 전체가 활성 영역으로 되어 있기 때문에 BN+ 확산 영역에 실리사이드막을 형성할 경우 인접한 셀 들간 BN+ 확산 영역에서 쇼트가 발생하게 된다.
따라서, 종래 기술은 플랫 셀 특성을 고려하여 게이트 전극 상부에만 실리사이드막을 형성하고 있다. 하지만, 반도체 소자의 고집적화에 따라 로직 회로를 플랫 셀과 복합화한 장치를 구현할 경우 플랫 셀 및 로직 회로의 게이트 전극에만 실리사이드막을 형성하게 되므로 로직 회로의 접합 부분에서 기생 저항이 커져 전류 구동력이 떨어지게 된다. 이로 인해 복합 메모리 장치에서 로직 회로의 속도가 저하되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 플랫 셀 어레이 영역과 로직 회로를 복합화한 메모리 장치에서 플랫 셀 어레이 영역의 게이트 전극 부분을 반전한 마스크를 이용하여 플랫 셀 어레이 영역의 게이트 전극 사이에만 실리사이드 방지막을 형성한 후에 플랫 셀 어레이 영역과 로직 회로 영역에 살리사이드 제조 공정을 진행함으로써 로직 회로 영역의 표면 저항을 낮추어 로직 회로의 속도를 향상시킬 수 있는 플랫 셀 구조의 복합 메모리 장치의 제조방법을 제공하는데 있다.
도 1은 일반적인 플랫 셀 구조의 마스크 롬을 도시한 레이아웃도,
도 2는 도 1의 A, B, C, D선에 의해 절단된 플랫 셀의 수직 단면도들,
도 3은 본 발명에 따른 복합 메모리 장치에서 플랫 셀 어레이 영역을 도시한 레이아웃도,
도 4는 도 3의 A, B, C, D선에 의해 절단된 플랫 셀의 수직 단면도들,
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 플랫 셀 구조의 복합 메모리 장치의 제조 방법을 설명하기 위한 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 102 : 패드 산화막
104 : 질화막 106, 122 : 스페이서
108 : BN+ 확산 영역 109 : BN+ 산화막
110 : 게이트 절연막 120 : 게이트 도전막
120' : 게이트 전극 123 : 소오스/드레인 접합
124 : 실리사이드 방지막 126 : 금속
126' : 실리사이드막
상기 목적을 달성하기 위하여 본 발명은 플랫 셀 어레이 영역과 로직 회로 영역을 갖는 메모리 장치의 제조 방법에 있어서, 플랫 셀 어레이 영역의 반도체 기판에 BN+ 확산 영역을 형성하는 단계와, 플랫 셀 어레이 영역 및 로직 회로 영역의 반도체 기판 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계와, 로직 회로 영역의 반도체 기판내에 소오스/드레인 접합을 형성하는 단계와, 플랫 셀 어레이 영역 및 로직 회로 영역의 게이트 전극 측벽에 스페이서를 형성하는 단계와, 플랫 셀 어레이 영역에서 게이트 전극을 제외한 부분에 실리사이드 방지막을 형성하는 단계와, 플랫 셀 어레이 영역 및 로직 회로 영역 전체에 실리사이드 공정을 실시하여 플랫 셀 어레이 영역의 게이트 전극 상부에 실리사이드막을 형성함과 동시에 로직 회로 영역의 게이트 전극 및 소오스/드레인 접합 상부에 실리사이드막을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 복합 메모리 장치의 플랫 셀 어레이 영역을 도시한 레이아웃도이다. 도 4는 도 3의 A, B, C, D선에 의해 절단된 플랫 셀의 수직 단면도들이다. 이들 도면을 참조하면, 본 발명에 따라 플랫 셀과 로직 회로를 복합화한 메모리장치에서 플랫 셀 어레이 영역은 다음과 같은 구조를 갖는다.
본 발명의 플랫 셀 어레이 영역에서는 로우 방향으로 소정 간격 이격된 BN+확산 영역(20)이 배치되어 있고, BN+ 확산 영역(20)과 교차되면서 칼럼 방향으로 소정 간격 이격된 워드 라인인 게이트 전극(10)이 배치되는데, 이때 게이트 전극(10) 상부에는 실리사이드막(12)이 형성되는 반면에, 게이트 전극(10) 사이의 반도체 기판(1) 표면에는 실리사이드 방지막(9)이 형성된다. 여기서, BN+ 확산 영역(20)은 비트 라인용 접합과 셀 트랜지스터의 소오스/드레인 접합으로 사용된다.
도 3 및 도 4에서는 플랫 셀 어레이 영역만 도시하였지만, 본 발명에 따른 복합 메모리 장치의 로직 회로 영역에서는 게이트 전극 및 소오스/드레인 접합 상부에 모두 실리사이드막이 형성되어 있다. 그리고 로직 회로의 게이트 전극은 측벽에 절연물질로 된 스페이서를 채용하였기 때문에 게이트 전극과 소오스/드레인 접합의 실리사이드막이 셀프얼라인 형태로 형성된다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 플랫 셀 구조의 복합 메모리 장치의 제조 방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하면 본 발명의 복합 메모리 장치의 제조 공정은 다음과 같다.
먼저 반도체 기판(100)에 소자 분리 공정으로 소자 분리막(미도시함)을 형성하고, 반도체 기판(100)에 이온주입을 통하여 웰(미도시함)을 형성한다. 이때, 소자분리 공정과 웰 공정은 그 순서를 바꾸어도 상관없다.
그리고 도 5a에 도시된 바와 같이, 플랫 셀 어레이 영역(A)의 반도체 기판(100)에 BN+ 마스크 패턴을 형성하기 위하여 반도체 기판(100) 전면에 패드 산화막(102) 및 질화막(104)을 순차 적층한다. 그 위에 포토레지스트 패턴(106)을 형성한다.
그 다음 도 5b에 도시된 바와 같이, 포토레지스트 패턴(106)에 의해 드러난 플랫 셀 어레이 영역(A)의 질화막(104) 및 패드 산화막(102)을 패터닝하여 BN+ 마스크 패턴(103)을 형성한다. 그리고 BN+ 마스크 패턴(103) 측벽에 스페이서(107)를 형성한다. 이어서 도 5c에 도시된 바와 같이, BN+ 이온주입 공정을 실시하여 플랫 셀 어레이 영역(A)의 반도체 기판내에 BN+ 확산 영역(108)을 형성한다. 이때, BN+ 이온 주입 공정은 예를 들어 As+ 50keV∼70keV로 한다.
그 다음 도 5d에 도시된 바와 같이, BN+ 마스크 패턴(103)을 제거한 후에 어닐링 공정을 진행하여 플랫 셀 어레이 영역(A)의 반도체 기판(100)에 BN+ 확산 영역(108)의 이온을 활성화시킨다. 그리고 800℃∼900℃의 온도에서 습식 산화를 진행하여 BN+ 산화막(109)을 100∼200Å 두께로 성장시킨 후에 BN+ 마스크 패턴(103) 및 스페이서(107)를 제거한다. 계속해서 도 5e에 도시된 바와 같이, 플랫 셀 어레이 영역(A) 및 로직 회로 영역(B)의 반도체 기판(100) 상부에 게이트 절연막(110)을 형성하고 그 위에 게이트 전극용 도전체물질로서 도프트 폴리실리콘(120)을 형성한다.
이어서 도 5f에 도시된 바와 같이, 도프트 폴리실리콘(120)을 패터닝하여 플랫 셀 어레이 영역(A) 및 로직 회로 영역(B)에 게이트 전극(120')을 형성한다.
그리고 도 5g에 도시된 바와 같이, 플랫 셀 어레이 영역(A) 및 로직 회로 영역(B)의 게이트 전극(120') 측벽에 스페이서(122)를 형성한다. 이때, 스페이서(122)는 이후 형성될 실리사이드 방지막과 식각 선택성이 있는 물질로 형성하는데 본 실시예에서는 산화물질로 형성한다. 도면에 도시되지 않지만, 플랫셀 어레이 영역(A)에 셀 사이를 분리하기 위한 이온 주입 공정을 진행한다. 그런 다음 로직 회로 영역(B)의 반도체 기판(100) 내에 소오스/드레인 접합(123)을 형성한다.
이어서 도 5h에 도시된 바와 같이, 반도체 기판(100) 전면에 실리사이드 방지막(124)을 증착하고 플랫 셀 어레이 영역(A)의 게이트 전극(120')을 반전한 마스크를 이용하여 상기 마스크에 노출되는 실리사이드 방지막(124)을 제거하여 플랫 셀 어레이 영역(A)의 게이트 전극 사이에만 실리사이드 방지막(124)을 남긴다. 이때 실리사이드 방지막(124)은 플랫 셀 어레이 영역(A)의 BN+ 확산 영역(108) 표면에서 실리사이드가 형성되지 않도록 블록킹하는 역할을 한다. 그리고, 실리사이드 방지막(124)은 게이트 전극(120') 측벽 스페이서(122)와 식각 선택성이 있는 물질로 하는데, 본 실시예에서는 질화물을 500Å∼1000Å 두께로 형성한다. 이에 따라, 본 발명에서는 스페이서(122)와 실리사이드막 방지막(124)의 식각 선택비가 다르므로 실리사이드 방지막(124) 식각 공정시 스페이서(122)가 식각 정지 역할을 하기 때문에 공정 마진이 커진다.
그 다음 도 5i에 도시된 바와 같이, 플랫 셀 어레이 영역(A) 및 로직 회로 영역(B)의 반도체 기판(100) 전면에 실리사이드 반응 금속으로서 티타늄(Ti)(126)을 증착하고 어닐링하여 플랫 셀 어레이 영역(A)의 게이트 전극(120') 상부에 실리사이드막(126')을 형성함과 동시에, 로직 회로 영역(B)의 게이트 전극(120') 및 소오스/드레인 접합(123) 표면에 실리사이드막(126')을 형성한다. 그리고 어닐링 공정시 실리콘과 반응하지 못한 티타늄(126)을 제거한다. 이때, 실리사이드막(126')은 400Å∼800Å의 두께로 증착한다.
그러므로, 본 발명은 플랫 셀 어레이 영역(A)의 BN+ 확산 영역(108)에서는 실리사이드 방지막(124)으로 인해 실리사이드가 형성되지 않는 반면에 실리사이드 방지막(124)이 없는 플랫 셀의 게이트 전극(120')과 로직 회로의 게이트 전극(120') 및 소오스/드레인 접합(123)에서는 실리사이드막(126')이 형성된다.
한편, 본 실시예에서는 실리사이드막(126')을 다음과 같이 형성한다. 먼저 티타늄(126)을 증착하고 1차로 700℃∼750℃에서 어닐링하고 2차로 800℃∼900℃에서 어닐링한 후에 미반응된 티타늄(126)을 제거하여 실리사이드막(126')을 형성한다. 이때, 1차 및 2차 어닐링은 급속 열처리 장비에서 각각 1분간 진행한다.
이후 도면에 도시되지 않았지만, 플랫 셀 어레이 영역에 데이터 코딩 공정 및 비트 라인 제조 공정을 진행하여 본 발명에 따라 플랫 셀과 로직 회로를 갖는 복합 메모리 장치를 완성한다.
상기한 바와 같이, 본 발명은 플랫 셀 어레이 영역과 로직 회로를 복합화한 메모리 장치에서 플랫 셀 어레이 영역의 게이트 전극 부분을 반전한 마스크를 이용하여 플랫 셀 어레이 영역의 게이트 전극를 제외한 부분에 실리사이드 방지막을 형성한다. 그리고 실리사이드 공정을 진행하여 플랫 셀 어레이 영역의 게이트 전극과 로직 회로 영역의 게이트 전극 및 소오스/드레인 접합 표면에 실리사이드막을 제조한다.
그러므로, 본 발명은 플랫 셀 어레이 영역의 BN+ 확산 영역을 제외하고 게이트 전극에만 실리사이드막을 형성하기 때문에 BN+ 확산 영역에서 실리사이드막이 형성될 경우 BN+ 확산 영역간 쇼트를 막을 수 있다. 게다가 로직 회로 영역의 게이트 전극 및 소오스/드레인 접합 부분에 모두 실리사이드막을 형성하기 때문에 워드 라인의 배선 저항과 소오스/드레인의 콘택 저항을 줄일 수 있어 로직 회로의 속도를 향상시킬 수 있다.
Claims (8)
- 플랫 셀 어레이 영역과 로직 회로 영역을 갖는 메모리 장치의 제조 방법에 있어서,상기 플랫 셀 어레이 영역의 반도체 기판에 BN+ 확산 영역을 형성하는 단계;상기 플랫 셀 어레이 영역 및 로직 회로 영역의 반도체 기판 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 로직 회로 영역의 반도체 기판내에 소오스/드레인 접합을 형성하는 단계;상기 플랫 셀 어레이 영역 및 로직 회로 영역의 게이트 전극 측벽에 스페이서를 형성하는 단계;상기 플랫 셀 어레이 영역에서 게이트 전극을 제외한 부분에 실리사이드 방지막을 형성하는 단계;상기 플랫 셀 어레이 영역 및 로직 회로 영역 전체에 실리사이드 공정을 실시하여 상기 플랫 셀 어레이 영역의 게이트 전극 상부에 실리사이드막을 형성함과 동시에 상기 로직 회로 영역의 게이트 전극 및 소오스/드레인 접합 상부에 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 플랫 셀 구조의 복합 메모리 장치의 제조방법.
- 제 1 항에 있어서, 상기 스페이서는 산화물질인 것을 특징으로 하는 플랫 셀 구조의 복합 메모리 장치의 제조방법.
- 제 1 항에 있어서, 상기 실리사이드 방지막은 상기 스페이서와 식각 선택성이 있는 물질인 것을 특징으로 하는 플랫 셀 구조의 복합 메모리 장치의 제조방법.
- 제 1 항에 있어서, 상기 실리사이드 방지막은 상기 반도체 기판 전면에 실리사이드 방지막을 증착하고 상기 플랫 셀 어레이 영역의 게이트 전극을 반전한 마스크를 이용하여 상기 마스크에 노출되는 실리사이드 방지막을 제거하여 상기 플랫 셀 어레이 영역에서 게이트 전극을 제외한 부분에 실리사이드 방지막을 형성하는 것을 특징으로 하는 플랫 셀 구조의 복합 메모리 장치의 제조방법.
- 제 1 항에 있어서, 상기 실리사이드막은 질화물질을 500Å∼1000Å 두께로 형성한 것을 특징으로 하는 플랫 셀 구조의 복합 메모리 장치의 제조방법.
- 제 1 항에 있어서, 상기 실리사이드막은 400Å∼800Å의 두께 증착한 것을 특징으로 하는 플랫 셀 구조의 복합 메모리 장치의 제조방법.
- 제 1 항에 있어서, 상기 실리사이드막을 형성하는 단계는, 실리사이드 반응 금속을 증착하고 1차로 700℃∼750℃에서 어닐링하고 2차로 800℃∼900℃에서 어닐링한 후에 미반응된 금속을 제거하는 것을 특징으로 하는 플랫 셀 구조의 복합 메모리 장치의 제조방법.
- 제 7 항에 있어서, 상기 1차 및 2차 어닐링은 급속 열처리 장비에서 각각 1분간 진행되는 것을 특징으로 하는 플랫 셀 구조의 복합 메모리 장치의 제조방법.
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| KR1020020004308A KR20030063943A (ko) | 2002-01-24 | 2002-01-24 | 플랫 셀 구조의 복합 메모리 장치의 제조방법 |
Applications Claiming Priority (1)
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| KR1020020004308A KR20030063943A (ko) | 2002-01-24 | 2002-01-24 | 플랫 셀 구조의 복합 메모리 장치의 제조방법 |
Publications (1)
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| KR (1) | KR20030063943A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271059B2 (en) | 2004-02-06 | 2007-09-18 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100835426B1 (ko) * | 2006-12-28 | 2008-06-04 | 동부일렉트로닉스 주식회사 | 노아 형 로직 컴패터블 플랫 셀 마스크 롬의 제작 방법 |
-
2002
- 2002-01-24 KR KR1020020004308A patent/KR20030063943A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7271059B2 (en) | 2004-02-06 | 2007-09-18 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US7671406B2 (en) | 2004-02-06 | 2010-03-02 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100835426B1 (ko) * | 2006-12-28 | 2008-06-04 | 동부일렉트로닉스 주식회사 | 노아 형 로직 컴패터블 플랫 셀 마스크 롬의 제작 방법 |
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| N231 | Notification of change of applicant | ||
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