KR100835426B1 - 노아 형 로직 컴패터블 플랫 셀 마스크 롬의 제작 방법 - Google Patents

Abstract

본 발명은 마스크 롬의 로직 회로 부분의 샐리사이드 공정 진행 시 플랫 셀 부분의 게이트 전극에도 로직 회로 부분과 동일한 실리사이드가 형성되게 하는 것을 특징으로 하는 로직 컴패터블 플랫 셀 마스크 롬(logic compatible flat cell mask ROM)을 제조에 관한 것이다. 이에 따른 본 발명은, 마스크 롬의 로직 회로 부분의 샐리사이드 공정 진행 전에 플랫 셀 부분의 소스/드레인 부분은 절연막으로 차단하고 게이트 전극 부분만 노출시켜 샐리사이드 공정시에 상기 노출된 게이트 전극 부분에도 실리사이드가 형성되게 하는 것을 특징으로 한다. 본 발명에 의할 경우 플랫 셀 부분의 게이트 전극 위에 텅스텐 실리사이드보다 비저항이 낮은 코발트 실리사이드를 형성하게 되어, 소자의 고속화에 기여하고, 게이트 전극으로 사용하는 폴리실리콘의 두께를 얇게 할 수 있어, 이로 인해 코드 이온 주입 에너지를 낮출 수 있다. 또한 즉 기존 마스크 롬은 플랫 셀 부분에 샐리사이드 공정을 사용하지 못함으로 인하여, SPICE 파라메터가 달라지고, 이로 인하여 기존 로직 회로 에 메모리를 추가 하여 제품을 만들고자 할때 새로 설계를 진행해야 할 필요가 있으나, 본 발명의 논리 컴패터블 마스크 롬에 의할 경우 로직 임베디드 마스크 롬(logic embeded mask ROM)이 가능하다.

Description

노아 형 로직 컴패터블 플랫 셀 마스크 롬의 제작 방법{Method for the fabrication of NOR type logic compatible flat cell mask ROM}

도1a 내지 도1b는 종래의 노아 형 플랫 셀 마스크 롬에 있어서, 플랫 셀의 구조를 도시한 것이다.

도2는 마스크 롬에서의 셀의 배열 구조를 나타낸 것이다.

도3a 내지 도3h는 본 발명의 특징에 따른 로직 컴패터블 마스크 롬의 제작 방법을 단계별로 도시한 것이다.

(도면의 주요 부분에 대한 부호의 설명)

301:플랫 셀 부분 302:로직회로 부분

303:필드산화막 304:BN+영역

305:BN산화막 306:게이트 산화막

307:스페이서 308:게이트 전극

309:소스/드레인(309) 310:절연막

311:감광층 312:감광층

313:실리사이드 형성을 위한 금속 314:실리사이드

315:TiN

본 발명은 노아형 마스크 롬(Nor type Mask ROM)의 플랫 셀의 워드라인 인 게이트에 샐리사이드 공정을 적용함으로써 로직회로의 SPICE(simulation program with integrated circuit emphasis)를 메모리 셀에 적용할 수 있는 로직 컴패터블 플랫 셀 마스크 롬(logic compatible flat cell mask ROM)을 제조하는 방법에 관한 것이다.

일반적으로 비휘발성 메모리 소자 중에서 마스크 롬은 소자의 제조 공정에서 데이터가 기록되는 것을 특징으로 한다. 이러한 마스크 롬은 동작속도를 향상시키기 위하여 많은 셀 전류가 흐르는 플랫 셀(flat cell) 구조를 채택하고 있다. 도1a는 마스크 롬에서의 플랫 셀 구조를 나타낸 레이아웃이며, 도1b는 1-1' 부분의 단면도를 나타낸 것이다. 도1a 및 도1b를 참조하면, 종래의 플랫 셀 구조는 실리콘 기판위에 일정한 간격을 두고 평행하게 형성된 다수의 BN+ (buried N+)(101) 영역 및 각각의 BN+영역 사이로 정의되는 채널지역(102)이 형성되고, 상기 채널영역 위에 형성된 게이트 산화막 및 상기 게이트 산화막(103)과 연결되어 BN+영역 위에 형성되어 있는 BN 산화막(104)이 형성되고, 상기 게이트 산화막 및 BN산화막 위에 상기 BN+영역과 교차하도록 형성된 게이트 전극(105)으로 구성되어 있다. 이러한 구조의 플랫 셀에서 상기 게이트 전극은 B 또는 P가 도핑된 폴리실리콘 위에 게이트 전극의 도선 저항을 감소시키기 위하여 형성한 텅스텐 실리사이드(WSix)가 형성된 폴리사이드 구조를 채택하고 있으며 반면 상기 플랫 셀의 주변에 위치한 로직 회로에서는 샐리사이드(salicide) 공정을 이용하여 게이트 전극에 코발트 실리사이드나 티타늄 실리사이드를 사용하고 있다. 샐리사이드 공정에 의해 형성된 게이트 전극의 저항이 텅스텐 실리사이드를 사용하는 게이트 전극에 비해 낮으므로 소자의 집적도가 증가하여 게이트 선폭이 감소할수록 샐리사이드 공정을 채택하는 것이 유리하다. 그러나 종래의 마스크 롬의 플랫 셀은 샐리사이드 공정을 적용하기 매우 어려운 구조를 가지고 있다. 이는 플랫 셀은 도1a 및 도1b에 나타낸 것과 같이 활성지역에 형성된 BN+ 영역 위의 BN 산화막으로 소자 분리(isolation)를 시키는 것이으로, 종래의 샐리사이드 구조를 적용하게 되면 게이트 전극 위 뿐만 아니라 상기 셀의 소스/드레인에도 실리사이드가 형성되며 따라서 소스/드레인 간의 단락이 발생하여 소자 동작이 불가능 해지기 때문이다. 즉 도2에 나타난 것과 같이 점선으로 표현된 셀이 선택되기 위해서는 제2워드라인(201)과 제2비트라인(202) 및 제3비트라인(203)이 선택되어야 한다. 이때 제2 비트라인 및 제3비트라인은 가상접지 구조이므로 제2 비트라인이 접지이면 제3비트라인은 Vcc가 되어야하는데, 만약 샐리사이드 공정을 적용하게 되면 상기 제2 및 제3 비트라인이 단락되어 항상 온 상태로 인식되게 되므로 소자의 동작이 불가능하게 되는 것이다. 따라서 0.18um 이상의 로직 회로를 구비한 마스크 롬에서도 플랫 셀 부분은 0.35um급의 폴리사이드 구조의 게이트를 사용하고 있다. 따라서 로직 회로와 플랫 셀 부분의 SPICE 파라메터가 달 라, 기존의 로직 회로에 플랫 셀을 추가하여 제품을 개발하고 자 할 때에는 새롭게 설계를 진행하여야만 하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 마스크 롬의 로직 회로 부분의 샐리사이드 공정 진행 시 플랫 셀 부분의 게이트 전극에도 로직 회로 부분과 동일한 실리사이드가 형성되게 하는 것을 특징으로 하는 로직 컴패터블 플랫 셀 마스크 롬(logic compatible flat cell mask ROM)을 제조에 관한 것이다.

상기와 같은 목적을 달성하기 위하여 본 발명은, 마스크 롬의 로직 회로의 샐리사이드 공정 진행 전에 플랫 셀 부분의 소스/드레인 부분을 절연막으로 차단하고 게이트 전극 부분만 노출시켜 샐리사이드 공정시에 상기 노출된 게이트 전극 부분에도 실리사이드가 형성되게 하는 것을 특징으로 한다. 이때 상기 실리사이드에는 코발트 실리사이드, 티타늄 실리사이드, 니켈 실리사이드 등을 포함한다. 보다 구체적으로 본 발명은 실리콘 기판위에 BN+영역, 채널, BN산화막, 게이트 산화막 및 스페이서를 구비한 게이트를 포함하는 플랫 셀 및 소스/드레인, 게이트 산화막 및 스페이서를 구비한 게이트를 포함하는 로직 회로 부분을 형성하는 단계; 절연막을 전면에 도포하는 단계; 절연막의 제거을 통해 플랫 셀 부분의 게이트 전극인 폴리실 리콘이 노출되게 하는 단계; 감광층를 도포하고 노광 공정 및 식각 공정을 이용하여 로직 회로 부분의 절연체를 제거하는 단계; 및 샐리사이드 공정을 수행하는 단계를 포함한다.

이하 첨부된 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 본 발명의 기술적 사상의 한도 내에서 여러 형태로 구현될 수 있으며 여기에 설명하는 실시예에 한정되지 않는다.

도3a 내지 도3h 에는 본 발명의 특징에 따른 마스크롬 제작 방법이 단계별로 도시되어 있다. 도3a에 나타낸 것과 같이 실리콘 기판위에 필드산화막(303), BN+영역(304), BN산화막(305), 게이트 산화막(306) 및 스페이서(307)를 구비한 게이트 전극(308)를 포함하는 플랫 셀 부분(301)및 소스/드레인(309), 게이트 산화막 및 스페이서를 구비한 게이트를 포함하는 로직회로 부분(302)을 형성한다. 이때 상기 플랫 셀 부분과 로직 회로 부분의 게이트 전극은 동일한 폴리실리콘으로 형성된다. 이러한 구조의 형성 방법은 종래의 기술로서 당업자에게 자명한 것 인 바, 여기서 자세한 설명은 생략한다. 다음, 도3b에 나타낸 것과 같이 절연막(310)을 도포하여 게이트 전극 간의 간극을 모두 매립한다. 이때 도포되는 절연막은 저압화학기상증착법(low pressure chemical vapor deposition)에 의한 산화막을 포함한다. 이때 플랫 셀 부분의 게이트의 밀도는 로직 회로 부분의 밀도에 비해 매우 높으므로 상기 저압화화기상증착법에 의할 시 플랫 셀 부분에서는 게이트 전극 간격이 산화막에 의해 완전히 갭필(gap fill)된다. 그러나 상대적으로 밀도가 높지않은 로직 회로 부분은 간격이 완전히 갭필되지 않고 산화막이 게이트 구조를 그대로 따라서 성장하게 된다. 다음, 도3c에 나타낸 것과 같이 감광층(311)을 도포한 후 리플로우(reflow) 시키다. 이때 셀 부분과 로직 회로 부분의 산화막이 갭필된 양상이 달라 리플로우 된 감광층의 도포 형태의 차이가 발생한다. 즉 셀 부분에서는 산화막의 골 부분의 깊이가 얕으므로 감광층이 매우 얇게 형성되나, 로직 회로 부분은 감광층의 리플로우로 인하여 산화막이 갭필되지 않은 지역에 두껍게 형성되게 된다. 이러한 리플로우 특성은 감광층 이외에도 BARC(bottm anit-reflection coating)을 사용하여도 동일한 효과를 얻을 수 있다. 도3c에서와 같이 플랫 셀 부분에 비해 로직 회로 부분의 감광층의 두께가 더 두꺼움에 따라 이후 식각 공정에서 로직 회로 부분의 활성 영역이 식각시 보호되는 것이 가능하며 이는 플랫 셀 부분에 비해 로직 회로 부분의 패턴 밀도가 낮기 때문에 가능한 것이다. 다음, 도3d에서와 같이, 도포된 감광층을 차단막(blocking layer)로 하여 에치백(etchback) 공정을 수행하여 게이트 전극 위에 존재하는 산화막을 제거한다. 이때 에치백 공정 중 로직 회로 부분의 활성 영역에는 감광층이 두껍게 존재하여 식각이 일어나는 것을 차단하므로 본 단계에서는 게이트 전극 위에 존재하는 산화막 만이 제거되게 된다. 경우에 따라 본 단계에서는 게이트 위에 산화막을 최소한으로 잔존시켜 이후 샐리사이드 공정을 위한 코발트 도포전 행해지는 전세정(precleaning)과정에서 상기 잔존 산화막이 제거되도록 에치백 조건을 조정하는 것도 가능하다. 다음, 도3e에 나타난 것과 같이, 감광층(312)을 도포하고 노광 공정을 통해 로직 회로 부분의 감광층을 모두 제거한 후 식각 공정을 통해 로직 회로 부분의 산화막을 모두 제거한다. 상기 식각 공정은 건식 식각 또는 습식 식각이 모두 가능하나 식각 시 활성영역의 손상을 방지하기 위하여 건식 식각을 적용하는 경우에는 건식 식각을 수행하여 일정 정도의 산화막을 잔존시킨 후 상기 잔존 산화막을 습식 식각으로 제거하는 것이 바람직하다. 산화막의 제거가 완료되면 감광층을 제거한 후 도3f에서와 같이 실시사이드를 형성하기 위한 금속(313)를 도포하고 이후 샐리사이드 공정을 진행한다. 이때 코발트, 티타늄, 니켈 중에서 선택된 어느 하나를 사용할 수도 있다. 코발트 샐리사이드 공정의 경우, 코발트를 약 484℃ 에서 60초 동안 제1 RTP(rapid thermal process)를 진행하여 코발트를 실리콘과 반응 시키고, 반응 되지 않은 코발트는 후속 선택적 식각 공정에서 제거한다. 이후 818℃, 30초 조건으로 제2 RTP 를 진행하여 안정하고 저항이 낮은 코발트-실리사이드를 형성 한다. 이를 통해 도3g에서와 같이 로직 회로 부분은 게이트 전극과 활성영역 모두 실리사이드(314)가 형성되고, 플랫 셀 부분은 게이트 전극에만 실리사이드가 형성된다. 샐리사이드 공정을 완료하고 난 다음, 도3h에서와 같이, 장기간 보관 및 이후 공정에 사용하기 위한 장벽층으로 티타늄 질화막(315)을 형성 한다. 일반적으로 마스크 롬은 고객의 코드 (또는 프로그램)을 코딩 하기 바로 전 단계에서 보관 되어 있다가 고객의 주문에 따라서 코딩 (코드 이온주입 공정) 을 완료한 다음 이후 공정으로 진행 된다.

본 발명에 의할 경우 플랫 셀 부분의 게이트 전극 위에 텅스텐 실리사이드보다 비저항이 낮은 코발트 실리사이드를 형성하게 되어, 소자의 고속화에 기여하고, 게이트 전극으로 사용하는 폴리실리콘의 두께를 얇게 할 수 있어, 이로 인해 코드 이온 주입 에너지를 낮출 수 있다. 이로 인해 장비 유지/운용뿐만 아니라 이온 주입 시 (일반적으로 B 사용) 산란되는 효과가 감소하여 셀 간의 교란이 감소되는 효과가 있다. 또한 샐리사이드 공정을 이용하여 플랫 셀 부분 및 로직 회로 부분의 게이트 전극 위에 실리사이드를 동시에 형성하므로 공정 단순화에 기여할 수 있다. 또한 기존 마스크 롬은 플랫 셀 부분에 샐리사이드 공정을 사용하지 못하여 SPICE 파라메터가 달라지고, 이로 인하여 기존 로직 회로 부분에 메모리를 추가 하여 제품을 만들고자 할 때 매번 새로 설계를 진행해야 할 필요가 있었으나, 본 발명의 논리 컴패터블 마스크 롬에 의할 경우 로직 임베디드 마스크 롬(logic embeded mask ROM)이 가능하다.

Claims (8)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 플랫 셀 및 로직 회로 부분을 포함하는 노아형 플랫 셀 마스크 롬를 제작하는 방법으로서,

   (a) BN+ 영역과 채널과 BN 산화막 및 게이트 산화막을 구비한 실리콘 기판에 폴리실리콘을 사용하여 측벽에 스페이서가 형성된 게이트 전극을 형성하는 단계;

   (b) 절연막을 전면에 도포하는 단계;

   (c) 상기 플랫 셀 부분 및 로직 회로 부분의 게이트 전극의 폴리실리콘이 노출되도록 상기 절연막을 제거하는 단계;

   (d) 감광층를 도포하고 노광 공정 및 식각 공정을 이용하여 로직 회로 부분에 존재하는 절연막을 식각한 후 감광층을 제거하는 단계; 및

   (e) 샐리사이드 공정을 수행하여 게이트 전극의 폴리실리콘 상부와 소오스/드레인 영역 모두에 실리사이드를 형성하는 단계

   를 포함하며,

   상기 (c) 단계는

   (c-1) 감광층, BARC 중에서 선택된 어느 하나를 도포한 후 리플로우 시키는 단계; 및

   (c-2) 에치백(etchback) 공정을 이용하여 상기 절연막을 전면 식각하는 것을 특징으로 하는 로직 컴패터블 마스크 롬의 제작 방법.
6. 제5항에 있어서, 상기 (e) 단계 전에 전세정(precleaning) 과정을 통해 상기 (c-2) 단계에서 잔존하는 상기 절연막을 모두 제거하는 단계를 더 포함하는 것을 특징으로 하는 로직 컴패터블 마스크 롬의 제작 방법.
7. 플랫 셀 및 로직 회로 부분을 포함하는 노아형 플랫 셀 마스크 롬를 제작하는 방법으로서,

   (a) BN+ 영역과 채널과 BN 산화막 및 게이트 산화막을 구비한 실리콘 기판에 폴리실리콘을 사용하여 측벽에 스페이서가 형성된 게이트 전극을 형성하는 단계;

   (b) 절연막을 전면에 도포하는 단계;

   (c) 상기 플랫 셀 부분 및 로직 회로 부분의 게이트 전극의 폴리실리콘이 노출되도록 상기 절연막을 제거하는 단계;

   (d) 감광층를 도포하고 노광 공정 및 식각 공정을 이용하여 로직 회로 부분에 존재하는 절연막을 식각한 후 감광층을 제거하는 단계; 및

   (e) 샐리사이드 공정을 수행하여 게이트 전극의 폴리실리콘 상부와 소오스/드레인 영역 모두에 실리사이드를 형성하는 단계

   를 포함하며,

   상기 (d) 단계에 있어 상기 절연막의 식각은

   (d-1) 건식 식각으로 제1차 식각을 수행하는 단계; 및

   (d-2) 습식 식각을 이용한 제2차 식각을 수행하여 상기 (d-1) 과정에서 잔존하는 상기 절연막을 모두 제거하는 것을 특징으로 하는 로직 컴패터블 마스크 롬의 제작 방법.
8. 삭제

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