CN116209261A - 金属浮栅存储器及其制造方法 - Google Patents
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Abstract
本发明公开了一种金属浮栅存储器，具有金属浮栅侧壁结构，金属浮栅侧壁结构包括：自对准形成于第一栅极沟槽侧面的第一氧化层以及第二氮化层并叠加形成第一侧侧墙。以第二氮化层的第二侧面为自对准条件对底部的半导体衬底进行刻蚀形成的第二凹槽。第三隧穿氧化层自对准形成在第二氮化层的第二侧面和底部的第二凹槽的侧面并延伸到第二凹槽的底部表面。金属浮栅自对准形成在第三隧穿氧化层的第二侧面，在金属浮栅的第二侧面形成有第二侧侧墙，由第四氧化层、第五氮化层、第六氧化层和第七氮化层叠加而成。金属浮栅侧壁结构呈ONO‑金属浮栅‑ONON结构。本发明还提供一种金属浮栅存储器的制造方法。本发明能降低金属浮栅周围的氧含量从而改善器件的擦除性能。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别涉及一种金属浮栅存储器。本发明还涉及一种金属浮栅存储器的制造方法。
背景技术
随着微电子技术的发展,闪存(Flash)存储器也面临了一系列的挑战,如更低的功耗,更快的速度,更高的集成度等。对于传统多晶硅(poly)浮栅(floating gate，FG)存储器而言,多晶硅浮栅的厚度随着器件特征尺寸的减小而同步减薄,这使得具有高能量的入射电子增多。大量的高能入射电子对阻挡氧化层造成损伤,产生更多的陷阱和缺陷,影响器件的可靠性。为了克服这一问题,以金属替代多晶硅作为浮栅的方案被提出来,因此对金属浮栅存储器性能的研究和改善得到了比较广泛的关注。
当前的工艺采用垂直的TiN作为浮栅的材料，水平电场引导式写操作和尖端TiN无电压耦合的擦操作，能极大提升擦写效率，但采用TiN金属材料作为浮栅结构，在后续高温工艺步骤后，容易造成TiN金属浮栅性能发生变化，尤其是尖端部分易被氧化，擦除速度偏慢
现有技术存在如下问题：
FG的TiN受周围环境及工艺过程影响，顶部区域的TiN金属性能发生变化，被氧化,造成擦除电压偏高，速度过慢。
能谱仪(energy dispersive spectrometer，EDS)线扫(line scan)对FG各区域元素含量进性分析：发现FG顶部区域即擦除(Erase)区域,氧含量高于其他区域，TiN中N含量几乎为零。
申请人分析认为，现有金属浮栅存储器的顶部FG富氧环境，后续工艺，N扩散，空位产生，氧替代了N空位。
现有38超级闪存(super flash，SF)为基于38nm节点的SF，现有38SF中采用了TiN作为金属浮栅。现结合附图说明如下：
如图1所示，是现有采用金属浮栅存储器的超级闪存的结构示意图；现有超级闪存包括：
栅极沟槽103，形成于源区102顶部且所述栅极沟槽103的底部表面低于所述半导体衬底101的顶部表面以及所述栅极沟槽103的顶部表面高于所述半导体衬底101的顶部表面。
通常，所述半导体衬底101包括硅衬底。
所述源区102形成于所述栅极沟槽103底部的所述半导体衬底101表面区域中。
通常，在垂直于图1的剖面对应的纸面方向上，不同超级闪存的存储单元的所述源区102连接在一起并形成源区线(SL)。
浮栅105和控制栅107形成于所述栅极沟槽103中。
通常，所述控制栅107通常采用钨栅。所述控制栅107和底部的所述源区102直接接触。
在所述浮栅105的第一侧面和所述栅极沟槽103的侧面以及底部表面之间形成有氧化层104。所述氧化层104为HTO氧化层，所述氧化层104作为写入即编程时的隧穿氧化层。
在所述浮栅105的第二侧面和所述控制栅107的侧面之间形成有氧化层106。所述氧化层106为HTO氧化层。
所述浮栅105采用TiN层；所述浮栅105的顶端高于所述控制栅107的顶部表面。
两个字线栅108对称设置在所述栅极沟槽103两侧的所述半导体衬底101上，所述字线栅108和所述半导体衬底101之间隔离有第一栅介质层(未显示)。
在所述栅极沟槽103的侧面和所述字线栅108的第二侧面之间隔离有第二介质层109，第一栅极间介质层由所述第二介质层109和所述氧化层104叠加而成，所述第二介质层109通常为氧化层。
在所述浮栅105的顶部形成有擦除栅113，所述浮栅105中存储的电荷通过顶部尖端向所述擦除栅113中放电实现擦除。由于，所述栅极沟槽103中对称的设置有两个所述浮栅105，故通常，所述擦除栅113覆盖的区域会大于所述栅极沟槽103的形成区域；所述擦除栅113和底部的所述第一栅极间介质层、所述浮栅105和所述氧化层106之间隔离有第二栅极间介质层112。
通常，所述第二介质层109和所述第二栅极间介质层112都采用氧化层，故图1中所述第二介质层109、所述第二栅极间介质层112、所述氧化层104和所述氧化层106对应的图像都采用相同的点填充。
漏区111自对准形成在所述字线栅108的第一侧面的所述半导体衬底101表面区域中。通常，在所述字线栅108的第一侧面还形成有侧墙(未显示)，所述漏区111和所述字线栅108的第一侧面的侧墙自对准。在所述漏区111一侧还形成有轻掺杂漏区(LDD)110，所述轻掺漏区110和所述字线栅108的第一侧面自对准。
通常，所述字线栅108为多晶硅栅或者金属栅；所述擦除栅113位多晶硅栅或者金属栅。
图1所示的现有采用金属浮栅存储器的超级闪存即现有金属浮栅存储器通常采用金属浮栅侧壁结构，所述字线栅108之间的结构都采用侧壁工艺形成。对字线栅之间的侧壁结构单独说明如下：
如图2所示，是现有具有金属浮栅侧壁结构的金属浮栅存储器的结构示意图；现有具有金属浮栅侧壁结构的金属浮栅存储器包括：
形成于半导体衬底201上的字线栅202。
字线栅202通常通过硬质掩膜层定义，字线栅202刻蚀完成后，字线栅202的间隔区域作为金属浮栅侧壁结构对应的栅极沟槽203。
在栅极沟槽203的侧面形成氧化层204组成的侧墙。
以氧化层204的侧面为自对准条件对半导体衬底201进行刻蚀形成凹槽，氧化层204的侧面之间的间隔区域和凹槽组成第二栅极沟槽205，第二栅极沟槽205对应于图1中的栅极沟槽103。
在第二栅极沟槽205的侧面和底部表面形成隧穿氧化层206。
在隧穿氧化层206的侧面自对准形成有TiN组成的金属浮栅207。
氧化层208自对准形成在金属浮栅207的侧面，氮化层209自对准形成在氧化层208的侧面。
在氮化层209的间隔区域中形成有所述控制栅210。
图2仅描述和金属浮栅侧壁结构相关的结构，其他结构省略，具体请参考图1所示，如源区、漏区和擦除栅都省略。
通常，隧穿氧化层206采用高温氧化(HTO)工艺形成的HTO氧化层，厚度例如为
氧化层208通常为采用原子层沉积(ALD)工艺形成的ALD氧化层和HTO氧化层的叠加层，ALD氧化层的厚度为例如为
HTO氧化层的厚度为例如为/>
氮化层209通常为采用ALD工艺形成的ALD氮化层，厚度例如为
进行ESD分析发现，图2所示的金属浮栅侧壁结构中，在金属浮栅的顶部区域的N含量几乎为零，具体请参考图5A所示。如图5A所示，是图2所示的现有金属浮栅存储器的金属浮栅各位置处的ESD line scan曲线；图5A中，显示了浮栅的三个区域的ESD line scan曲线，分别为FG顶部，FG中部和FG底部。曲线中显示了含有四种元素，分别为O、Si、Ti和N，对应的曲线分别用元素标出。图5A中底部的三组曲线图为顶部的三组曲线图中对应虚线框内的放大图，比较底部的三组曲线图可知，虚线圈501、502和503都是Ti的含量峰值区域，但是虚线圈501中N含量接近零，也即，金属浮栅的顶部区域的N含量接近零。
发明内容
本发明所要解决的技术问题是提供一种金属浮栅存储器，能降低金属浮栅周围的氧含量，使得金属浮栅的材料特性在高温热过程中得到保护并从而改善器件的擦除性能，同时使器件的面积和编程性能得到保持。为此，本发明还提供一种金属浮栅存储器的制造方法。
为解决上述技术问题，本发明提供的金属浮栅存储器具有金属浮栅侧壁结构。
所述金属浮栅侧壁结构形成于第一栅极沟槽中，所述第一栅极沟槽将底部的半导体衬底表面打开。
所述金属浮栅侧壁结构包括：
自对准形成于所述第一栅极沟槽侧面的第一氧化层以及第二氮化层，所述第一氧化层和所述第二氮化层叠加形成第一侧侧墙。
以所述第二氮化层的第二侧面为自对准条件对底部的所述半导体衬底进行刻蚀形成的第二凹槽。
第三隧穿氧化层自对准形成在所述第二氮化层的第二侧面和底部的所述第二凹槽的侧面并延伸到所述第二凹槽的底部表面。
金属浮栅自对准形成在所述第三隧穿氧化层的第二侧面，所述金属浮栅和所述半导体衬底之间通过所述第三隧穿氧化层隔离。
在所述金属浮栅的第二侧面形成有第二侧侧墙，所述第二侧侧墙由第一层侧墙和第二层侧墙叠加而成，所述第一层侧墙由第四氧化层和第五氮化层叠加而成，第二层侧墙由第六氧化层和第七氮化层叠加而成。
所述金属浮栅侧壁结构呈ONO-金属浮栅-ONON结构，O表示氧化层，N表示氮化层，所述金属浮栅两侧的氮化层用于降低所述金属浮栅两侧的氧含量，从而保护所述金属浮栅的材料特性。
进一步的改进是，所述金属浮栅的材料包括TiN。
进一步的改进是，所述金属浮栅存储器还包括形成于所述半导体衬底表面上的字线栅，所述字线栅由第一栅介质层和第二栅极导电材料层叠加而成。
所述第一栅极沟槽由两个相邻的所述字线栅的第二侧面之间的间隔区组成。
漏区自对准形成在所述字线栅的第一侧面外的所述半导体衬底的表面区域中。
进一步的改进是，在所述第一栅极沟槽的两个侧面都形成有一个所述金属浮栅侧壁结构。
在所述第一栅极沟槽内的两个所述金属浮栅侧壁结构之间的区域中形成有控制栅；所述金属浮栅的顶部表面高于所述控制栅的顶部表面。
源区形成在所述第二凹槽的底部的所述半导体衬底的表面区域中，所述控制栅的底部和所述源区接触。
进一步的改进是，所述第一氧化层采用由HTO工艺形成HTO氧化层。
所述第二氮化层采用由ALD工艺形成ALD氮化层。
所述第三隧穿氧化层采用HTO氧化层。
所述第四氧化层采用由ALD工艺形成ALD氧化层。
所述第五氮化层采用ALD氮化层。
所述第六氧化层采用HTO氧化层。
所述第七氮化层采用ALD氮化层。
进一步的改进是，所述第二凹槽的深度为
进一步的改进是，在所述金属浮栅的顶部表面之上形成有擦除栅，所述金属浮栅和所述擦除栅之间隔离有第一栅间介质层。
为解决上述技术问题，本发明提供的金属浮栅存储器的制造方法中，金属浮栅存储器具有金属浮栅侧壁结构，所述金属浮栅侧壁结构的形成步骤包括：
步骤一、形成第一栅极沟槽，所述第一栅极沟槽将底部的半导体衬底表面打开。
步骤二、依次形成第一氧化层和第二氮化层，所述第一氧化层形成于所述第一栅极沟槽的侧面和底部表面以及所述第一栅极沟槽的外侧表面，所述第二氮化层形成于所述第一氧化层的表面。
步骤三、对所述第二氮化层进行全面刻蚀，使所述第二氮化层仅保留在所述第一栅极沟槽的侧面处的所述第一氧化层的第二侧面；由所述第一氧化层和所述第二氮化层叠加形成第一侧侧墙。
步骤四、以所述第二氮化层为自对准条件对暴露的所述半导体衬底进行刻蚀形成第二凹槽。
步骤五、形成第三隧穿氧化层，所述第三隧穿氧化层形成在所述第二氮化层的第二侧面和底部的所述第二凹槽的内侧表面。
步骤六、在所述第三隧穿氧化层的第二侧面自对准形成金属浮栅，所述金属浮栅和所述半导体衬底之间通过所述第三隧穿氧化层隔离。
步骤七、形成第四氧化层，所述第四氧化层覆盖在所述金属浮栅的第二侧面、所述第二凹槽中暴露的所述第三隧穿氧化层的表面；在所述第四氧化层的表面依次形成第五氮化层、第六氧化层和第七氮化层。
步骤八、依次对所述第七氮化层、所述第六氧化层、所述第五氮化层、所述第四氧化层和所述第三隧穿氧化层进行全面刻蚀且由刻蚀后保留在所述金属浮栅的第二侧面的所述第四氧化层、所述第五氮化层、所述第六氧化层和所述第七氮化层叠加形成第二侧侧墙，所述第二侧侧墙由第一层侧墙和第二层侧墙叠加而成，所述第一层侧墙由所述第四氧化层和所述第五氮化层叠加而成，所述第二层侧墙由所述第六氧化层和所述第七氮化层叠加而成。
所述金属浮栅侧壁结构呈ONO-金属浮栅-ONON结构，O表示氧化层，N表示氮化层，所述金属浮栅两侧的氮化层用于降低所述金属浮栅两侧的氧含量，从而保护所述金属浮栅的材料特性。
进一步的改进是，所述金属浮栅的材料包括TiN。
进一步的改进是，步骤一中，还包括在所述半导体衬底表面上形成字线栅，形成所述字线栅的分步骤包括：
依次在所述半导体衬底表面形成第一栅介质层和第二栅极导电材料层。
对所述第二栅极导电材料层和所述第一栅介质层进行图形化刻蚀形成由刻蚀后的所述第一栅介质层和所述第二栅极导电材料层叠加而成的所述字线栅。
所述第一栅极沟槽由两个相邻的所述字线栅的第二侧面之间的间隔区组成。
进一步的改进是，在所述第一栅极沟槽的两个侧面都形成有一个所述金属浮栅侧壁结构；步骤八完成后，还包括：
在所述第一栅极沟槽内的两个所述金属浮栅侧壁结构之间的区域中形成控制栅；所述金属浮栅的顶部表面高于所述控制栅的顶部表面。
进一步的改进是，所述第一氧化层采用由HTO工艺形成HTO氧化层。
所述第二氮化层采用由ALD工艺形成ALD氮化层。
所述第三隧穿氧化层采用HTO氧化层。
所述第四氧化层采用由ALD工艺形成ALD氧化层。
所述第五氮化层采用ALD氮化层。
所述第六氧化层采用HTO氧化层。
所述第七氮化层采用ALD氮化层。
进一步的改进是，所述第二凹槽的深度为
进一步的改进是，在所述控制栅形成之后，还包括：
形成第一栅间介质层。
形成擦除栅，所述擦除栅位于所述金属浮栅的顶部表面之上，所述金属浮栅和所述擦除栅之间隔离有所述第一栅间介质层。
进一步的改进是，在所述控制栅形成之前，还包括：进行源区注入在所述第二凹槽的底部的所述半导体衬底的表面区域中形成源区，所述控制栅的底部和所述源区接触。
在所述字线栅形成之后，还包括：进行漏区注入在所述字线栅的第一侧面外的所述半导体衬底的表面区域中自对准形成漏区。
本发明具有金属浮栅侧壁结构，在金属浮栅的第一侧面处的第一侧侧墙中形成有第二氮化层，在金属浮栅的第二侧面处的第二侧侧墙中形成有第五氮化层和第七氮化层，这样的设置使得金属浮栅侧壁结构呈ONO-金属浮栅-ONON结构，这样能大大减少金属浮栅周围的氧含量，例如金属浮栅周围的氧含量仅由和金属浮栅直接接触的第三隧穿氧化层和第四氧化层的决定，和现有结构相比，金属浮栅两侧直接接触的氧化层的厚度大大减少，故能大大降低金属浮栅周围的氧含量，金属浮栅周围的氧含量降低后能使金属浮栅在高温热过程中被氧化的量大大减少，使得金属浮栅的顶部尖端部分也不容易被氧化，从而能使得金属浮栅的材料特性在高温热过程中得到保护，并从而改善器件的擦除性能。
和现有结构相比，由于本发明依然采用金属浮栅侧壁结构，故第一栅极沟槽的尺寸并不需要扩大，所以，本发明能使器件的面积得到保持，也即本发明同样能使器件的面积做到最小化。
和现有结构相比，本发明的第二凹槽是和第二氮化层的第二侧面自对准，故金属浮栅和半导体衬底之间是通过第三隧穿氧化层隔离，第二氮化层的插入并不会影响第三隧穿氧化层的厚度，编程时，编程载流子是通过穿过第三隧穿氧化层进入到金属浮栅中，由于第二氮化层不会影响第三隧穿氧化层的厚度，故器件的编程性能能得到保持。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有采用金属浮栅存储器的38超级闪存的结构示意图；
图2是现有具有金属浮栅侧壁结构的金属浮栅存储器的结构示意图；
图3是本发明实施例金属浮栅存储器的结构示意图；
图4A-图4G是本发明实施例金属浮栅存储器的制造方法中形成浮栅的各分步骤中的器件结构示意图；
图5A是图2所示的现有金属浮栅存储器的金属浮栅各位置处的ESD line scan曲线；
图5B是本发明实施例金属浮栅存储器的金属浮栅各位置处的ESD line scan曲线。
具体实施方式
如图3所示，是本发明实施例金属浮栅存储器的结构示意图；本发明实施例金属浮栅存储器具有金属浮栅侧壁结构。
所述金属浮栅侧壁结构形成于第一栅极沟槽303中，所述第一栅极沟槽303将底部的半导体衬底301表面打开，也即所述半导体衬底301的表面会露出并作为所述第一栅极沟槽303的底部表面。
所述金属浮栅侧壁结构包括：
自对准形成于所述第一栅极沟槽303侧面的第一氧化层304以及第二氮化层305，所述第一氧化层304和所述第二氮化层305叠加形成第一侧侧墙。
以所述第二氮化层305的第二侧面为自对准条件对底部的所述半导体衬底301进行刻蚀形成的第二凹槽306。
在一些实施例中，所述第二凹槽306的深度为
第三隧穿氧化层307自对准形成在所述第二氮化层305的第二侧面和底部的所述第二凹槽306的侧面并延伸到所述第二凹槽306的底部表面。
金属浮栅308自对准形成在所述第三隧穿氧化层307的第二侧面，所述金属浮栅308和所述半导体衬底301之间通过所述第三隧穿氧化层307隔离。
在所述金属浮栅308的第二侧面形成有第二侧侧墙，所述第二侧侧墙由第一层侧墙和第二层侧墙叠加而成，所述第一层侧墙由第四氧化层309和第五氮化层310叠加而成，第二层侧墙由第六氧化层311和第七氮化层312叠加而成。
所述金属浮栅侧壁结构呈ONO-金属浮栅308-ONON结构，O表示氧化层，N表示氮化层，所述金属浮栅308两侧的氮化层用于降低所述金属浮栅308两侧的氧含量，从而保护所述金属浮栅308的材料特性。
本发明实施例中，所述金属浮栅308的材料包括TiN。
所述金属浮栅存储器还包括形成于所述半导体衬底301表面上的字线栅302，所述字线栅302由第一栅介质层和第二栅极导电材料层叠加而成。
所述第一栅极沟槽303由两个相邻的所述字线栅302的第二侧面之间的间隔区组成。
漏区(图3中未显示)自对准形成在所述字线栅302的第一侧面外的所述半导体衬底301的表面区域中。
在所述第一栅极沟槽303的两个侧面都形成有一个所述金属浮栅侧壁结构。
在所述第一栅极沟槽303内的两个所述金属浮栅侧壁结构之间的区域中形成有控制栅313；所述金属浮栅308的顶部表面高于所述控制栅313的顶部表面。
源区(图3中未显示)形成在所述第二凹槽306的底部的所述半导体衬底301的表面区域中，所述控制栅313的底部和所述源区接触。
在所述金属浮栅308的顶部表面之上形成有擦除栅315，所述金属浮栅308和所述擦除栅315之间隔离有第一栅间介质层314。
图3仅显示了和所述金属浮栅侧壁结构相关的结构，器件的整体结构如整体结构中的也请参考图1所示。
所述金属浮栅308的存储电荷是通过穿过所述第三隧穿氧化层307实现写入，即从所述金属浮栅308的底部区域实现写入。
而擦除操作则是通过加在所述金属浮栅308和所述擦除栅315中的电压实现存储电荷的擦除。图3中，所述金属浮栅308会同时覆盖两个所述金属浮栅308以及所述金属浮栅308之间的区域。
本发明实施例中，所述第一氧化层304采用由HTO工艺形成HTO氧化层。
所述第二氮化层305采用由ALD工艺形成ALD氮化层。
所述第三隧穿氧化层307采用HTO氧化层。
所述第四氧化层309采用由ALD工艺形成ALD氧化层。
所述第五氮化层310采用ALD氮化层。
所述第六氧化层311采用HTO氧化层。
所述第七氮化层312采用ALD氮化层。
在一些实施例中，所述第二凹槽306的深度为
所述第二氮化层305的厚度为
/>
所述第三隧穿氧化层307的厚度为
所述金属浮栅308的厚度为
所述第四氧化层309的厚度为
所述第五氮化层310的厚度为
所述第六氧化层311的厚度为
所述第七氮化层312的厚度为
本发明实施例具有金属浮栅侧壁结构，在金属浮栅308的第一侧面处的第一侧侧墙中形成有第二氮化层305，在金属浮栅308的第二侧面处的第二侧侧墙中形成有第五氮化层310和第七氮化层312，这样的设置使得金属浮栅侧壁结构呈ONO-金属浮栅308-ONON结构，这样能大大减少金属浮栅308周围的氧含量，例如金属浮栅308周围的氧含量仅由和金属浮栅308直接接触的第三隧穿氧化层307和第四氧化层309的决定，和现有结构相比，金属浮栅308两侧直接接触的氧化层的厚度大大减少，故能大大降低金属浮栅308周围的氧含量，金属浮栅308周围的氧含量降低后能使金属浮栅308在高温热过程中被氧化的量大大减少，使得金属浮栅308的顶部尖端部分也不容易被氧化，从而能使得金属浮栅308的材料特性在高温热过程中得到保护，并从而改善器件的擦除性能。
和现有结构相比，由于本发明实施例依然采用金属浮栅侧壁结构，故第一栅极沟槽303的尺寸并不需要扩大，所以，本发明实施例能使器件的面积得到保持，也即本发明实施例同样能使器件的面积做到最小化。
和现有结构相比，本发明实施例的第二凹槽306是和第二氮化层305的第二侧面自对准，故金属浮栅308和半导体衬底301之间是通过第三隧穿氧化层307隔离，第二氮化层305的插入并不会影响第三隧穿氧化层307的厚度，编程时，编程载流子是通过穿过第三隧穿氧化层307进入到金属浮栅308中，由于第二氮化层305不会影响第三隧穿氧化层307的厚度，故器件的编程性能能得到保持。
如图5B所示，是本发明实施例金属浮栅存储器的金属浮栅各位置处的ESD linescan曲线，图5B中，图5A中，显示了浮栅的四个区域的ESD line scan曲线，对应的区域分别标在浮栅的照片上，包括：标记601a对应的FG顶部，标记601b对应的FG顶部，标记601c对应的FG中部，标记601d对应的FG底部，对应了4个曲线图，各曲线图中都显示了含有四种元素，分别为O、Si、Ti和N，对应的曲线分别用元素标出，Ti元素对应的曲线的延伸比较淡。各曲线图中，虚线框601、602、603和604处都是Ti的含量峰值区域，可以看出各区域的N含量充足；和图5A中的虚线圈501处的N含量相比，同为FG顶部区域的虚线框601和602中的N含量都得到提升，故最后能提升器件的擦除速率。
如图4A至图4G所示，是本发明实施例金属浮栅存储器的制造方法中形成浮栅的各分步骤中的器件结构示意图；本发明实施例金属浮栅存储器的制造方法中，金属浮栅存储器具有金属浮栅侧壁结构，所述金属浮栅侧壁结构的形成步骤包括：
步骤一、如图4A所示，形成第一栅极沟槽303，所述第一栅极沟槽303将底部的半导体衬底301表面打开。
本发明实施例方法中，还包括在所述半导体衬底301表面上形成字线栅302，形成所述字线栅302的分步骤包括：
依次在所述半导体衬底301表面形成第一栅介质层和第二栅极导电材料层。
对所述第二栅极导电材料层和所述第一栅介质层进行图形化刻蚀形成由刻蚀后的所述第一栅介质层和所述第二栅极导电材料层叠加而成的所述字线栅302。
在一些实施例方法中，在图形化刻蚀过程中采用了硬质掩膜层，图4A中，硬质掩膜层包括依次叠加的氧化层401、氮化层402和氧化层403。
所述第一栅极沟槽303由两个相邻的所述字线栅302的第二侧面之间的间隔区组成。
步骤二、如图4B所示，依次形成第一氧化层304和第二氮化层305，所述第一氧化层304形成于所述第一栅极沟槽303的侧面和底部表面以及所述第一栅极沟槽303的外侧表面，所述第二氮化层305形成于所述第一氧化层304的表面。
步骤三、如图4C所示，对所述第二氮化层305进行全面刻蚀，使所述第二氮化层305仅保留在所述第一栅极沟槽303的侧面处的所述第一氧化层304的第二侧面；由所述第一氧化层304和所述第二氮化层305叠加形成第一侧侧墙。
步骤四、如图4C所示，以所述第二氮化层305为自对准条件对暴露的所述半导体衬底301进行刻蚀形成第二凹槽306。
图4D为图4C中所述第一栅极沟槽303附件区域的放大图，下面都以图4D所示的区域的放大图进行描述。
步骤五、如图4E所示，形成第三隧穿氧化层307，所述第三隧穿氧化层307形成在所述第二氮化层305的第二侧面和底部的所述第二凹槽306的内侧表面。
步骤六、如图4E所示，在所述第三隧穿氧化层307的第二侧面自对准形成金属浮栅308，所述金属浮栅308和所述半导体衬底301之间通过所述第三隧穿氧化层307隔离。
本发明实施例方法中，所述金属浮栅308的材料包括TiN。
所述金属浮栅308采用进行所述金属浮栅308的金属层的沉积，之后对金属层进行全面刻蚀，由刻蚀后保留在所述第三隧穿氧化层307的第二侧面的金属层组成所述金属浮栅308。
步骤七、如图4F所示，形成第四氧化层309，所述第四氧化层309覆盖在所述金属浮栅308的第二侧面、所述第二凹槽306中暴露的所述第三隧穿氧化层307的表面；在所述第四氧化层309的表面依次形成第五氮化层310、第六氧化层311和第七氮化层312。
步骤八、如图4G所示，依次对所述第七氮化层312、所述第六氧化层311、所述第五氮化层310、所述第四氧化层309和所述第三隧穿氧化层307进行全面刻蚀且由刻蚀后保留在所述金属浮栅308的第二侧面的所述第四氧化层309、所述第五氮化层310、所述第六氧化层311和所述第七氮化层312叠加形成第二侧侧墙，所述第二侧侧墙由第一层侧墙和第二层侧墙叠加而成，所述第一层侧墙由所述第四氧化层309和所述第五氮化层310叠加而成，所述第二层侧墙由所述第六氧化层311和所述第七氮化层312叠加而成。
所述金属浮栅侧壁结构呈ONO-金属浮栅308-ONON结构，O表示氧化层，N表示氮化层，所述金属浮栅308两侧的氮化层用于降低所述金属浮栅308两侧的氧含量，从而保护所述金属浮栅308的材料特性。
在所述第一栅极沟槽303的两个侧面都形成有一个所述金属浮栅侧壁结构。
如图3所示，步骤八完成后，还包括：
在所述第一栅极沟槽303内的两个所述金属浮栅侧壁结构之间的区域中形成控制栅313；所述金属浮栅308的顶部表面高于所述控制栅313的顶部表面。
在所述控制栅313形成之后，还包括：
形成第一栅间介质层314。
形成擦除栅315，所述擦除栅315位于所述金属浮栅308的顶部表面之上，所述金属浮栅308和所述擦除栅315之间隔离有所述第一栅间介质层314。
在所述控制栅313形成之前，还包括：进行源区注入在所述第二凹槽306的底部的所述半导体衬底301的表面区域中形成源区，所述控制栅313的底部和所述源区接触。所述源区注入能根据实际需要插入在所述控制栅313形成工艺之前进行，例如，能在所述第二凹槽306形成之后进行。
在所述字线栅302形成之后，还包括：进行漏区注入在所述字线栅302的第一侧面外的所述半导体衬底301的表面区域中自对准形成漏区。所述漏区注入能根据需要插入在所述字线栅302形成之后的步骤中，例如：在所述擦除栅315形成之后，以所述字线栅302的第一侧面为自对准条件进行所述漏区注入形成所述漏区。
本发明实施例方法中，所述第一氧化层304采用HTO工艺形成。
所述第二氮化层305采用ALD工艺形成。
所述第三隧穿氧化层307采用HTO工艺形成。
所述第四氧化层309采用ALD工艺形成。
所述第五氮化层310采用ALD工艺形成。
所述第六氧化层311采用HTO工艺形成。
所述第七氮化层312采用ALD工艺形成。
在一些实施例方法中，所述第二凹槽306的深度为
所述第二氮化层305的厚度为
所述第三隧穿氧化层307的厚度为
所述金属浮栅308的厚度为
所述第四氧化层309的厚度为
所述第五氮化层310的厚度为
所述第六氧化层311的厚度为
所述第七氮化层312的厚度为
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种金属浮栅存储器，其特征在于：具有金属浮栅侧壁结构；
所述金属浮栅侧壁结构形成于第一栅极沟槽中，所述第一栅极沟槽将底部的半导体衬底表面打开；
所述金属浮栅侧壁结构包括：
自对准形成于所述第一栅极沟槽侧面的第一氧化层以及第二氮化层，所述第一氧化层和所述第二氮化层叠加形成第一侧侧墙；
以所述第二氮化层的第二侧面为自对准条件对底部的所述半导体衬底进行刻蚀形成的第二凹槽；
第三隧穿氧化层自对准形成在所述第二氮化层的第二侧面和底部的所述第二凹槽的侧面并延伸到所述第二凹槽的底部表面；
金属浮栅自对准形成在所述第三隧穿氧化层的第二侧面，所述金属浮栅和所述半导体衬底之间通过所述第三隧穿氧化层隔离；
在所述金属浮栅的第二侧面形成有第二侧侧墙，所述第二侧侧墙由第一层侧墙和第二层侧墙叠加而成，所述第一层侧墙由第四氧化层和第五氮化层叠加而成，第二层侧墙由第六氧化层和第七氮化层叠加而成；
所述金属浮栅侧壁结构呈ONO-金属浮栅-ONON结构，O表示氧化层，N表示氮化层，所述金属浮栅两侧的氮化层用于降低所述金属浮栅两侧的氧含量，从而保护所述金属浮栅的材料特性。
2.如权利要求1所述的金属浮栅存储器，其特征在于：所述金属浮栅的材料包括TiN。
3.如权利要求2所述的金属浮栅存储器，其特征在于：所述金属浮栅存储器还包括形成于所述半导体衬底表面上的字线栅，所述字线栅由第一栅介质层和第二栅极导电材料层叠加而成；
所述第一栅极沟槽由两个相邻的所述字线栅的第二侧面之间的间隔区组成；
漏区自对准形成在所述字线栅的第一侧面外的所述半导体衬底的表面区域中。
4.如权利要求3所述的金属浮栅存储器，其特征在于：在所述第一栅极沟槽的两个侧面都形成有一个所述金属浮栅侧壁结构；
在所述第一栅极沟槽内的两个所述金属浮栅侧壁结构之间的区域中形成有控制栅；所述金属浮栅的顶部表面高于所述控制栅的顶部表面；
源区形成在所述第二凹槽的底部的所述半导体衬底的表面区域中，所述控制栅的底部和所述源区接触。
5.如权利要求2所述的金属浮栅存储器，其特征在于：
所述第一氧化层采用由HTO工艺形成HTO氧化层；
所述第二氮化层采用由ALD工艺形成ALD氮化层；
所述第三隧穿氧化层采用HTO氧化层；
所述第四氧化层采用由ALD工艺形成ALD氧化层；
所述第五氮化层采用ALD氮化层；
所述第六氧化层采用HTO氧化层；
所述第七氮化层采用ALD氮化层。
6.如权利要求2所述的金属浮栅存储器，其特征在于：所述第二凹槽的深度为
/>
7.如权利要求4所述的金属浮栅存储器，其特征在于：在所述金属浮栅的顶部表面之上形成有擦除栅，所述金属浮栅和所述擦除栅之间隔离有第一栅间介质层。
8.一种金属浮栅存储器的制造方法，其特征在于：金属浮栅存储器具有金属浮栅侧壁结构，所述金属浮栅侧壁结构的形成步骤包括：
步骤一、形成第一栅极沟槽，所述第一栅极沟槽将底部的半导体衬底表面打开；
步骤二、依次形成第一氧化层和第二氮化层，所述第一氧化层形成于所述第一栅极沟槽的侧面和底部表面以及所述第一栅极沟槽的外侧表面，所述第二氮化层形成于所述第一氧化层的表面；
步骤三、对所述第二氮化层进行全面刻蚀，使所述第二氮化层仅保留在所述第一栅极沟槽的侧面处的所述第一氧化层的第二侧面；由所述第一氧化层和所述第二氮化层叠加形成第一侧侧墙；
步骤四、以所述第二氮化层为自对准条件对暴露的所述半导体衬底进行刻蚀形成第二凹槽；
步骤五、形成第三隧穿氧化层，所述第三隧穿氧化层形成在所述第二氮化层的第二侧面和底部的所述第二凹槽的内侧表面；
步骤六、在所述第三隧穿氧化层的第二侧面自对准形成金属浮栅，所述金属浮栅和所述半导体衬底之间通过所述第三隧穿氧化层隔离；
步骤七、形成第四氧化层，所述第四氧化层覆盖在所述金属浮栅的第二侧面、所述第二凹槽中暴露的所述第三隧穿氧化层的表面；在所述第四氧化层的表面依次形成第五氮化层、第六氧化层和第七氮化层；
步骤八、依次对所述第七氮化层、所述第六氧化层、所述第五氮化层、所述第四氧化层和所述第三隧穿氧化层进行全面刻蚀且由刻蚀后保留在所述金属浮栅的第二侧面的所述第四氧化层、所述第五氮化层、所述第六氧化层和所述第七氮化层叠加形成第二侧侧墙，所述第二侧侧墙由第一层侧墙和第二层侧墙叠加而成，所述第一层侧墙由所述第四氧化层和所述第五氮化层叠加而成，所述第二层侧墙由所述第六氧化层和所述第七氮化层叠加而成；
所述金属浮栅侧壁结构呈ONO-金属浮栅-ONON结构，O表示氧化层，N表示氮化层，所述金属浮栅两侧的氮化层用于降低所述金属浮栅两侧的氧含量，从而保护所述金属浮栅的材料特性。
9.如权利要求8所述的金属浮栅存储器的制造方法，其特征在于：所述金属浮栅的材料包括TiN。
10.如权利要求9所述的金属浮栅存储器的制造方法，其特征在于：步骤一中，还包括在所述半导体衬底表面上形成字线栅，形成所述字线栅的分步骤包括：
依次在所述半导体衬底表面形成第一栅介质层和第二栅极导电材料层；
对所述第二栅极导电材料层和所述第一栅介质层进行图形化刻蚀形成由刻蚀后的所述第一栅介质层和所述第二栅极导电材料层叠加而成的所述字线栅；
所述第一栅极沟槽由两个相邻的所述字线栅的第二侧面之间的间隔区组成。
11.如权利要求10所述的金属浮栅存储器的制造方法，其特征在于：在所述第一栅极沟槽的两个侧面都形成有一个所述金属浮栅侧壁结构；步骤八完成后，还包括：
在所述第一栅极沟槽内的两个所述金属浮栅侧壁结构之间的区域中形成控制栅；所述金属浮栅的顶部表面高于所述控制栅的顶部表面。
12.如权利要求9所述的金属浮栅存储器的制造方法，其特征在于：
所述第一氧化层采用由HTO工艺形成HTO氧化层；
所述第二氮化层采用由ALD工艺形成ALD氮化层；
所述第三隧穿氧化层采用HTO氧化层；
所述第四氧化层采用由ALD工艺形成ALD氧化层；
所述第五氮化层采用ALD氮化层；
所述第六氧化层采用HTO氧化层；
所述第七氮化层采用ALD氮化层。
13.如权利要求9所述的金属浮栅存储器的制造方法，其特征在于：所述第二凹槽的深度为
14.如权利要求11所述的金属浮栅存储器的制造方法，其特征在于：在所述控制栅形成之后，还包括：
形成第一栅间介质层；
形成擦除栅，所述擦除栅位于所述金属浮栅的顶部表面之上，所述金属浮栅和所述擦除栅之间隔离有所述第一栅间介质层。
15.如权利要求14所述的金属浮栅存储器的制造方法，其特征在于：在所述控制栅形成之前，还包括：进行源区注入在所述第二凹槽的底部的所述半导体衬底的表面区域中形成源区，所述控制栅的底部和所述源区接触；
在所述字线栅形成之后，还包括：进行漏区注入在所述字线栅的第一侧面外的所述半导体衬底的表面区域中自对准形成漏区。
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