CN1652303A - 制造半导体器件的方法 - Google Patents
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Abstract
一种制造半导体器件的制造方法，包括：在半导体衬底上形成栅绝缘膜；在所说栅绝缘膜上形成栅电极，从而与所说半导体衬底电绝缘；腐蚀所说栅电极、所说栅绝缘膜和所说半导体衬底从而形成沟槽，该沟槽将用于形成器件的器件区与所说衬底上表面上的其它区电隔离；在氢气H2和氧气O2气氛中氧化所说半导体衬底的衬底侧表面和所说栅电极的栅极侧表面，该衬底侧表面形成所说沟槽的一部分侧表面，该栅极侧表面形成所说沟槽的另一部分侧表面。
Description
本申请是申请日为2002年6月28日、申请号为02127569.6、发明名称为“半导体器件和制造半导体器件的方法”的专利申请的分案申请。
本申请基于并要求2001年1月29日提交的日本专利申请No.2001-198571为优先权，在此将参考其整个内容。
技术领域
本发明涉及半导体器件及其制造方法，更具体地涉及具有由STI器件隔离的半导体器件及其制造方法。
背景技术
为了降低半导体器件尺寸，许多年以来已经采用由STI(浅沟槽隔离)将器件隔离的方法替代用于器件隔离的选择氧化技术。STI是一种通过制造沟槽将形成器件的器件区域与半导体器件中其它区域电绝缘的技术。在STI中，在器件隔离区域形成沟槽来替代选择氧化。
图8是在制造步骤中具有常规STI的半导体器件700的放大的剖面图。在半导体衬底10的上表面上形成栅绝缘膜20。由非晶硅薄膜形成的栅电极30重叠在栅绝缘膜20之上。在栅电极30上淀积氮化硅膜40。在氮化硅膜40上淀积氧化硅膜50。
通过光刻选择腐蚀去除氮化硅膜40和氧化硅膜50形成预定的图形。之后，采用氧化硅膜50作为掩膜，选择腐蚀去除栅电极30、栅绝缘膜20和半导体衬底10。在此腐蚀中，形成沟槽60直至凹进半导体衬底10。
随后，在氧气O2气氛、保持在1000℃下通过RTO(快速热氧化)氧化沟槽60的侧面和底部。图8中，按放大比例示出RTO处理之后的沟槽60及周围结构。
在沟槽60的侧表面和底表面上，通过RTO形成氧化硅膜70。氧化硅膜70保护半导体衬底10等。
通常，氧化种子(seed)扩散进入作为半导体衬底的单晶硅时的扩散系数比扩散进入非晶硅时的扩散系数要小。
因此，在RTO氧化工艺之后，在作为半导体衬底10的单晶硅上形成的氧化硅膜70b的厚度T2比在栅电极30上形成的氧化硅膜70a的厚度T1要薄。
无论在单晶硅或非晶硅中，随着氧化的进行，位于两个平面界面处的侧边或角之类的端部受到比平整表面部分要大的应力。氧化种子很难扩散到单晶硅或非晶硅的这种端部。因此，就产生单晶硅或非晶硅的平整表面更容易氧化而它的端部难以氧化的现象。
图2B是图8中由虚线圆圈出的半导体衬底的端部和栅电极的端部放大的剖面图。因为半导体衬底10的端部和栅电极30的端部比平整表面更难氧化，所以在半导体衬底10和栅电极30上形成的氧化膜就比在它们的平整表面上的厚度要薄，并沿它们的端部变得更薄。结果，半导体衬底10的端部和栅电极30的端部就尖锐(见图2B的虚线圆的内侧)。半导体衬底10和栅电极30的端部形状越尖锐，其所受的应力就越大。因此，端部处电场就更易集中。
此外，因为氧化硅膜70b比氧化硅膜70a薄，所以当从相对于半导体衬底10的衬底上表面的垂直方向(见图2B中的点-和-破折号线)看时，栅电极30的端部重叠在衬底上表面12的平面部分。
当栅电极30和栅绝缘膜20上的应力变得更大时，栅绝缘膜20俘获(trapped)的电子增加(此后称为俘获电子)。俘获电子的增加导致阈值电压的波动(见图6)。
阈值电压的波动阻碍了半导体器件700的常规操作。倘若采用栅电极30作为存储器的浮栅电极，那些缺陷常常降低写和擦除操作的可能频率(此后称作耐(endurance)R/W特性)(见图7)。
因此，当从垂直于半导体衬底10的衬底上表面12的方向看时，由于易于集中电场的栅电极30的端部重叠在衬底上表面12的平整部分，所以半导体器件700中发生所不希望出现的栅电阻电压降低。
发明内容
根据本发明的一个实施例，提供一种半导体器件，包括：具有衬底上表面的半导体衬底，在该衬底上形成一个器件，具有与衬底上表面相对的相对表面、并通过栅绝缘膜与半导体衬底电绝缘的栅电极，穿过栅电极进入半导体衬底内形成的沟槽，该沟槽将用于形成器件的器件区与衬底上表面的其它区域电隔离，在形成沟槽的一部分侧表面的半导体衬底的衬底侧表面和衬底上表面之间限定的第一边界端部，以及在形成沟槽的另一部分侧表面的栅电极的栅极侧表面和相对表面之间限定的第二边界端部，其中所说第一边界端部和第二边界端部具有不小于30埃的曲率半径的球形形状。
根据本发明的另一个实施例，提供一种半导体器件，包括：具有衬底上表面的半导体衬底，在该衬底上形成一个器件；具有与衬底上表面相对的相对表面、并通过栅绝缘膜与半导体衬底电绝缘的栅电极，穿过栅电极进入半导体衬底内形成的沟槽，该沟槽将用于形成器件的器件区与衬底上表面的其它区域电隔离，在形成沟槽的一部分侧表面的半导体衬底的衬底侧表面和衬底上表面之间限定的第一边界端部，以及在形成沟槽的另一部分侧表面的栅电极的栅极侧表面和相对表面之间限定的第二边界端部，其中当从垂直于衬底上表面的方向看时所说第一边界端部与第二边界端部重叠。
根据本发明的又一个实施例，提供一种半导体器件制造方法，包括：在半导体衬底上形成栅绝缘膜；在栅绝缘膜上形成栅电极从而与半导体衬底电绝缘；腐蚀栅电极、栅绝缘膜和半导体衬底形成沟槽，该沟槽将与用于形成器件的器件区的衬底上表面上的其它区域电隔离；在氢气H2和氧气O2气氛下氧化半导体衬底的衬底侧表面和栅电极的栅极侧表面，该衬底侧表面形成沟槽的一部分侧表面，该栅极侧表面形成沟槽的另一部分侧表面。
根据本发明的又一个实施例，提供一种半导体器件的制造方法，包括：在半导体衬底上形成栅绝缘膜；在栅绝缘膜上形成栅电极从而与半导体衬底电绝缘；腐蚀栅电极、栅绝缘膜和半导体衬底形成沟槽，该沟槽与将用于形成器件的器件区的衬底上表面上的其它区域电隔离；在臭氧O3气氛下氧化半导体衬底的衬底侧表面和栅电极的栅极侧表面，该衬底侧表面形成沟槽的一部分侧表面，该栅极侧表面形成沟槽的另一部分侧表面。
附图说明
图1A是根据本发明的实施例的具有STI的半导体器件100中的沟槽和它的周围结构的放大的剖面图；
图1B是在图1A的制造工艺之后的半导体器件100中的沟槽和它的周围结构的放大的剖面图；
图1C是在图1B的制造工艺之后的半导体器件100中的沟槽和它的周围结构的放大的剖面图；
图2A是在通过RTO氧化处理之前的半导体衬底的端部和栅电极的端部放大的剖面图；
图2B是在通过RTO氧化处理之后常规半导体器件中的半导体衬底的端部和栅电极的端部放大的剖面图；
图2C是在通过RTO氧化处理之后根据本发明的半导体器件中的半导体衬底的端部和栅电极的端部放大的剖面图；
图3示出说明边界端部15、35的曲率半径与俘获电子的变化(ΔVge)之间的关系曲线图；
图4示出说明栅绝缘膜中的应力与俘获电子的变化(ΔVge)之间的关系曲线图；
图5示出说明向栅绝缘膜20提供恒定电流的时间周期与俘获电子的变化(ΔVge)之间的关系曲线图；
图6示出说明半导体器件的阈值电压(Vt)与栅绝缘膜20中的俘获电子的变化(ΔVge)之间的关系曲线图；
图7示出说明半导体器件的存储器中的耐W/E特性和半导体器件的阈值电压之间的关系曲线图；
图8是在制造步骤中具有STI的常规半导体器件700放大的剖面图。
具体实施方式
下面将参照附图解释本发明的实施例。然而，该实施例不能解释成限制本发明。
图1A、1B和1C是根据本发明的实施例具有STI的半导体器件100中的沟槽和它的周围结构的剖面图。按图1A、图1B和图1C顺序制造半导体器件100。
首先参照图1A，在半导体衬底10的上表面上形成由氧化硅膜形成的栅绝缘膜20，例如大约10nm厚。在栅绝缘膜20上形成由非晶硅膜形成的栅电极30，例如大约60nm厚。在栅电极30上淀积氮化硅膜40。在氮化硅膜40上淀积氧化硅膜50。
采用光刻将氮化硅膜40和氧化硅膜50选择腐蚀成预定图形。此后，利用氧化硅膜50作为掩膜，通过腐蚀选择去除栅电极30、栅绝缘膜20和半导体衬底10。在此腐蚀中，形成穿过栅电极30和栅绝缘膜20并到达半导体衬底10的沟槽60。
随后，如图1B中所示，在包含氢气H2和氧气O2的气氛中，保持在1000℃，通过RTO氧化沟槽60的侧表面部分和底表面部分。图1B示出在氢气H2和氧气O2气氛中氧化之后的沟槽60和它的周围结构的放大的剖面图。沿半导体衬底10的侧表面形成的氧化膜厚度T3和沿栅电极30的侧表面形成的厚度T4基本上相等。在本实施例中假定厚度T3和厚度T4为大约6nm。
此后，如图1C所示，采用HDP(高密度等离子体)技术淀积氧化硅材料80从而填埋沟槽60。然后，通过CMP平坦化氧化硅材料80，之后在氮气氛中、保持在约900℃下加热半导体衬底10。接着将半导体衬底10暴露到NH4F溶液之后，在大约150℃下通过磷酸(phosphation)去除氮化硅膜40。此后，通过低压CVD在氧化硅材料80和栅电极30上淀积含磷的多晶硅90。
经过一些进一步的步骤，就完成了具有由沟槽60进行器件隔离的半导体器件100。
图2A是在通过RTO氧化处理之前的半导体器件100或700中的半导体衬底10的端部和栅电极30的端部的放大的剖面图。图2B是在通过RTO氧化处理之后常规半导体器件700中的半导体衬底10的端部和栅电极30的端部的放大的剖面图。图2C是在通过RTO氧化处理之后根据本实施例的半导体器件100中的半导体衬底10的端部和栅电极30的端部的放大的剖面图。
图1B中的虚线圆圈出的半导体衬底10的端部和栅电极30的端部按比例放大显示在图2C中。
如图2C中所示，根据本实施例的半导体器件100与半导体衬底电绝缘，并包括具有与半导体衬底10的衬底表面12相对的相对表面32的栅电极30、和穿透栅电极30并延伸进入半导体衬底10的沟槽60。在半导体衬底10和栅电极30之间形成栅绝缘膜20以至使它们电绝缘。
例如半导体衬底10由单晶硅制成。例如栅绝缘膜20可以是通过氧化半导体衬底10形成的氧化硅膜。例如通过淀积非晶硅形成栅电极30。
通过RTO在半导体衬底10的衬底侧壁表面14上形成氧化硅膜70a，并在栅电极30的栅极侧表面34上形成氧化硅膜70b。在本实施例中，氧化硅膜70a的厚度T3和氧化硅膜70b的厚度T4基本相等。
倘若按常规技术在氧气O2(干氧)气氛中进行沟槽60的侧表面和底表面氧化，氧化种子的扩散系数相对小。特别地，氧化种子扩散进入单晶硅时所表现出的扩散系数比扩散进入非晶硅时要小。因此，如图2B中所示，氧化硅膜70b的厚度T2变得比氧化硅膜70a的厚度T1薄。
在本发明的实施例中，在氢气H2和氧气O2气氛中进行沟槽60的侧表面和底表面的氧化。在此情况下，氧化种子表现出比常规的氧化种子更大的扩散系数。扩散进入单晶硅中的扩散系数与扩散进入非晶硅中的扩散系数相比非常大。因此，单晶硅和非晶硅之间的氧化速度差值减小了，其结果是氧化硅膜70a的厚度T3与氧化硅膜70b的厚度T4就基本上相同。
在本实施例中，通过高温下下的RTO引起氢气H2和氧气O2的相互作用来产生氧基，并且该氧基作为氧化种子。然而，当采用O3(臭氧)替代氢气H2和氧气O2进行氧化时，根据本实施例同样可以获得相同结构的半导体器件100。
在该实施例中，由于氧化种子的扩散系数变得相对较大，在承受应力的半导体衬底10的端部和栅电极30的端部处促进氧化。因此，在根据本实施例的半导体器件100中，与常规器件的端部不一样，半导体衬底10的端部和栅电极30的端部不尖锐或成斜角。
在根据本实施例的半导体器件100中，在形成一部分沟槽60的衬底侧表面14和衬底上表面12之间限定的半导体衬底10的边界端部15以及在形成一部分沟槽60的栅极侧表面34和相对表面12之间限定的栅电极30的边界端部35变圆为曲率半径不小于30埃的球形形状。对于常规的半导体器件700，因为没有明显限定半导体衬底10的边界端部和栅电极30的边界端部，所以在此称它们为半导体衬底10的端部和栅电极30的端部。因此，在根据本实施例的半导体器件100中，边界端部15和边界端部35分别相应于半导体衬底10的端部和栅电极30的端部。
一旦形成具有曲率半径不小于某个值的球形的边界端部15、30就可以减轻集中到边界端部15、30的应力集中。同时，就减轻了到边界端部15、35处的局部电场集中。
在根据本实施例的半导体器件100中，因为氧化硅膜70a的厚度T3与氧化硅膜70b的厚度T4基本上相等，所以当从垂直于衬底上表面12方向看时衬底上表面12和边界端部35不重叠，相对表面12和边界端部15不重叠。换句话说，从垂直于衬底上表面12方向看时边界端部35、15出现重叠。
由于这种结构，即使电场集中到边界端部15、35，栅绝缘膜20也不可能击穿，这种特征有利于提高半导体器件的产量。
图3示出说明边界端部15、35的曲率半径与俘获电子的变化(ΔVge)之间的关系曲线图。ΔVge为表示在栅绝缘膜20中所俘获的电子的变化的栅电压的变化。该图示出在从栅电极30提供0.1A/cm2、20秒的恒定电流应力到栅绝缘膜20并注入大约2C/cm2的电荷之后俘获电子的变化的实际测定值。
当边界端部15、35的曲率半径小于大约30埃时，ΔVge较大，并且俘获电子的数量也大。当边界端部15、35的曲率半径大于大约30埃时，ΔVge小，并且俘获电子的数量也小。当曲率半径超过大约30埃时，ΔVge的降低速率加快。因此，当边界端部15、35的曲率半径调整为大约30埃或更大时，显著地减轻了边界端部15、35的应力集中和电场集中。
图4示出说明栅绝缘膜中的应力与俘获电子量之间的变化(ΔVge)之间的关系图。图4中所示的横坐标表示栅绝缘膜20中的应力，反之纵坐标表示俘获电子的变化(ΔVge)。该图示出在从栅电极30提供0.1A/cm2、20秒的恒定电流应力到栅绝缘膜20并注入大约2C/cm2的电荷于之后常规半导体器件700和根据本实施例的半导体器件100的每一个器件中俘获电子的变化的模拟值。在图4中，当栅电极30中的应力降低时，ΔVge值也降低。
当氧化硅膜70a和氧化硅膜70b的厚度差值增加时，栅绝缘膜20的应力就增加。此外，当边界端部15、35的应力增加时，栅绝缘膜20中的应力就增加。因此应当理解，根据本实施例的半导体器件100的栅绝缘膜20中的俘获电子的数量小于常规半导体器件700的栅绝缘膜20中的俘获电子的数量。
在图3和图4之间ΔVge的数值和符号不同。这是因为图3示出ΔVge的实验值和绝对值，而图4示出具有正或负符号的模拟值。
图5示出说明提供到栅绝缘膜20的恒定电流的持续时间与栅绝缘膜20中的俘获电子的变化(ΔVge)之间的典型关系图。图5教导当提供到栅绝缘膜20的恒定电流的持续时间变长时，俘获电子的数量就增加。
图6示出说明半导体器件的阈值电压(Vt)与栅绝缘膜20中的俘获电子的变化(ΔVge)之间的关系图。图6教导半导体器件的阈值电压与俘获电子的数量成比例变化。
与常规半导体器件700比较，根据本实施例的半导体器件100的栅绝缘膜20中的俘获的电子(ΔVge)的数量少(见图4和5)，因此阈值电压的波动较小(见图6)。这意味着半导体器件100比半导体器件700更能承受电应力并具有较长的寿命。
图7示出说明半导体器件的存储器中耐W/E特性和半导体器件的阈值电压之间的典型关系图。图7教导，当写/擦频率增加时，栅绝缘膜20中的俘获的电子的数量就增加，并且半导体器件的阈值电压造成波动。
从图4至6中，应当理解，根据本实施例的半导体器件100比常规半导体器件700表现出更小的、与恒定电流应力相关的俘获电子变化(ΔVge)。因此，在采用栅电极30作为它的浮栅电极的非挥发性半导体存储器件中，即使进行更高频率的写/擦操作，根据本实施例的半导体器件100工作将比常规半导体器件700具有更小的俘获电子变化(ΔVge)和更小的阈值电压波动。而且，即使用于更频繁的写/擦操作，半导体器件100可以比半导体器件700在作为浮栅电极的栅电极30中更长时期地保持电荷。
尽管已经参考图4至7结合俘获电子进行了解释，本发明也可以类似地应用于俘获空穴。
依据上文中所解释的本实施例的半导体器件保证由于应力和电场并没有集中在半导体衬底和非晶硅薄膜的端部，相对于常规半导体器件，俘获电子更少并且耐栅极电压更高。
根据本发明的实施例的半导体器件的制造方法可以制造一种半导体器件，其中由于应力和电场并不集中在半导体衬底和非晶硅薄膜的端部，所以俘获电子更少并且耐栅极电压比常规方法(制造的器件)更高。
Claims (1)
1.一种制造半导体器件的制造方法，包括：
在半导体衬底上形成栅绝缘膜；
在所说栅绝缘膜上形成栅电极，从而与所说半导体衬底电绝缘；
腐蚀所说栅电极、所说栅绝缘膜和所说半导体衬底从而形成沟槽，该沟槽将用于形成器件的器件区与所说衬底上表面上的其它区电隔离；
在氢气H2和氧气O2气氛中氧化所说半导体衬底的衬底侧表面和所说栅电极的栅极侧表面，该衬底侧表面形成所说沟槽的一部分侧表面，该栅极侧表面形成所说沟槽的另一部分侧表面。
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