JPH11251581A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11251581A JPH11251581A JP10049414A JP4941498A JPH11251581A JP H11251581 A JPH11251581 A JP H11251581A JP 10049414 A JP10049414 A JP 10049414A JP 4941498 A JP4941498 A JP 4941498A JP H11251581 A JPH11251581 A JP H11251581A
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Abstract
(57)【要約】
【課題】パンチスルー、ナローチャネル効果の発生、お
よびゲート絶縁膜の絶縁耐圧の低下を防止でき、かつト
レンチ溝を自己整合的に形成できるＭＯＳトランジスタ
の製造方法を提供すること。 【解決手段】ｐ型ウェル１上にゲート酸化膜２、第１の
多結晶シリコン膜３を順次形成する。次に島状の素子形
成領域を規定するパターン５をマスクにして、第１の多
結晶シリコン膜３をエッチングし、ゲート電極３を形成
した後、ゲート電極３の側面に酸化抑制物質としての窒
素を導入する。次にパターン５をマスクにしてｐ型ウェ
ル１をエッチングすることにより、トレンチ７をゲート
電極３と自己整合的に形成する。この後は通常通りに、
素子分離絶縁膜、ゲート引き出し電極を形成する。
よびゲート絶縁膜の絶縁耐圧の低下を防止でき、かつト
レンチ溝を自己整合的に形成できるＭＯＳトランジスタ
の製造方法を提供すること。 【解決手段】ｐ型ウェル１上にゲート酸化膜２、第１の
多結晶シリコン膜３を順次形成する。次に島状の素子形
成領域を規定するパターン５をマスクにして、第１の多
結晶シリコン膜３をエッチングし、ゲート電極３を形成
した後、ゲート電極３の側面に酸化抑制物質としての窒
素を導入する。次にパターン５をマスクにしてｐ型ウェ
ル１をエッチングすることにより、トレンチ７をゲート
電極３と自己整合的に形成する。この後は通常通りに、
素子分離絶縁膜、ゲート引き出し電極を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、素子分離溝および
ＭＯＳトランジスタ等のＭＯＳ型素子を有する半導体装
置およびその製造方法に関する。
ＭＯＳトランジスタ等のＭＯＳ型素子を有する半導体装
置およびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の素子分離技術と
して、トレンチ分離法が広く使用されている。この素子
分離法は高集積化に適しているが以下のような問題があ
る。トレンチは素子分離絶縁膜により完全には埋め込ま
れないので、素子領域形成の端部（素子形成領域と素子
分離絶領域との境界部）が露出し、角ができる。
して、トレンチ分離法が広く使用されている。この素子
分離法は高集積化に適しているが以下のような問題があ
る。トレンチは素子分離絶縁膜により完全には埋め込ま
れないので、素子領域形成の端部（素子形成領域と素子
分離絶領域との境界部）が露出し、角ができる。
【０００３】そのため、図５に示すように、素子形成領
域（活性層）６１を横切って素子分離領域（素子分離絶
縁膜）６２上にもゲート電極６３を形成すると、素子領
域形成６１の端部の角６４に形成されたゲート酸化膜６
５がゲート電極６３で覆われてしまう。その結果、素子
形成領域６１の端部におけるゲート酸化膜６５の絶縁耐
圧が低くなるという問題が起こる。
域（活性層）６１を横切って素子分離領域（素子分離絶
縁膜）６２上にもゲート電極６３を形成すると、素子領
域形成６１の端部の角６４に形成されたゲート酸化膜６
５がゲート電極６３で覆われてしまう。その結果、素子
形成領域６１の端部におけるゲート酸化膜６５の絶縁耐
圧が低くなるという問題が起こる。
【０００４】そこで、このような問題を解決するため
に、以下のようなＭＯＳトランジスタの製造方法が提案
されている（特願平６−１５０２４１）。図６、図７
に、その工程断面図を示す。図６にはゲート電極を通
り、チャネル幅方向に平行な面の断面が示され、図７に
はゲート電極を通り、チャネル幅方向に平行な面の断面
と、チャネル長方向に平行な面の断面が示されている。
に、以下のようなＭＯＳトランジスタの製造方法が提案
されている（特願平６−１５０２４１）。図６、図７
に、その工程断面図を示す。図６にはゲート電極を通
り、チャネル幅方向に平行な面の断面が示され、図７に
はゲート電極を通り、チャネル幅方向に平行な面の断面
と、チャネル長方向に平行な面の断面が示されている。
【０００５】まず、図６（ａ）に示すように、シリコン
基板（不図示）の表面に、例えば硼素体積濃度が１×１
０16ｃｍ-3のｐ型ウェル７１を形成する。この後、しき
いち電圧を調整するためにｐ型ウェル７１に不純物イオ
ンを注入する。
基板（不図示）の表面に、例えば硼素体積濃度が１×１
０16ｃｍ-3のｐ型ウェル７１を形成する。この後、しき
いち電圧を調整するためにｐ型ウェル７１に不純物イオ
ンを注入する。
【０００６】次に同図（ａ）に示すように、ｐ型ウェル
７１上に例えば厚さ１０ｎｍの熱酸化膜（ゲート酸化
膜）７２、ゲート電極となる例えば厚さ４００ｎｍ、燐
体積濃度１×１０20ｃｍ-3の第１の多結晶シリコン膜７
３を順次形成する。
７１上に例えば厚さ１０ｎｍの熱酸化膜（ゲート酸化
膜）７２、ゲート電極となる例えば厚さ４００ｎｍ、燐
体積濃度１×１０20ｃｍ-3の第１の多結晶シリコン膜７
３を順次形成する。
【０００７】次に図６（ｂ）に示すように、第１の多結
晶シリコン膜７３上に厚さが例えば３５０ｎｍの酸化膜
７４をＣＶＤ法を用いて形成した後、この酸化膜７４上
にフォトレジストパターン７５を形成する。
晶シリコン膜７３上に厚さが例えば３５０ｎｍの酸化膜
７４をＣＶＤ法を用いて形成した後、この酸化膜７４上
にフォトレジストパターン７５を形成する。
【０００８】次に図６（ｃ）に示すように、フォトレジ
ストパターン７５をマスクにして、酸化膜７４、第１の
多結晶シリコン膜７３、ゲート酸化膜７２、ｐ型ウェル
７１（シリコン基板）をＲＩＥ法により順次エッチング
して、ゲート電極７３、素子分離溝としてのトレンチ７
６を形成する。このトレンチ７６によりｐ型ウェル７１
は素子形成領域および素子分離領域の２つの領域に分け
られる。この後、フォトレジストパターン７５を剥離す
る。
ストパターン７５をマスクにして、酸化膜７４、第１の
多結晶シリコン膜７３、ゲート酸化膜７２、ｐ型ウェル
７１（シリコン基板）をＲＩＥ法により順次エッチング
して、ゲート電極７３、素子分離溝としてのトレンチ７
６を形成する。このトレンチ７６によりｐ型ウェル７１
は素子形成領域および素子分離領域の２つの領域に分け
られる。この後、フォトレジストパターン７５を剥離す
る。
【０００９】ここで、酸化膜７４をエッチングした後、
フォトレジストパターン７５を剥離し、フォトレジスト
パターン７５のパターンが転写された酸化膜７４をマス
クにして残りのエッチングを行っても良い。
フォトレジストパターン７５を剥離し、フォトレジスト
パターン７５のパターンが転写された酸化膜７４をマス
クにして残りのエッチングを行っても良い。
【００１０】次に図６（ｄ）に示すように、上記エッチ
ング工程で発生した、ゲート酸化膜７２のエッジ部およ
びトレンチ７６の側面のダメージを除去するため、およ
びトレンチ７６の端部における電界集中を緩和するため
に、例えば塩化水素または水蒸気を含んだ酸化性雰囲気
中での熱酸化により、ｐ型ウェル７１の表面に酸化膜７
７を形成する。このとき、ゲート電極７３の側面も酸化
され、ゲート電極７３の側面にも酸化膜７７が形成され
る。
ング工程で発生した、ゲート酸化膜７２のエッジ部およ
びトレンチ７６の側面のダメージを除去するため、およ
びトレンチ７６の端部における電界集中を緩和するため
に、例えば塩化水素または水蒸気を含んだ酸化性雰囲気
中での熱酸化により、ｐ型ウェル７１の表面に酸化膜７
７を形成する。このとき、ゲート電極７３の側面も酸化
され、ゲート電極７３の側面にも酸化膜７７が形成され
る。
【００１１】次に同図（ｄ）に示すように、トレンチ７
６を埋め込むように、素子分離絶縁膜としての厚さが例
えば１０００ｎｍのＳｉＯ2 膜７８を例えばＴＥＯＳガ
スを用いたＣＶＤ法により全面に形成する。
６を埋め込むように、素子分離絶縁膜としての厚さが例
えば１０００ｎｍのＳｉＯ2 膜７８を例えばＴＥＯＳガ
スを用いたＣＶＤ法により全面に形成する。
【００１２】次に図６（ｅ）に示すように、ゲート電極
７３が露出するまでＳｉＯ2 膜７８をＣＭＰ法を用いて
研磨する。次に図７（ｆ）、図７（ｇ）に示すように、
ゲート電極７３を所定の領域まで引き出すための引き出
しゲート電極７９となる例えば厚さ２００ｎｍ、燐体積
濃度１×１０21ｃｍ-3の第２の多結晶シリコン膜を全面
に形成した後、この第２の多結晶シリコン膜およびゲー
ト電極７３をフォトリソグラフイとエッチングを用いて
加工し、引き出しゲート電極７９を形成するとともに、
ソース・ドレイン拡散層となる領域上のゲート電極７３
を除去する。
７３が露出するまでＳｉＯ2 膜７８をＣＭＰ法を用いて
研磨する。次に図７（ｆ）、図７（ｇ）に示すように、
ゲート電極７３を所定の領域まで引き出すための引き出
しゲート電極７９となる例えば厚さ２００ｎｍ、燐体積
濃度１×１０21ｃｍ-3の第２の多結晶シリコン膜を全面
に形成した後、この第２の多結晶シリコン膜およびゲー
ト電極７３をフォトリソグラフイとエッチングを用いて
加工し、引き出しゲート電極７９を形成するとともに、
ソース・ドレイン拡散層となる領域上のゲート電極７３
を除去する。
【００１３】なお、図７（ｆ）は、ゲート電極７３を通
り、チャネル幅方向に平行な面の断面図、図７（ｇ）
は、ゲート電極７３を通り、チャネル長方向に平行な面
の断面図である。
り、チャネル幅方向に平行な面の断面図、図７（ｇ）
は、ゲート電極７３を通り、チャネル長方向に平行な面
の断面図である。
【００１４】最後に、図７（ｈ）、図７（ｉ）に示すよ
うに、ソース・ドレイン拡散層８０、層間絶縁膜８１、
コンタクトホール８２を形成した後、例えばＡｌにより
ソース・ドレイン配線およびゲート配線の各配線８３を
形成して完成する。
うに、ソース・ドレイン拡散層８０、層間絶縁膜８１、
コンタクトホール８２を形成した後、例えばＡｌにより
ソース・ドレイン配線およびゲート配線の各配線８３を
形成して完成する。
【００１５】この方法によれば、図６（ｃ）の工程で、
ゲート部（ゲート電極７３、ゲート酸化膜７２）のパタ
ーニングの後、続けてフォトレジストパターン７５（ま
たは酸化膜７７）をマスクにしてｐ型ウェル７１をエッ
チングすることにより、ゲート電極７３と自己整合的に
トレンチ７６を形成できる。したがって、素子形成領域
のｐ型ウェル７１（活性層）を横切って酸化膜７８（素
子分離絶縁膜）上にもゲート電極７３が形成されること
はない。
ゲート部（ゲート電極７３、ゲート酸化膜７２）のパタ
ーニングの後、続けてフォトレジストパターン７５（ま
たは酸化膜７７）をマスクにしてｐ型ウェル７１をエッ
チングすることにより、ゲート電極７３と自己整合的に
トレンチ７６を形成できる。したがって、素子形成領域
のｐ型ウェル７１（活性層）を横切って酸化膜７８（素
子分離絶縁膜）上にもゲート電極７３が形成されること
はない。
【００１６】しかしながら、この方法には以下のような
問題がある。ゲート電極７３である第１の多結晶シリコ
ン膜は高濃度の燐を含んでいるので、ゲート電極７３は
ｐ型ウェル７１よりも酸化速度が速い。そのため、図６
（ｄ）の酸化工程で、ゲート電極７３の端部が同図
（ｄ）に示すように活性層の端部よりも内側になってし
まう。
問題がある。ゲート電極７３である第１の多結晶シリコ
ン膜は高濃度の燐を含んでいるので、ゲート電極７３は
ｐ型ウェル７１よりも酸化速度が速い。そのため、図６
（ｄ）の酸化工程で、ゲート電極７３の端部が同図
（ｄ）に示すように活性層の端部よりも内側になってし
まう。
【００１７】その結果、活性層の端部でパンチスルーが
発生したり、チャネル幅が短くなることによって、しき
いち電圧が変化するというナローチャネル効果が発生す
るなどの問題が起こる。
発生したり、チャネル幅が短くなることによって、しき
いち電圧が変化するというナローチャネル効果が発生す
るなどの問題が起こる。
【００１８】ここで、燐の代わりに硼素等のアクセプタ
を含む多結晶シリコン膜をゲート電極７３に用いると、
ゲート電極７３の酸化速度とｐ型ウェル７１の酸化速度
がほぼ等しくなるため、図８に示すように、ゲート電極
７３の端部８４と活性層の端部８５とがほぼ同じ位置で
対向するようになる。
を含む多結晶シリコン膜をゲート電極７３に用いると、
ゲート電極７３の酸化速度とｐ型ウェル７１の酸化速度
がほぼ等しくなるため、図８に示すように、ゲート電極
７３の端部８４と活性層の端部８５とがほぼ同じ位置で
対向するようになる。
【００１９】その結果、これらの２つの端部に挟まれた
部分のゲート酸化膜７２は、その上下に高電界が集中す
るために、ゲート酸化膜７２の絶縁耐圧が低下するとい
う問題があった。
部分のゲート酸化膜７２は、その上下に高電界が集中す
るために、ゲート酸化膜７２の絶縁耐圧が低下するとい
う問題があった。
【００２０】
【発明が解決しようとする課題】上述の如く、従来の素
子分離溝がゲート電極と自己整合的に形成されるＭＯＳ
トランジスタの製造方法は、ゲート電極の端部が活性層
の端部よりも内側になるため、パンチスルーおよびナロ
ーチャネル効果が起こるという問題や、ゲート電極の端
部と活性層の端部とがほぼ同じ位置で対向するため、ゲ
ート酸化膜の耐圧が低下するという問題があった。
子分離溝がゲート電極と自己整合的に形成されるＭＯＳ
トランジスタの製造方法は、ゲート電極の端部が活性層
の端部よりも内側になるため、パンチスルーおよびナロ
ーチャネル効果が起こるという問題や、ゲート電極の端
部と活性層の端部とがほぼ同じ位置で対向するため、ゲ
ート酸化膜の耐圧が低下するという問題があった。
【００２１】本発明は上記事情を考慮してなされたもの
で、その目的とするところは、パンチスルーおよびロー
チャネル効果の発生、ならびにゲート絶縁膜の絶縁耐圧
の低下を防止できる素子分離溝およびＭＯＳ型素子を有
する半導体装置およびその製造方法を提供することにあ
る。
で、その目的とするところは、パンチスルーおよびロー
チャネル効果の発生、ならびにゲート絶縁膜の絶縁耐圧
の低下を防止できる素子分離溝およびＭＯＳ型素子を有
する半導体装置およびその製造方法を提供することにあ
る。
【００２２】
【課題を解決するための手段】［構成］上記目的を達成
するために、本発明（請求項１）に係る半導体装置は、
半導体基板の表面に形成され、島状の素子形成領域を規
定する素子分離溝と、この素子分離溝内に埋め込まれた
素子分離絶縁膜と、前記素子形成領域上の一部にゲート
絶縁膜を介して形成され、かつ前記素子分離溝と自己整
合的に形成されたゲート幅方向の端部のうち、少なくと
も前記ゲート絶縁膜と対向する部分が、前記素子形成領
域の半導体基板の端部の外側に存在する第１の導電膜
と、この第１の導電膜および前記素子分離絶縁膜上に形
成された第２の導電膜とを備えていることを特徴とす
る。
するために、本発明（請求項１）に係る半導体装置は、
半導体基板の表面に形成され、島状の素子形成領域を規
定する素子分離溝と、この素子分離溝内に埋め込まれた
素子分離絶縁膜と、前記素子形成領域上の一部にゲート
絶縁膜を介して形成され、かつ前記素子分離溝と自己整
合的に形成されたゲート幅方向の端部のうち、少なくと
も前記ゲート絶縁膜と対向する部分が、前記素子形成領
域の半導体基板の端部の外側に存在する第１の導電膜
と、この第１の導電膜および前記素子分離絶縁膜上に形
成された第２の導電膜とを備えていることを特徴とす
る。
【００２３】ここで、例えば前記第１の導電膜はゲート
電極、前記第２の導電膜は引き出しゲート電極、または
前記第１の導電膜は浮遊ゲート電極、前記第２の導電膜
は制御ゲート電極である。
電極、前記第２の導電膜は引き出しゲート電極、または
前記第１の導電膜は浮遊ゲート電極、前記第２の導電膜
は制御ゲート電極である。
【００２４】また、本発明（請求項３）に係る半導体装
置の製造方法は、半導体基板上にゲート絶縁膜、第１の
導電膜を順次形成する工程と、島状の素子形成領域を規
定するパターンをマスクにして、前記第１の導電膜をエ
ッチングする工程と、前記第１の導電膜のゲート幅方向
の端部のうち、少なくとも前記ゲート絶縁膜と対向する
部分に酸化抑制物質を導入する工程と、前記パターンを
マスクにして前記半導体基板をエッチングすることによ
り、島状の素子形成領域を規定する素子分離溝を前記第
１の導電膜と自己整合的に形成する工程と、前記素子分
離溝の側面である前記半導体基板の表面を酸化する工程
と、前記素子分離溝内に素子分離絶縁膜を形成する工程
と、前記第１の導電膜および前記素子分離絶縁膜上に第
２の導電膜を形成する工程とを有することを特徴とす
る。
置の製造方法は、半導体基板上にゲート絶縁膜、第１の
導電膜を順次形成する工程と、島状の素子形成領域を規
定するパターンをマスクにして、前記第１の導電膜をエ
ッチングする工程と、前記第１の導電膜のゲート幅方向
の端部のうち、少なくとも前記ゲート絶縁膜と対向する
部分に酸化抑制物質を導入する工程と、前記パターンを
マスクにして前記半導体基板をエッチングすることによ
り、島状の素子形成領域を規定する素子分離溝を前記第
１の導電膜と自己整合的に形成する工程と、前記素子分
離溝の側面である前記半導体基板の表面を酸化する工程
と、前記素子分離溝内に素子分離絶縁膜を形成する工程
と、前記第１の導電膜および前記素子分離絶縁膜上に第
２の導電膜を形成する工程とを有することを特徴とす
る。
【００２５】また、本発明（請求項４）に係る他の半導
体装置の製造方法は、半導体基板上にゲート絶縁膜を形
成する工程と、このゲート絶縁膜上に少なくとも該ゲー
ト絶縁膜と対向する部分に酸化抑制物質を含む第１の導
電膜を形成する工程と、島状の素子形成領域を規定する
パターンをマスクにして、前記第１の導電膜をエッチン
グする工程と、前記パターンをマスクにして前記半導体
基板をエッチングすることにより、島状の素子形成領域
を規定する素子分離溝を前記第１の導電膜と自己整合的
に形成する工程と、前記素子分離溝の側面である前記半
導体基板の表面を酸化する工程と、前記素子分離溝内に
素子分離絶縁膜を形成する工程と、前記第１の導電膜お
よび前記素子分離絶縁膜上に第２の導電膜を形成する工
程とを有することを特徴とする。
体装置の製造方法は、半導体基板上にゲート絶縁膜を形
成する工程と、このゲート絶縁膜上に少なくとも該ゲー
ト絶縁膜と対向する部分に酸化抑制物質を含む第１の導
電膜を形成する工程と、島状の素子形成領域を規定する
パターンをマスクにして、前記第１の導電膜をエッチン
グする工程と、前記パターンをマスクにして前記半導体
基板をエッチングすることにより、島状の素子形成領域
を規定する素子分離溝を前記第１の導電膜と自己整合的
に形成する工程と、前記素子分離溝の側面である前記半
導体基板の表面を酸化する工程と、前記素子分離溝内に
素子分離絶縁膜を形成する工程と、前記第１の導電膜お
よび前記素子分離絶縁膜上に第２の導電膜を形成する工
程とを有することを特徴とする。
【００２６】また、本発明（請求項５）に係る他の半導
体装置の製造方法は、半導体基板上にゲート絶縁膜を形
成する工程と、このゲート絶縁膜上に、酸化物を形成す
る際のエンタルピーが前記半導体基板のそれよりも負に
小さい第１の導電膜を形成する工程と、島状の素子形成
領域を規定するパターンをマスクにして、前記第１の導
電膜をエッチングする工程と、前記パターンをマスクに
して前記半導体基板をエッチングすることにより、島状
の素子形成領域を規定する素子分離溝を前記第１の導電
膜と自己整合的に形成する工程と、前記素子分離溝の側
面である前記半導体基板の表面を酸化する工程と、前記
素子分離溝内に素子分離絶縁膜を形成する工程と、前記
第１の導電膜および前記素子分離絶縁膜上に第２の導電
膜を形成する工程とを有することを特徴とする。
体装置の製造方法は、半導体基板上にゲート絶縁膜を形
成する工程と、このゲート絶縁膜上に、酸化物を形成す
る際のエンタルピーが前記半導体基板のそれよりも負に
小さい第１の導電膜を形成する工程と、島状の素子形成
領域を規定するパターンをマスクにして、前記第１の導
電膜をエッチングする工程と、前記パターンをマスクに
して前記半導体基板をエッチングすることにより、島状
の素子形成領域を規定する素子分離溝を前記第１の導電
膜と自己整合的に形成する工程と、前記素子分離溝の側
面である前記半導体基板の表面を酸化する工程と、前記
素子分離溝内に素子分離絶縁膜を形成する工程と、前記
第１の導電膜および前記素子分離絶縁膜上に第２の導電
膜を形成する工程とを有することを特徴とする。
【００２７】ここで、負に小さいとは、ともに値が負で
その絶対値が小さい方をいい、例えば−４と−１であれ
ば、−１のことをいう。また、本発明（請求項６）に係
る他の半導体装置の製造方法は、半導体基板に酸化促進
物質を導入する工程と、この半導体基板上にゲート絶縁
膜、第１の導電膜を順次形成する工程と、島状の素子形
成領域を規定するパターンをマスクにして、前記第１の
導電膜をエッチングする工程と、前記パターンをマスク
にして前記半導体基板をエッチングすることにより、島
状の素子形成領域を規定する素子分離溝を前記第１の導
電膜と自己整合的に形成する工程と、前記素子分離溝の
側面である前記半導体基板の表面を酸化する工程と、前
記素子分離溝内に素子分離絶縁膜を形成する工程と、前
記第１の導電膜および前記素子分離絶縁膜上に第２の導
電膜を形成する工程とを有することを特徴とする。
その絶対値が小さい方をいい、例えば−４と−１であれ
ば、−１のことをいう。また、本発明（請求項６）に係
る他の半導体装置の製造方法は、半導体基板に酸化促進
物質を導入する工程と、この半導体基板上にゲート絶縁
膜、第１の導電膜を順次形成する工程と、島状の素子形
成領域を規定するパターンをマスクにして、前記第１の
導電膜をエッチングする工程と、前記パターンをマスク
にして前記半導体基板をエッチングすることにより、島
状の素子形成領域を規定する素子分離溝を前記第１の導
電膜と自己整合的に形成する工程と、前記素子分離溝の
側面である前記半導体基板の表面を酸化する工程と、前
記素子分離溝内に素子分離絶縁膜を形成する工程と、前
記第１の導電膜および前記素子分離絶縁膜上に第２の導
電膜を形成する工程とを有することを特徴とする。
【００２８】［作用］本発明によれば、第１の導電膜の
端部が素子形成領域の半導体基板（活性層）の端部より
も外側に存在するので、パンチスルーおよびナローチャ
ネル効果の発生を防止できる。
端部が素子形成領域の半導体基板（活性層）の端部より
も外側に存在するので、パンチスルーおよびナローチャ
ネル効果の発生を防止できる。
【００２９】また、第１の導電膜の端部が活性層よりも
外側に存在することから、第１の導電膜の端部と活性層
の端部とが同じ位置で対向することが無くなるので、ゲ
ート絶縁膜の絶縁耐圧の低下を防止できるようになる。
外側に存在することから、第１の導電膜の端部と活性層
の端部とが同じ位置で対向することが無くなるので、ゲ
ート絶縁膜の絶縁耐圧の低下を防止できるようになる。
【００３０】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１、図２は、本発明の第１の実施
形態に係るｎチャネルＭＯＳトランジスタの製造方法を
示す工程断面図である。図１にはゲート電極を通り、チ
ャネル幅方向に平行な面の断面が示され、図２にはゲー
ト電極を通り、チャネル幅方向に平行な面の断面と、チ
ャネル長方向に平行な面の断面が示されている。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１、図２は、本発明の第１の実施
形態に係るｎチャネルＭＯＳトランジスタの製造方法を
示す工程断面図である。図１にはゲート電極を通り、チ
ャネル幅方向に平行な面の断面が示され、図２にはゲー
ト電極を通り、チャネル幅方向に平行な面の断面と、チ
ャネル長方向に平行な面の断面が示されている。
【００３１】まず、図１（ａ）に示すように、シリコン
基板（不図示）の表面に、例えば硼素体積濃度が１×１
０16ｃｍ-3のｐ型ウェル１を形成する。この後、しきい
ち電圧を調整するためにｐ型ウェル１に不純物イオンを
注入する。
基板（不図示）の表面に、例えば硼素体積濃度が１×１
０16ｃｍ-3のｐ型ウェル１を形成する。この後、しきい
ち電圧を調整するためにｐ型ウェル１に不純物イオンを
注入する。
【００３２】次に同図（ａ）に示すように、ｐ型ウェル
１上に例えば厚さ１０ｎｍの熱酸化膜（ゲート酸化膜）
２、ゲート電極となる例えば厚さ４００ｎｍ、燐体積濃
度が１×１０20ｃｍ-3の第１の多結晶シリコン膜３（第
１の導電膜）を順次形成する。
１上に例えば厚さ１０ｎｍの熱酸化膜（ゲート酸化膜）
２、ゲート電極となる例えば厚さ４００ｎｍ、燐体積濃
度が１×１０20ｃｍ-3の第１の多結晶シリコン膜３（第
１の導電膜）を順次形成する。
【００３３】次に図１（ｂ）に示すように、第１の多結
晶シリコン膜３上に厚さが例えば３５０ｎｍの酸化膜４
をＣＶＤ法を用いて形成した後、この酸化膜４上に島状
の素子形成領域を規定するフォトレジストパターン５を
形成する。
晶シリコン膜３上に厚さが例えば３５０ｎｍの酸化膜４
をＣＶＤ法を用いて形成した後、この酸化膜４上に島状
の素子形成領域を規定するフォトレジストパターン５を
形成する。
【００３４】次に図２（ｃ）に示すように、フォトレジ
ストパターン５をマスクにして、酸化膜７、第１の多結
晶シリコン膜３をＲＩＥ法により順次エッチングして、
島状のゲート電極３を形成する。
ストパターン５をマスクにして、酸化膜７、第１の多結
晶シリコン膜３をＲＩＥ法により順次エッチングして、
島状のゲート電極３を形成する。
【００３５】次に同図（ｃ）に示すように、例えばＮＨ
3 ガスを用いた熱窒化、窒素ラジカルを用いたプラズマ
窒化、または窒素イオンのイオン注入により露出したゲ
ート電極（第１の多結晶シリコン膜）３の側面に窒素を
導入し、窒素導入領域６を形成する。
3 ガスを用いた熱窒化、窒素ラジカルを用いたプラズマ
窒化、または窒素イオンのイオン注入により露出したゲ
ート電極（第１の多結晶シリコン膜）３の側面に窒素を
導入し、窒素導入領域６を形成する。
【００３６】ここで、窒素はゲート電極３の全体に導入
しても良いが、本発明の効果を得るためには、ゲート幅
方向の端部のうち、ゲート酸化膜２と対向する部分に導
入するだけで十分である。
しても良いが、本発明の効果を得るためには、ゲート幅
方向の端部のうち、ゲート酸化膜２と対向する部分に導
入するだけで十分である。
【００３７】次に図１（ｄ）に示すように、フォトレジ
ストパターン５をマスクにして、ゲート酸化膜２、ｐ型
ウェル１（シリコン基板）をＲＩＥ法により順次エッチ
ングして、素子分離溝としてのトレンチ７を形成する。
このトレンチ７によりｐ型ウェル１は島状の素子形成領
域およびそれを囲む素子分離領域の２つの領域に分けら
れる。この後、フォトレジストパターン５を剥離する。
ストパターン５をマスクにして、ゲート酸化膜２、ｐ型
ウェル１（シリコン基板）をＲＩＥ法により順次エッチ
ングして、素子分離溝としてのトレンチ７を形成する。
このトレンチ７によりｐ型ウェル１は島状の素子形成領
域およびそれを囲む素子分離領域の２つの領域に分けら
れる。この後、フォトレジストパターン５を剥離する。
【００３８】ここで、酸化膜４をエッチングした後、フ
ォトレジストパターン５を剥離し、フォトレジストパタ
ーン５のパターンが転写された酸化膜４をマスクにして
残りのエッチングを行っても良い。
ォトレジストパターン５を剥離し、フォトレジストパタ
ーン５のパターンが転写された酸化膜４をマスクにして
残りのエッチングを行っても良い。
【００３９】次に図１（ｅ）に示すように、上記エッチ
ング工程で発生した、ゲート酸化膜２のエッジ部および
トレンチ７の側壁のダメージを除去するため、およびト
レンチ７の端部における電界集中を緩和するために、例
えば塩化水素または水蒸気を含んだ酸化性雰囲気中での
熱酸化により、ｐ型ウェル１の表面に酸化膜８を形成す
る。
ング工程で発生した、ゲート酸化膜２のエッジ部および
トレンチ７の側壁のダメージを除去するため、およびト
レンチ７の端部における電界集中を緩和するために、例
えば塩化水素または水蒸気を含んだ酸化性雰囲気中での
熱酸化により、ｐ型ウェル１の表面に酸化膜８を形成す
る。
【００４０】このとき、ゲート電極３の側面である窒素
導入領域６も酸化され、ゲート電極３の側面にも酸化膜
８が形成される。しかし、従来方法の場合とは異なり、
ゲート電極３の側面（窒素導入領域６）はｐ型ウェル１
よりも酸化速度が遅くなっているので、同図（ｅ）に示
すように、ゲート電極３の端部は素子形成領域のｐ型ウ
ェル１（活性層）の端部よりも外側になる。
導入領域６も酸化され、ゲート電極３の側面にも酸化膜
８が形成される。しかし、従来方法の場合とは異なり、
ゲート電極３の側面（窒素導入領域６）はｐ型ウェル１
よりも酸化速度が遅くなっているので、同図（ｅ）に示
すように、ゲート電極３の端部は素子形成領域のｐ型ウ
ェル１（活性層）の端部よりも外側になる。
【００４１】次に同図（ｅ）に示すように、例えばＴＥ
ＯＳガスを用いたＣＶＤ法により、素子分離絶縁膜とし
ての厚さが例えば１０００ｎｍのＳｉＯ2 膜９をトレン
チ７を埋め込むように全面に形成する。
ＯＳガスを用いたＣＶＤ法により、素子分離絶縁膜とし
ての厚さが例えば１０００ｎｍのＳｉＯ2 膜９をトレン
チ７を埋め込むように全面に形成する。
【００４２】次に図２（ｆ）に示すように、ゲート電極
３が露出するまでＳｉＯ2 膜９をＣＭＰ法を用いて研磨
する。次に図２（ｇ）、図２（ｈ）に示すように、ゲー
ト電極３を所定の領域まで引き出すための引き出しゲー
ト電極１０となる例えば厚さ２００ｎｍ、燐の体積濃度
１×１０21ｃｍ-3の第２の多結晶シリコン膜（第２の導
電膜）を全面に形成した後、この第２の多結晶シリコン
膜およびゲート電極３をフォトリソグラフイとエッチン
グを用いて加工し、引き出しゲート電極１０を形成する
とともに、ソース・ドレイン拡散層となる領域上のゲー
ト電極３を除去する。
３が露出するまでＳｉＯ2 膜９をＣＭＰ法を用いて研磨
する。次に図２（ｇ）、図２（ｈ）に示すように、ゲー
ト電極３を所定の領域まで引き出すための引き出しゲー
ト電極１０となる例えば厚さ２００ｎｍ、燐の体積濃度
１×１０21ｃｍ-3の第２の多結晶シリコン膜（第２の導
電膜）を全面に形成した後、この第２の多結晶シリコン
膜およびゲート電極３をフォトリソグラフイとエッチン
グを用いて加工し、引き出しゲート電極１０を形成する
とともに、ソース・ドレイン拡散層となる領域上のゲー
ト電極３を除去する。
【００４３】なお、図２（ｇ）は、ゲート電極３を通
り、チャネル幅方向に平行な面の断面図、図２（ｈ）
は、ゲート電極３を通り、チャネル長方向に平行な面の
断面図である。
り、チャネル幅方向に平行な面の断面図、図２（ｈ）
は、ゲート電極３を通り、チャネル長方向に平行な面の
断面図である。
【００４４】最後に、図２（ｉ）、図２（ｊ）に示すよ
うに、周知の方法に従ってソース・ドレイン拡散層１
１、層間絶縁膜１２、コンタクトホール１３を形成した
後、例えばＡｌによりソース・ドレイン配線およびゲー
ト配線の各配線１４を形成して完成する。
うに、周知の方法に従ってソース・ドレイン拡散層１
１、層間絶縁膜１２、コンタクトホール１３を形成した
後、例えばＡｌによりソース・ドレイン配線およびゲー
ト配線の各配線１４を形成して完成する。
【００４５】本実施形態の方法によれば、図１（ｃ）の
工程でゲート電極３のパターニングを行った後、続けて
図１（ｄ）の工程でフォトレジストパターン５（または
酸化膜８）をマスクにしてゲート酸化膜２、ｐ型ウェル
１をエッチングすることにより、ゲート電極３と自己整
合的にトレンチ７を形成できる。
工程でゲート電極３のパターニングを行った後、続けて
図１（ｄ）の工程でフォトレジストパターン５（または
酸化膜８）をマスクにしてゲート酸化膜２、ｐ型ウェル
１をエッチングすることにより、ゲート電極３と自己整
合的にトレンチ７を形成できる。
【００４６】また、本実施形態によれば、図１（ｅ）の
酸化工程で、ゲート電極３のゲート幅方向の端部が、素
子形成領域のｐ型ウェル１（活性層）の端部よりも外側
になるので、パンチスルーおよびナローチャネル効果の
発生を防止できる。
酸化工程で、ゲート電極３のゲート幅方向の端部が、素
子形成領域のｐ型ウェル１（活性層）の端部よりも外側
になるので、パンチスルーおよびナローチャネル効果の
発生を防止できる。
【００４７】また、本実施形態によれば、ゲート電極３
の端部が活性層の端部よりも外側になることから、ゲー
ト電極３の端部と活性層の端部とが同じ位置で対向する
ことが無くなるので、ゲート酸化膜２の絶縁耐圧の低下
を防止できるようになる。
の端部が活性層の端部よりも外側になることから、ゲー
ト電極３の端部と活性層の端部とが同じ位置で対向する
ことが無くなるので、ゲート酸化膜２の絶縁耐圧の低下
を防止できるようになる。
【００４８】かくして本実施形態によれば、パンチスル
ー、ナローチャネル効果の発生、およびゲート絶縁膜の
絶縁耐圧の低下を防止できるｎチャネルＭＯＳトランジ
スタを実現できるとともに、トレンチ溝を自己整合的に
形成できるようになる。
ー、ナローチャネル効果の発生、およびゲート絶縁膜の
絶縁耐圧の低下を防止できるｎチャネルＭＯＳトランジ
スタを実現できるとともに、トレンチ溝を自己整合的に
形成できるようになる。
【００４９】なお、本実施形態では、酸化速度を遅くす
るためにゲート電極３に導入する物質（酸化抑制物質）
として窒素を用いたが、炭素、アルミニウム等の他の元
素を用いても同様な効果が得られる。
るためにゲート電極３に導入する物質（酸化抑制物質）
として窒素を用いたが、炭素、アルミニウム等の他の元
素を用いても同様な効果が得られる。
【００５０】また、本実施形態では、ゲート電極３の形
成後に、酸化抑制物質を導入したが、ゲート電極３とな
る第１の多結晶シリコン膜の成膜と同時に酸化抑制物質
の導入を行っても良い。このような酸化抑制物質の導入
は例えばｉｎ−ｓｉｔｕドーピング法やイオン注入法に
より行うことができる。
成後に、酸化抑制物質を導入したが、ゲート電極３とな
る第１の多結晶シリコン膜の成膜と同時に酸化抑制物質
の導入を行っても良い。このような酸化抑制物質の導入
は例えばｉｎ−ｓｉｔｕドーピング法やイオン注入法に
より行うことができる。
【００５１】この場合も、ゲート電極３の全体に不純物
を導入する必要はなく、ゲート電極３のゲート幅方向の
端部のうち、ゲート酸化膜２と対向する部分に導入すれ
ば十分である。
を導入する必要はなく、ゲート電極３のゲート幅方向の
端部のうち、ゲート酸化膜２と対向する部分に導入すれ
ば十分である。
【００５２】また、本実施形態では、ゲート電極３の酸
化速度を遅くすることにより、ゲート電極３の側面が活
性層の端部よりも外側になるようにしたが、逆に活性層
の少なくとも側面部に酸化速度を速くする物質（酸化促
進物質）、例えばナトリウム、カリウム等のアルカリ金
属、またはマグネシウム、カリウム等のアルカリ金属を
導入しても同様な構造が得られるので、同様な効果を得
ることができる。
化速度を遅くすることにより、ゲート電極３の側面が活
性層の端部よりも外側になるようにしたが、逆に活性層
の少なくとも側面部に酸化速度を速くする物質（酸化促
進物質）、例えばナトリウム、カリウム等のアルカリ金
属、またはマグネシウム、カリウム等のアルカリ金属を
導入しても同様な構造が得られるので、同様な効果を得
ることができる。
【００５３】また、ゲート電極３の材料として、タング
ステンのようにその酸化物を形成する際のエンタルピー
がシリコン（半導体基板の構成材料）の酸化物のそれよ
りも負に小さい導電性材料を用いても同様な構造が得ら
れるので、同様な効果が得られる。
ステンのようにその酸化物を形成する際のエンタルピー
がシリコン（半導体基板の構成材料）の酸化物のそれよ
りも負に小さい導電性材料を用いても同様な構造が得ら
れるので、同様な効果が得られる。
【００５４】また、本実施形態では、ｎチャネルＭＯＳ
トランジスタについて説明したが、ｐチャネルＭＯＳト
ランジスタも同様なプロセスにより形成することができ
る。すなわち、ｐチャネルの場合、ゲート電極に導入さ
れる不純物はアクセプタであるので、ゲート電極の端部
と活性層の端部とがほぼ同じ位置で対向するが（図
８）、本実施形態の方法に従って形成すれば、本実形態
と同様な構造が得られ、同様な効果が得られる。 （第２の実施形態）図３、図４は本発明の第２の実施形
態に係る不揮発性半導体記憶装置のメモリセルの製造方
法を示す工程断面図である。図３には浮遊ゲート電極を
通り、チャネル幅方向に平行な面の断面が示され、図４
には浮遊ゲート電極を通り、チャネル幅方向に平行な面
の断面と、チャネル長方向に平行な面の断面が示されて
いる。
トランジスタについて説明したが、ｐチャネルＭＯＳト
ランジスタも同様なプロセスにより形成することができ
る。すなわち、ｐチャネルの場合、ゲート電極に導入さ
れる不純物はアクセプタであるので、ゲート電極の端部
と活性層の端部とがほぼ同じ位置で対向するが（図
８）、本実施形態の方法に従って形成すれば、本実形態
と同様な構造が得られ、同様な効果が得られる。 （第２の実施形態）図３、図４は本発明の第２の実施形
態に係る不揮発性半導体記憶装置のメモリセルの製造方
法を示す工程断面図である。図３には浮遊ゲート電極を
通り、チャネル幅方向に平行な面の断面が示され、図４
には浮遊ゲート電極を通り、チャネル幅方向に平行な面
の断面と、チャネル長方向に平行な面の断面が示されて
いる。
【００５５】まず、図３（ａ）に示すように、シリコン
基板（不図示）の表面に、例えば硼素体積濃度１×１０
16ｃｍ-3のｐ型ウェル２１を形成する。この後、しきい
ち電圧を調整するためにｐ型ウェル２１に不純物イオン
を注入する。
基板（不図示）の表面に、例えば硼素体積濃度１×１０
16ｃｍ-3のｐ型ウェル２１を形成する。この後、しきい
ち電圧を調整するためにｐ型ウェル２１に不純物イオン
を注入する。
【００５６】次に同図（ａ）に示すように、ｐ型ウェル
２１上に例えば厚さ１０ｎｍの熱酸化膜（トンネルゲー
ト酸化膜）２２、浮遊ゲート電極となる例えば厚さ４０
０ｎｍ、燐体積濃度１×１０19ｃｍ-3の窒素を含む第１
の多結晶シリコン膜２３（第１の導電膜）を順次形成す
る。
２１上に例えば厚さ１０ｎｍの熱酸化膜（トンネルゲー
ト酸化膜）２２、浮遊ゲート電極となる例えば厚さ４０
０ｎｍ、燐体積濃度１×１０19ｃｍ-3の窒素を含む第１
の多結晶シリコン膜２３（第１の導電膜）を順次形成す
る。
【００５７】ここで、第１の多結晶シリコン膜２３に窒
素を含ませる方法としては、例えば窒素、アンモニア、
ＮＯ2 、ＮＯなどの窒素原料ガスとシリコン原料ガスと
を用いたＣＶＤ法等の堆積法により第１の多結晶シリコ
ン膜２３を形成すれば良い。また、第１の多結晶シリコ
ン膜２３の形成後にイオン注入により窒素を導入しても
良い。
素を含ませる方法としては、例えば窒素、アンモニア、
ＮＯ2 、ＮＯなどの窒素原料ガスとシリコン原料ガスと
を用いたＣＶＤ法等の堆積法により第１の多結晶シリコ
ン膜２３を形成すれば良い。また、第１の多結晶シリコ
ン膜２３の形成後にイオン注入により窒素を導入しても
良い。
【００５８】なお、窒素は、浮遊ゲート電極２３のチャ
ネル幅方向の端部となる第１の多結晶シリコン膜２４の
うち、トンネルゲート酸化膜２２と対向する部分に導入
されていれば十分であり、必ずしも全体に導入する必要
はない。トンネルゲート酸化膜２２と対向する部分だけ
に窒素を導入するには、例えば成膜の初期だけに上記窒
素原料ガスをシリコン原料ガスに混ぜるだけで良い。
ネル幅方向の端部となる第１の多結晶シリコン膜２４の
うち、トンネルゲート酸化膜２２と対向する部分に導入
されていれば十分であり、必ずしも全体に導入する必要
はない。トンネルゲート酸化膜２２と対向する部分だけ
に窒素を導入するには、例えば成膜の初期だけに上記窒
素原料ガスをシリコン原料ガスに混ぜるだけで良い。
【００５９】次に図３（ｂ）に示すように、第１の多結
晶シリコン膜２３上に厚さが例えば３５０ｎｍの酸化膜
２４をＣＶＤ法を用いて形成した後、この酸化膜２４上
に島状の素子形成領域を規定するフォトレジストパター
ン２５を形成する。
晶シリコン膜２３上に厚さが例えば３５０ｎｍの酸化膜
２４をＣＶＤ法を用いて形成した後、この酸化膜２４上
に島状の素子形成領域を規定するフォトレジストパター
ン２５を形成する。
【００６０】次に図３（ｃ）に示すように、フォトレジ
ストパターン２５をマスクにして、酸化膜２４、第１の
多結晶シリコン膜２３をＲＩＥ法により順次エッチング
して、浮遊ゲート電極２３を形成する。
ストパターン２５をマスクにして、酸化膜２４、第１の
多結晶シリコン膜２３をＲＩＥ法により順次エッチング
して、浮遊ゲート電極２３を形成する。
【００６１】次に図３（ｄ）に示すように、フォトレジ
ストパターン２５をマスクにして、トンネルゲート酸化
膜２２、ｐ型ウェル２１（シリコン基板）をＲＩＥ法に
より順次エッチングして、素子分離溝としてのトレンチ
２６を形成する。このトレンチ２６によりｐ型ウェル１
は島状の素子形成領域およびそれを囲む素子分離領域の
２つの領域に分けられる。この後、フォトレジストパタ
ーン２５を剥離する。
ストパターン２５をマスクにして、トンネルゲート酸化
膜２２、ｐ型ウェル２１（シリコン基板）をＲＩＥ法に
より順次エッチングして、素子分離溝としてのトレンチ
２６を形成する。このトレンチ２６によりｐ型ウェル１
は島状の素子形成領域およびそれを囲む素子分離領域の
２つの領域に分けられる。この後、フォトレジストパタ
ーン２５を剥離する。
【００６２】ここで、酸化膜２４をエッチングした後、
フォトレジストパターン２５を剥離し、フォトレジスト
パターン２５のパターンが転写された酸化膜２４をマス
クにして残りのエッチングを行っても良い。
フォトレジストパターン２５を剥離し、フォトレジスト
パターン２５のパターンが転写された酸化膜２４をマス
クにして残りのエッチングを行っても良い。
【００６３】次に図３（ｅ）に示すように、上記エッチ
ング工程で発生した、トンネルゲート酸化膜２２のエッ
ジ部およびトレンチ２６の側面のダメージを除去するた
め、およびトレンチ２６の端部における電界集中を緩和
するために、例えば塩化水素または水蒸気を含んだ酸化
性雰囲気中での熱酸化により、ｐ型ウェル２１の表面に
酸化膜２７を形成する。
ング工程で発生した、トンネルゲート酸化膜２２のエッ
ジ部およびトレンチ２６の側面のダメージを除去するた
め、およびトレンチ２６の端部における電界集中を緩和
するために、例えば塩化水素または水蒸気を含んだ酸化
性雰囲気中での熱酸化により、ｐ型ウェル２１の表面に
酸化膜２７を形成する。
【００６４】このとき、浮遊ゲート電極２３の側面も酸
化され、浮遊ゲート電極２３の側面にも酸化膜２７が形
成される。しかし、従来方法の場合とは異なり、浮遊ゲ
ート電極２３の全体に酸化抑制物質である窒素が導入さ
れていることから、浮遊ゲート電極２３のチャネル幅方
向の端部は素子形成領域のｐ型ウェル２１（活性層）の
端部よりも外側になる。
化され、浮遊ゲート電極２３の側面にも酸化膜２７が形
成される。しかし、従来方法の場合とは異なり、浮遊ゲ
ート電極２３の全体に酸化抑制物質である窒素が導入さ
れていることから、浮遊ゲート電極２３のチャネル幅方
向の端部は素子形成領域のｐ型ウェル２１（活性層）の
端部よりも外側になる。
【００６５】次に同図（ｄ）に示すように、例えばＴＥ
ＯＳガスを用いたＣＶＤ法により、素子分離絶縁膜とし
ての厚さが例えば１０００ｎｍのＳｉＯ2 膜２８をトレ
ンチ２６を埋め込むように全面に形成する。
ＯＳガスを用いたＣＶＤ法により、素子分離絶縁膜とし
ての厚さが例えば１０００ｎｍのＳｉＯ2 膜２８をトレ
ンチ２６を埋め込むように全面に形成する。
【００６６】次に図４（ｆ）に示すように、浮遊ゲート
電極２３が露出するまでＳｉＯ2 膜２８をＣＭＰ法を用
いて研磨する。次に図４（ｇ）、図４（ｈ）に示すよう
に、例えばＯＮＯ膜等の絶縁膜からなる厚さが例えば２
０ｎｍのゲート電極間絶縁膜２９を全面に形成する。
次に同図（ｇ）、同図（ｈ）に示すように、制御ゲート
電極３０となる厚さ３００ｎｍ、燐体積濃度１×１０21
ｃｍ-3の第２の多結晶シリコン膜（第２の導電膜）を全
面に形成した後、この第２の多結晶シリコン膜をフォト
リソグラフィとエッチングを用いて加工し、制御ゲート
電極３０を形成するとともに、ソース・ドレイン拡散層
となる領域上の浮遊ゲート電極２３を除去する。
電極２３が露出するまでＳｉＯ2 膜２８をＣＭＰ法を用
いて研磨する。次に図４（ｇ）、図４（ｈ）に示すよう
に、例えばＯＮＯ膜等の絶縁膜からなる厚さが例えば２
０ｎｍのゲート電極間絶縁膜２９を全面に形成する。
次に同図（ｇ）、同図（ｈ）に示すように、制御ゲート
電極３０となる厚さ３００ｎｍ、燐体積濃度１×１０21
ｃｍ-3の第２の多結晶シリコン膜（第２の導電膜）を全
面に形成した後、この第２の多結晶シリコン膜をフォト
リソグラフィとエッチングを用いて加工し、制御ゲート
電極３０を形成するとともに、ソース・ドレイン拡散層
となる領域上の浮遊ゲート電極２３を除去する。
【００６７】なお、図４（ｇ）は、浮遊ゲート電極２３
を通り、チャネル幅方向に平行な面の断面図、図４
（ｈ）は、浮遊ゲート電極２３を通り、チャネル長方向
に平行な面の断面図である。
を通り、チャネル幅方向に平行な面の断面図、図４
（ｈ）は、浮遊ゲート電極２３を通り、チャネル長方向
に平行な面の断面図である。
【００６８】最後に、図４（ｉ）、図４（ｊ）に示すよ
うに、周知の方法に従ってソース・ドレイン拡散層３
１、層間絶縁膜３２、コンタクトホール３３を形成した
後、例えばＡｌによりソース・ドレイン配線およびゲー
ト配線の各配線３４を形成して完成する。
うに、周知の方法に従ってソース・ドレイン拡散層３
１、層間絶縁膜３２、コンタクトホール３３を形成した
後、例えばＡｌによりソース・ドレイン配線およびゲー
ト配線の各配線３４を形成して完成する。
【００６９】本実施形態の方法によれば、図３（ｃ）の
工程で酸化膜２４、浮遊ゲート電極２３のパターニング
を行った後、続けて図３（ｄ）の工程でフォトレジスト
パターン２５（または酸化膜２４）をマスクにしてｐ型
ウェル２１をエッチングすることにより、浮遊ゲート電
極２３と自己整合的にトレンチ２６を形成できる。
工程で酸化膜２４、浮遊ゲート電極２３のパターニング
を行った後、続けて図３（ｄ）の工程でフォトレジスト
パターン２５（または酸化膜２４）をマスクにしてｐ型
ウェル２１をエッチングすることにより、浮遊ゲート電
極２３と自己整合的にトレンチ２６を形成できる。
【００７０】また、本実施形態によれば、図３（ｅ）の
酸化工程で、浮遊ゲート電極２３のチャネル幅方向の端
部が素子形成領域のｐ型ウェル２１（活性層）の端部よ
りも外側になるので、パンチスルーおよびナローチャネ
ル効果の発生を防止できる。
酸化工程で、浮遊ゲート電極２３のチャネル幅方向の端
部が素子形成領域のｐ型ウェル２１（活性層）の端部よ
りも外側になるので、パンチスルーおよびナローチャネ
ル効果の発生を防止できる。
【００７１】また、本実施形態によれば、浮遊ゲート電
極２３の端部が活性層の端部よりも外側になることか
ら、浮遊ゲート電極２３の端部と活性層の端部とが同じ
位置で対向することが無くなるので、トンネルゲート酸
化膜２２の絶縁耐圧の低下を防止できるようになる。
極２３の端部が活性層の端部よりも外側になることか
ら、浮遊ゲート電極２３の端部と活性層の端部とが同じ
位置で対向することが無くなるので、トンネルゲート酸
化膜２２の絶縁耐圧の低下を防止できるようになる。
【００７２】かくして本実施形態によれば、パンチスル
ー、ナローチャネル効果の発生、およびゲート絶縁膜の
絶縁耐圧の低下を防止できる不揮発性半導体記憶装置の
メモリセルを実現できるとともに、トレンチ溝を自己整
合的に形成できるようになる。
ー、ナローチャネル効果の発生、およびゲート絶縁膜の
絶縁耐圧の低下を防止できる不揮発性半導体記憶装置の
メモリセルを実現できるとともに、トレンチ溝を自己整
合的に形成できるようになる。
【００７３】また、本実施形態についても、第１の実施
形態で述べた種々の変形が可能である。すなわち、本実
施形態では、酸化抑制物質として窒素を用いたが、炭
素、アルミニウム等の他の元素を用いても同様な効果が
得られる。
形態で述べた種々の変形が可能である。すなわち、本実
施形態では、酸化抑制物質として窒素を用いたが、炭
素、アルミニウム等の他の元素を用いても同様な効果が
得られる。
【００７４】また、本実施形態では、浮遊ゲート電極２
３となる第１の多結晶シリコン膜の成膜後に酸化抑制物
質を導入したが、浮遊ゲート電極２３となる第１の多結
晶シリコン膜の成膜と同時に酸化抑制物質の導入を行っ
ても良い。
３となる第１の多結晶シリコン膜の成膜後に酸化抑制物
質を導入したが、浮遊ゲート電極２３となる第１の多結
晶シリコン膜の成膜と同時に酸化抑制物質の導入を行っ
ても良い。
【００７５】この場合も、浮遊ゲート電極２３の全体に
酸化抑制物質を導入する必要はなく、浮遊ゲート電極２
３のゲート幅方向の端部のうち、トンネルゲート酸化膜
２２と対向する部分に導入すれば十分である。
酸化抑制物質を導入する必要はなく、浮遊ゲート電極２
３のゲート幅方向の端部のうち、トンネルゲート酸化膜
２２と対向する部分に導入すれば十分である。
【００７６】また、本実施形態では、浮遊ゲート電極２
３の酸化速度を遅くすることにより、浮遊ゲート電極２
３の端部が活性層の端部よりも外側になるようにした
が、逆に活性層の端部に酸化速度を速くするナトリウム
等の酸化促進物質を導入しても同様な構造が得られるの
で、同様な効果を得ることができる。
３の酸化速度を遅くすることにより、浮遊ゲート電極２
３の端部が活性層の端部よりも外側になるようにした
が、逆に活性層の端部に酸化速度を速くするナトリウム
等の酸化促進物質を導入しても同様な構造が得られるの
で、同様な効果を得ることができる。
【００７７】また、浮遊ゲート電極２３の材料として、
タングステンのようにその酸化物を形成する際のエンタ
ルピーがシリコン（半導体基板の構成材料）の酸化物の
それよりも負に小さい導電性材料を用いても同様な構造
が得られるので、同様な効果が得られる。
タングステンのようにその酸化物を形成する際のエンタ
ルピーがシリコン（半導体基板の構成材料）の酸化物の
それよりも負に小さい導電性材料を用いても同様な構造
が得られるので、同様な効果が得られる。
【００７８】また、本実施形態では、ｎチャネルメモリ
セルについて説明したが、ｐチャネルメモリセルも同様
なプロセスにより形成することができる。なお、本発明
は、上記実施形態に限定されるものではない。例えば、
上記実施形態では、ＭＯＳトランジスタや２重ゲート構
造の不揮発性半導体メモリセルの場合について説明した
が、本発明の他のＭＯＳ型素子の場合にも有効である。
その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実施できる。
セルについて説明したが、ｐチャネルメモリセルも同様
なプロセスにより形成することができる。なお、本発明
は、上記実施形態に限定されるものではない。例えば、
上記実施形態では、ＭＯＳトランジスタや２重ゲート構
造の不揮発性半導体メモリセルの場合について説明した
が、本発明の他のＭＯＳ型素子の場合にも有効である。
その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実施できる。
【００７９】
【発明の効果】以上説明したように本発明によれば、第
１の導電膜のチャネル幅方向の端部を、素子形成領域の
半導体基板（活性層）の端部よりも外側にすることによ
り、パンチスルーおよびナローチャネル効果の発生、な
らびにゲート絶縁膜の絶縁耐圧の低下を防止できるよう
になる。
１の導電膜のチャネル幅方向の端部を、素子形成領域の
半導体基板（活性層）の端部よりも外側にすることによ
り、パンチスルーおよびナローチャネル効果の発生、な
らびにゲート絶縁膜の絶縁耐圧の低下を防止できるよう
になる。
【図１】本発明の第１の実施形態に係るＭＯＳトランジ
スタの前半の製造方法を示す工程断面図
スタの前半の製造方法を示す工程断面図
【図２】本発明の第１の実施形態に係るＭＯＳトランジ
スタの前半の製造方法を示す工程断面図
スタの前半の製造方法を示す工程断面図
【図３】本発明の第２の実施形態に係るＭＯＳトランジ
スタの前半の製造方法を示す工程断面図
スタの前半の製造方法を示す工程断面図
【図４】本発明の第２の実施形態に係るＭＯＳトランジ
スタの前半の製造方法を示す工程断面図
スタの前半の製造方法を示す工程断面図
【図５】従来のトレンチによる素子分離の問題点を説明
するための図
するための図
【図６】従来のトレンチが自己整合的に形成されるＭＯ
Ｓトランジスタの前半の製造方法を示す工程断面図
Ｓトランジスタの前半の製造方法を示す工程断面図
【図７】従来のトレンチが自己整合的に形成されるＭＯ
Ｓトランジスタの後半の製造方法を示す工程断面図
Ｓトランジスタの後半の製造方法を示す工程断面図
【図８】従来のトレンチが自己整合的に形成されるＭＯ
Ｓトランジスタの製造方法の問題点を説明するための図
Ｓトランジスタの製造方法の問題点を説明するための図
１…ｐ型ウェル ２…ゲート酸化膜 ３…ゲート電極（第１の導電膜） ４…酸化膜 ５…フォトレジストパターン ６…窒素導入領域 ７…トレンチ（素子分離溝） ８…酸化膜 ９…ＳｉＯ2 膜（素子分離絶縁膜） １０…引き出しゲート電極（第２の導電膜） １１…ソース・ドレイン拡散層 １２…層間絶縁膜 １３…コンタクトホール １４…配線 ２１…ｐ型ウェル ２２…トンネルゲート酸化膜 ２３…浮遊ゲート電極（第１の導電膜） ２４…酸化膜 ２５…フォトレジストパターン ２６…トレンチ ２７…酸化膜 ２８…ＳｉＯ2 膜（素子分離絶縁膜） ２９…ゲート電極間絶縁膜（第２の導電膜） ３０…制御ゲート電極 ３１…ソース・ドレイン拡散層 ３２…層間絶縁膜
Claims (6)
- 【請求項１】半導体基板の表面に形成され、島状の素子
形成領域を規定する素子分離溝と、 この素子分離溝内に埋め込まれた素子分離絶縁膜と、 前記素子形成領域上の一部にゲート絶縁膜を介して形成
され、かつ前記素子分離溝と自己整合的に形成されたゲ
ート幅方向の端部のうち、少なくとも前記ゲート絶縁膜
と対向する部分が、前記素子形成領域の半導体基板の端
部の外側に存在する第１の導電膜と、 この第１の導電膜および前記素子分離絶縁膜上に形成さ
れた第２の導電膜とを具備してなることを特徴とする半
導体装置。 - 【請求項２】前記第１の導電膜はゲート電極、前記第２
の導電膜は引き出しゲート電極、または前記第１の導電
膜は浮遊ゲート電極、前記第２の導電膜は制御ゲート電
極であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】半導体基板上にゲート絶縁膜、第１の導電
膜を順次形成する工程と、 島状の素子形成領域を規定するパターンをマスクにし
て、前記第１の導電膜をエッチングする工程と、 前記第１の導電膜のゲート幅方向の端部のうち、少なく
とも前記ゲート絶縁膜と対向する部分に酸化抑制物質を
導入する工程と、 前記パターンをマスクにして前記半導体基板をエッチン
グすることにより、島状の素子形成領域を規定する素子
分離溝を前記第１の導電膜と自己整合的に形成する工程
と、 前記素子分離溝の側面である前記半導体基板の表面を酸
化する工程と、 前記素子分離溝内に素子分離絶縁膜を形成する工程と、 前記第１の導電膜および前記素子分離絶縁膜上に第２の
導電膜を形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項４】半導体基板上にゲート絶縁膜を形成する工
程と、 このゲート絶縁膜上に少なくとも該ゲート絶縁膜と対向
する部分に酸化抑制物質を含む第１の導電膜を形成する
工程と、 島状の素子形成領域を規定するパターンをマスクにし
て、前記第１の導電膜をエッチングする工程と、 前記パターンをマスクにして前記半導体基板をエッチン
グすることにより、島状の素子形成領域を規定する素子
分離溝を前記第１の導電膜と自己整合的に形成する工程
と、 前記素子分離溝の側面である前記半導体基板の表面を酸
化する工程と、 前記素子分離溝内に素子分離絶縁膜を形成する工程と、 前記第１の導電膜および前記素子分離絶縁膜上に第２の
導電膜を形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項５】半導体基板上にゲート絶縁膜を形成する工
程と、 このゲート絶縁膜上に、酸化物を形成する際のエンタル
ピーが前記半導体基板のそれよりも負に小さい第１の導
電膜を形成する工程と、 島状の素子形成領域を規定するパターンをマスクにし
て、前記第１の導電膜をエッチングする工程と、 前記パターンをマスクにして前記半導体基板をエッチン
グすることにより、島状の素子形成領域を規定する素子
分離溝を前記第１の導電膜と自己整合的に形成する工程
と、 前記素子分離溝の側面である前記半導体基板の表面を酸
化する工程と、 前記素子分離溝内に素子分離絶縁膜を形成する工程と、 前記第１の導電膜および前記素子分離絶縁膜上に第２の
導電膜を形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項６】半導体基板に酸化促進物質を導入する工程
と、 この半導体基板上にゲート絶縁膜、第１の導電膜を順次
形成する工程と、 島状の素子形成領域を規定するパターンをマスクにし
て、前記第１の導電膜をエッチングする工程と、 前記パターンをマスクにして前記半導体基板をエッチン
グすることにより、島状の素子形成領域を規定する素子
分離溝を前記第１の導電膜と自己整合的に形成する工程
と、 前記素子分離溝の側面である前記半導体基板の表面を酸
化する工程と、 前記素子分離溝内に素子分離絶縁膜を形成する工程と、 前記第１の導電膜および前記素子分離絶縁膜上に第２の
導電膜を形成する工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10049414A JPH11251581A (ja) | 1998-03-02 | 1998-03-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10049414A JPH11251581A (ja) | 1998-03-02 | 1998-03-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251581A true JPH11251581A (ja) | 1999-09-17 |
Family
ID=12830417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10049414A Pending JPH11251581A (ja) | 1998-03-02 | 1998-03-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251581A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7095093B2 (en) | 2001-06-29 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing a semiconductor device |
| US7608510B2 (en) | 2005-04-26 | 2009-10-27 | Ami Semiconductor Belgium Bvba | Alignment of trench for MOS |
-
1998
- 1998-03-02 JP JP10049414A patent/JPH11251581A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7095093B2 (en) | 2001-06-29 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing a semiconductor device |
| US7608510B2 (en) | 2005-04-26 | 2009-10-27 | Ami Semiconductor Belgium Bvba | Alignment of trench for MOS |
| US7989886B2 (en) | 2005-04-26 | 2011-08-02 | Semiconductor Components Industries, Llc | Alignment of trench for MOS |
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