KR100508609B1 - 반도체 디바이스의 제조 방법 - Google Patents

반도체 디바이스의 제조 방법 Download PDF

Info

Publication number
KR100508609B1
KR100508609B1 KR10-2004-0057531A KR20040057531A KR100508609B1 KR 100508609 B1 KR100508609 B1 KR 100508609B1 KR 20040057531 A KR20040057531 A KR 20040057531A KR 100508609 B1 KR100508609 B1 KR 100508609B1
Authority
KR
South Korea
Prior art keywords
gate electrode
substrate
semiconductor substrate
semiconductor device
trench
Prior art date
Application number
KR10-2004-0057531A
Other languages
English (en)
Other versions
KR20040074033A (ko
Inventor
이구찌다다시
쯔노다히로아끼
마쯔노고이찌
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20040074033A publication Critical patent/KR20040074033A/ko
Application granted granted Critical
Publication of KR100508609B1 publication Critical patent/KR100508609B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 디바이스는, 디바이스가 형성되어야 할 기판 상면을 갖는 반도체 기판과, 상기 기판 상면에 대향하는 대향 표면을 갖고 게이트 절연막에 의해 상기 반도체 기판과 전기적으로 절연된 게이트 전극과, 디바이스를 형성하기 위한 디바이스 영역과 상기 기판 상면의 나머지 영역을 전기적으로 절연시키도록 상기 게이트 전극을 관통하여 상기 반도체 기판 내로 형성된 트렌치와, 상기 트렌치의 측면의 일부를 형성하는 상기 반도체 기판의 기판 측면과 상기 기판 상면과의 사이에 정의된 제1 경계 단부와, 상기 트렌치의 측면의 다른 일부를 형성하는 상기 게이트 전극의 게이트 측면과 상기 대향 표면과의 사이에 정의된 제2 경계 단부를 포함하고, 상기 제1 경계 단부와 상기 제2 경계 단부는 30 옹스트롬 미만의 곡률 반경을 갖는 구 형상을 갖는다.

Description

반도체 디바이스의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것으로, 더 상세하게는 STI에 의한 디바이스 분리를 갖는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 디바이스의 사이즈를 축소하기 위해, 선택적 산화를 이용하여 디바이스를 분리하는 기술을 대신하여, STI(Shallow Trench Isolation)에 의해 디바이스를 분리하는 방법이 수년간 이용되어 왔다. STI는, 트렌치를 형성하는 것에 의해, 디바이스가 형성되는 디바이스 영역을 반도체 디바이스 내의 다른 영역들로부터 전기적으로 절연시키는 기술이다. STI에서는, 선택적 산화를 대신하여, 트렌치들이 디바이스 분리 영역 내에 형성된다.
도 8은 종래의 STI를 갖는 반도체 디바이스(700)의 제조 공정 중에서의 확대 단면도이다. 게이트 절연막(20)은 반도체 기판(10)의 상면에 형성된다. 비정질 실리콘막 형태의 게이트 전극(30)이 게이트 절연막(20) 상에 배치된다. 실리콘 질화막(40)이 게이트 전극(30) 상에 피착된다. 실리콘 산화막(50)이 실리콘 질화막(40) 상에 피착된다.
실리콘 질화막(40) 및 실리콘 산화막(50)은 포토리소그래피에 의해 미리 정해진 패턴으로 에칭되어 선택적으로 제거된다. 그 다음, 게이트 전극(30), 게이트 절연막(20) 및 반도체 기판(10)이 실리콘 산화막(50)을 마스크로 한 에칭에 의해 선택적으로 제거된다. 이 에칭에서, 반도체 기판(10) 측으로 파여진 트렌치(60)가 형성된다.
계속하여, 트렌치(60)의 측면부 및 저면부가 1000℃로 유지된 산소 O2 분위기 내에서의 RTO(급속 열산화)에 의해 산화된다. 도 8에는, RTO 처리 이후의 트렌치(60)와 주변 구조가 확대 도시되어 있다.
트렌치(60)의 측면 및 저면 상에는, RTO에 의해 실리콘 산화막(70)이 형성된다. 실리콘 산화막(70)은 반도체 기판(10) 등을 보호한다.
일반적으로 산화 씨드의 확산 계수는, 비정질 실리콘으로의 확산시보다 반도체 기판으로서 이용되는 실리콘 단결정으로의 확산시에 더 작게 나타난다.
따라서, RTO에 의한 산화 공정에서, 반도체 기판(10)으로 이용되는 실리콘 단결정 상에 형성된 실리콘 산화막(70b)의 두께 T2는, 게이트 전극(30) 상에 형성된 실리콘 산화막(70a)의 두께 T1보다 얇다.
실리콘 단결정과 비정질 실리콘에서, 2개의 평면의 경계부에 위치한 변 또는 모서리와 같은 단부들은, 산화가 진행함에 따라 평탄부보다 큰 스트레스를 받게 된다. 이러한 실리콘 단결정 또는 비정질 실리콘의 단부에는 산화 씨드가 확산되기 어렵다. 따라서, 실리콘 단결정 또는 비정질 실리콘의 단부는 산화되기 어려운 데에 반하여, 그 평탄부는 보다 쉽게 산화되는 현상이 발생한다.
도 2의 (b)는 도 8에서 점선원으로 둘러싸인 게이트 전극의 단부 및 반도체 기판의 단부에 대한 확대 단면도이다. 반도체 기판(10)의 단부와 게이트 전극(30)의 단부는 평탄면보다 산화하기 어렵기 때문에, 반도체 기판(10) 및 게이트 전극(30) 상에 형성되는 산화막은, 평탄면에서보다 단부에 가까워질수록 더 얇아진다. 그 결과, 반도체 기판(10)의 단부 및 게이트 전극(30)의 단부는 날카로워진다 (도 2의 (b)의 점선 원의 내부 참조).
반도체 기판(10) 및 게이트 전극(30)의 단부가 날카로워질수록, 그에 가해지는 스트레스도 커진다. 따라서, 단부에 전계가 집중되는 경향이 발생한다.
또한, 실리콘 산화막(70b)이 실리콘 산화막(70a)보다 얇기 때문에, 반도체 기판(10)의 기판 상면(12)에 대한 수직 방향으로 볼 때, 게이트 전극(30)의 단부가 기판 상면(12)의 평탄부와 중첩하여 보인다 (도 2의 (b)의 이점 쇄선 참조).
게이트 전극(30) 및 게이트 절연막(20)에 대한 스트레스가 커질수록, 게이트 절연막(20)에 포획되는 전자(이하, '포획 전자'로 함)도 증가한다. 포획 전자가 증가하면 임계 전압이 변동한다 (도 6 참조).
임계 전압의 변동은 반도체 디바이스(700)의 정상적인 동작을 방해한다. 게이트 전극(30)이 메모리의 부유 게이트 전극으로서 이용되는 경우, 이러한 결함은 종종 기입 및 소거 동작의 가능 주파수 (이하 R/W 내구 특성으로 칭함)를 감소시킨다 (도 7 참조).
또한, 반도체 기판(10)의 기판 상면(12)에 수직인 방향으로부터 볼 때, 전계가 집중되기 쉬운 게이트 전극(30)의 단부가 기판 상면(12)의 평탄부와 중첩하여 보이기 때문에, 반도체 디바이스(700)의 게이트 전극의 내성 전압은 바람직하지 못하게 감소하게 된다.
본 발명의 일 실시예에 따르면, 디바이스가 형성되어야 할 기판 상면을 갖는 반도체 기판과, 상기 기판 상면에 대향하는 대향 표면을 갖고 게이트 절연막에 의해 상기 반도체 기판과 전기적으로 절연된 게이트 전극과, 디바이스를 형성하기 위한 디바이스 영역과 상기 기판 상면의 나머지 영역을 전기적으로 절연시키도록 상기 게이트 전극을 관통하여 상기 반도체 기판 내로 형성된 트렌치와, 상기 트렌치의 측면의 일부를 형성하는 상기 반도체 기판의 기판 측면과 상기 기판 상면과의 사이에 정의된 제1 경계 단부와, 상기 트렌치의 측면의 다른 일부를 형성하는 상기 게이트 전극의 게이트 측면과 상기 대향 표면과의 사이에 정의된 제2 경계 단부를 포함하고, 상기 제1 경계 단부와 상기 제2 경계 단부는 30 옹스트롬 미만의 곡률 반경을 갖는 구 형상을 갖는 반도체 디바이스가 제공된다.
본 발명의 다른 실시예에 따르면, 디바이스가 형성되어야 할 기판 상면을 갖는 반도체 기판과, 상기 기판 상면에 대향하는 대향 표면을 갖고 게이트 절연막에 의해 상기 반도체 기판과 전기적으로 절연된 게이트 전극과, 디바이스를 형성하기 위한 디바이스 영역과 상기 기판 상면의 나머지 영역을 전기적으로 절연시키도록 상기 게이트 전극을 관통하여 상기 반도체 기판 내로 형성된 트렌치와, 상기 트렌치의 측면의 일부를 형성하는 상기 반도체 기판의 기판 측면과 상기 기판 상면과의 사이에 정의된 제1 경계 단부와, 상기 트렌치의 측면의 다른 일부를 형성하는 상기 게이트 전극의 게이트 측면과 상기 대향 표면과의 사이에 정의된 제2 경계 단부를 포함하고, 상기 제1 경계 단부와 상기 제2 경계 단부는 상기 기판 상면에 대하여 수직 방향으로부터 볼 때 중첩된 반도체 디바이스가 제공된다.
본 발명의 또 다른 실시예에 따르면, 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 반도체 기판과 전기적으로 절연되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체 기판을 에칭하여 디바이스를 형성하기 위한 디바이스 영역과 기판 상면 상의 나머지 영역을 전기적으로 절연시키는 트렌치를 형성하는 단계와, 상기 트렌치의 측면의 일부를 형성하는 상기 반도체 기판의 기판 측면과 상기 트렌치의 측면의 다른 일부를 형성하는 상기 게이트 전극의 게이트 측면을 수소 H2 및 산소 O2 분위기 중에서 산화시키는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명의 또 다른 실시예에 따르면, 반도체 기판 상에 게이트 절연막을 형성하는 단계와, 상기 반도체 기판과 전기적으로 절연되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체 기판을 에칭하여 디바이스를 형성하기 위한 디바이스 영역과 기판 상면 상의 나머지 영역을 전기적으로 절연시키는 트렌치를 형성하는 단계와, 상기 트렌치의 측면의 일부를 형성하는 상기 반도체 기판의 기판 측면과 상기 트렌치의 측면의 다른 일부를 형성하는 상기 게이트 전극의 게이트 측면을 오존 O3 분위기 중에서 산화시키는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
이하, 도면을 참조하여 본 발명의 실시예가 설명된다. 그러나, 실시예는 본 발명을 한정하기 위한 것으로 파악되어서는 안 된다.
도 1의 (a), 도 1의 (b), 도 1의 (c)는 본 발명의 실시예에 따른 STI를 갖는 반도체 디바이스(100) 내의 트렌치와 그 주변 구조에 대한 확대 단면도이다. 반도체 디바이스(100)는 도 1의 (a), 도 1의 (b), 도 1의 (c)의 순서대로 제조된다.
먼저 도 1의 (a)를 참조하면, 반도체 기판(10)의 상면에는, 실리콘 산화막 형태의 게이트 절연막(20)이 예를 들어 약 10㎚의 두께로 형성된다. 게이트 절연막(20) 상에는 비정질 실리콘막 형태의 게이트 전극(30)이 예를 들어 약 60㎚의 두께로 형성된다. 게이트 전극(30) 상에는 실리콘 질화막(40)이 피착된다. 실리콘 질화막(40) 상에는 실리콘 산화막(50)이 피착된다.
실리콘 질화막(40) 및 실리콘 산화막(50)은, 포토리소그래피에 의해 미리 정해진 패턴으로 선택적 에칭된다. 그 다음, 실리콘 산화막(50)을 마스크로 하여, 게이트 전극(30), 게이트 절연막(20) 및 반도체 기판(10)이 에칭에 의해 선택적으로 제거된다. 이 에칭에서, 게이트 전극(30) 및 게이트 절연막(20)을 관통하여 반도체 기판(10)에 도달하도록 트렌치(60)가 형성된다.
계속하여, 도 1의 (b)에 도시된 바와 같이, 트렌치(60)의 측면부 및 저면부가, 약 1000℃로 유지된 수소 H2 및 산소 O2를 함유하는 분위기 내에서 RTO에 의해 산화된다. 도 1의 (b)는 수소 H2 및 산소 O2 분위기에서의 산화 이후, 트렌치(60)와 그 주변 구조를 확대 단면도로 도시한 것이다. 반도체 기판(10)의 측면을 따라 형성된 산화막의 두께 T3와 게이트 전극(30)의 측면을 따라 형성된 산화막의 두께 T4는 실질적으로 동일하다. 본 실시예의 경우에서, 두께 T3 및 두께 T4는 약 6㎚였다.
그 다음, 도 1의 (c)에 도시된 바와 같이, HDP(High Density Plasma) 기술을 이용하여, 트렌치(60)를 매립하도록 실리콘 산화 재료(80)가 퇴적된다. 그 다음, 실리콘 산화 재료(80)가 CMP에 의해 평탄화된 후, 반도체 기판(10)은 약 900℃로 유지된 질소 분위기 내에서 가열된다. 다음으로, 반도체 기판(10)이 NH4F 용액에 노출된 후, 실리콘 질화막(40)은 약 150℃의 포스페이션(phosphation)에 의해 제거된다. 그 다음, 인 함유의 도핑된 폴리실리콘(90)이 저압 CVD에 의해 실리콘 산화 재료(80) 및 게이트 전극(30) 상에 피착된다.
몇 단계를 더 거쳐, 트렌치(60)에 의한 디바이스 분리를 갖는 반도체 디바이스(100)가 완성된다.
도 2의 (a)는, RTO에 의한 산화 처리 이전에, 반도체 디바이스(100 또는 700) 내의 반도체 기판(10)의 단부 및 게이트 전극(30)의 단부를 나타낸 확대 단면도이다. 도 2의 (b)는 RTO에 의한 산화 처리 이후에, 종래의 반도체 디바이스(700) 내부의 반도체 기판(10)의 단부 및 게이트 전극(30)의 단부를 나타낸 확대 단면도이다. 도 2의 (c)는 RTO에 의한 산화 처리 이후에, 본 발명의 실시예에 따른 반도체 디바이스(100) 내의 반도체 기판(10)의 단부 및 게이트 전극(30)의 단부를 나타낸 확대 단면도이다.
도 1의 (b)에서 점선원으로 둘러싸인 반도체 기판(10)의 단부 및 게이트 전극(30)의 단부는, 도 2의 (c)에 확대 단면도로서 도시되어 있다.
도 2의 (c)에 도시되어 있는 바와 같이, 본 실시예에 따른 반도체 디바이스(100)는 반도체 기판으로부터 전기적으로 절연되며, 반도체 기판(10)의 기판면(12)에 대향하는 대향 표면(32)을 갖는 게이트 전극(30), 및 게이트 전극(3)을 관통하여 반도체 기판(10)으로 연장하는 트렌치(60)를 포함한다. 게이트 절연막(20)이 반도체 기판(10)과 게이트 전극(3) 사이에 형성되어 이들을 전기적으로 절연시킨다.
반도체 기판(1)은 예를 들어 실리콘 단결정으로 이루어진다. 게이트 절연막(20)은 예를 들어 반도체 기판(10)을 산화함으로써 형성된 실리콘 산화막일 수 있다. 게이트 전극(30)은 예를 들어 비정질 실리콘을 피착함으로써 형성된다.
실리콘 산화막(70a)은 RTO에 의해 반도체 기판(10)의 기판 측면(14) 상에 형성되며, 실리콘 산화막(70b)은 게이트 전극(30)의 게이트 측면(34) 상에 형성된다. 본 실시예에서, 실리콘 산화막(70a)의 두께 T3와 실리콘 산화막(70b)의 두께 T4는 실질적으로 동일하다.
종래에서와 같이 트렌치(60)의 측면 및 저면의 산화가 산소 O2(건조 산소) 분위기에서 행해지는 경우, 산화 씨드의 확산 계수는 비교적 작게 된다. 특히, 산화 씨드는, 비정질 실리콘으로의 확산시에서보다 실리콘 단결정으로의 확산시에 더 작은 확산 계수를 나타낸다. 따라서, 도 2의 (b)에 도시된 바와 같이, 실리콘 산화막(70b)의 두께 T2가 실리콘 산화막(70a)의 두께 T1보다 얇아진다.
본 발명의 실시예에서, 트렌치(60)의 측면 및 저면의 산화는 수소 H2 + 산소 O2 분위기 내에서 행해진다. 이 경우, 산화 씨드는 종래에서보다 큰 확산 계수를 나타낸다. 특히, 비정질 실리콘으로 확산할 때의 확산 계수의 증가에 비해, 실리콘 단결정으로 확산할 때의 확산 계수의 증가가 더 크다. 따라서, 실리콘 단결정과 비정질 실리콘 간의 산화 속도에서의 차이가 감소되고, 그 결과 실리콘 산화막(70a)의 두께 T3와 실리콘 산화막(70b)의 두께 T4가 실질적으로 동일해진다.
본 실시예에서, 고온하에서의 RTO에 의해 수소 H2와 산소 O2의 상호 작용을 유도함으로써 산소 라디칼이 생성되고, 산소 라디칼은 산화 씨드의 기능을 한다. 그러나, 산화를 위해 수소 H2와 산소 O2 대신에 O3(오존)를 이용하여도, 본 실시예에 따른 반도체 디바이스(100)와 동일한 구성을 얻을 수 있다.
본 실시예에서, 산화 씨드의 확산 계수가 비교적 커지기 때문에, 스트레스가 가해지는 반도체 기판(10)의 단부와 게이트 전극(30)의 단부에서 산화가 촉진된다. 따라서, 본 실시예에 따른 반도체 디바이스(100)에서, 반도체 기판(10)의 단부 및 게이트 전극(30)의 단부는, 종래의 디바이스에서와는 달리 날카롭거나 경사지지 않는다.
본 실시예에 따른 반도체 디바이스(100)에서, 트렌치(60)의 측면의 일부를 형성하는 기판 측면(14)과 기판 상면(12) 사이에 정의되는 반도체 기판(10)의 경계 단부(15), 및 트렌치(60)의 일부를 형성하는 게이트 측면(34)과 대향 표면(12) 사이에 정의되는 게이트 전극(30)의 경계 단부(35)는, 30Å 이상의 곡률 반경을 갖는 구 형상으로 둥글게 된다. 종래의 반도체 디바이스(700)의 경우에서는, 반도체 기판(10)의 경계 단부와 게이트 전극(30)의 경계 단부가 명확하게 정의되지 않기 때문에, 반도체 기판(10)의 단부 및 게이트 전극(30)의 단부라고 칭해졌다. 따라서, 본 실시예에 따른 반도체 디바이스에서, 경계 단부(15) 및 경계 단부(35)는 각각 반도체 기판(10)의 단부 및 게이트 전극(30)의 단부에 대응한다.
경계 단부(15, 35)가 특정값 이상의 곡률 반경을 갖는 구형으로 성형되고 나면, 경계 단부(15, 35)에 대한 스트레스의 집중이 완화될 수 있다. 동시에, 경계 단부(15, 35)에 대한 전계의 국부적인 집중도 완화될 수 있다.
본 실시예에 따른 반도체 디바이스(100)에서, 실리콘 산화막(70a)의 두께 T3와 실리콘 산화막(70b)의 두께 T4는 거의 동일하기 때문에, 기판 상면(12)에 수직한 방향으로부터 볼 때, 기판 상면(12)과 경계 단부(35)는 중첩되지 않고, 대향 표면(12)과 경계 단부(15)는 중첩되지 않는다. 즉, 기판 상면(12)에 수직한 방향으로부터 볼 때, 경계 단부(35, 15)는 중첩된다.
이러한 구성으로 인해, 전계가 경계 단부(15, 35)에 집중하더라도, 게이트 절연막은 쉽게 파괴되지 않으며, 이러한 특징은 반도체 디바이스의 수율을 증가시키는 데에 기여한다.
도 3은 경계 단부(15, 30)의 곡률 반경과 포획 전자의 변동(ΔVge) 간의 관계를 나타내는 그래프를 도시한 도면이다. ΔVge는 게이트 절연막(20)에 포획된 전자의 변동을 나타내는 게이트 전압의 변동이다. 이 그래프는, 게이트 전극(30)으로부터 게이트 절연막(20)으로 20초간 0.1A/㎠의 정전류 스트레스를 인가하고 약 2c/㎠의 전하를 주입한 후, 포획된 전자의 변동에 대한 실제 측정값을 나타낸다.
경계 단부(15, 35)가 약 30Å보다 작은 곡률 반경을 갖는 경우, ΔVge는 크고, 포획 전자의 양도 많다. 경계 단부(15, 35)가 약 30Å보다 큰 곡률 반경을 갖는 경우, ΔVge의 감소율이 저하된다. 따라서, 경계 단부(15, 35)의 곡률 반경이 약 30Å 이상으로 조절되면, 경계 단부(15, 35)에 대한 스트레스 및 전계의 집중이 효과적으로 경감된다.
도 4는 게이트 절연막에서의 스트레스와 포획 전자의 양 간의 관계를 나타내는 그래프를 도시한 도면이다. 도 4에 도시된 그래프의 횡축은 게이트 절연막(20)에서의 스트레스를 나타내고, 종축은 포획 전자의 변동(ΔVge)을 나타낸다. 이 그래프는, 게이트 전극(30)으로부터 게이트 절연막(20)으로 20초간 0.1 A/㎠의 정전류 스트레스를 인가하고 약 2c/㎠의 전하를 주입한 후에, 종래의 반도체 디바이스(700)와 본 실시예에 따른 반도체 디바이스(100) 각각에서의 포획 전자의 변동을 시뮬레이션값으로 나타낸 것이다. 도 4에서, 게이트 전극(30)에서의 스트레스가 증가할수록 ΔVge값이 감소한다.
실리콘 산화막(70a)과 실리콘 산화막(70b) 간의 두께 차이가 증가할수록, 게이트 졀연막(20)의 스트레스도 증가한다. 또한, 경계 단부(15, 35)에 대한 스트레스가 증가할수록, 게이트 절연막(20)에서의 스트레스도 증가한다. 따라서, 본 실시예에 따른 반도체 디바이스(100)의 게이트 절연막(20)에서의 포획 전자의 양이, 종래의 반도체 디바이스(700)의 게이트 절연막(20)에서의 포획 전자의 양보다 적다는 것을 알 수 있다.
ΔVge는 도 3 및 도 4에서 상이한 값과 부호를 갖는데, 도 3은 ΔVge를 실험값과 절대값으로 나타내고 있는 데에 반하여, 도 4는 플러스 또는 마이너스의 부호를 갖는 시뮬레이션값으로 나타내고 있기 때문이다.
도 5는 게이트 절연막(20)으로의 정전류의 인가 기간과 게이트 절연막(20) 내의 포획 전자의 변동(ΔVge) 간의 전형적인 관계를 나타낸 그래프를 도시하는 도면이다. 도 5는 게이트 절연막(20)으로의 정전류 인가 기간이 길어질수록 포획 전자의 양이 증가함을 나타내고 있다.
도 6은 반도체 디바이스의 임계 전압(Vt)과 게이트 절연막(20) 내의 포획 전자의 변동(ΔVge) 간의 전형적인 관계를 나타낸 그래프를 도시하는 도면이다. 도 6은 반도체 디바이스의 임계 전압이 포획 전자의 양에 정비례하여 변화함을 나타내고 있다.
종래의 반도체 디바이스(700)와 비교하여, 본 실시예에 따른 반도체 디바이스(100)에서는 게이트 절연막(20)에 포획되는 전자의 양(ΔVge)이 적어지기 때문에(도 4 및 도 5 참조), 임계 전압의 변동도 적어진다 (도 6 참조). 이것은 반도체 디바이스(100)가 반도체 디바이스(700)보다 전기적 스트레스에 대해 더 강하고 수명도 더 길다는 것을 의미한다.
도 7은 반도체 디바이스의 메모리에서의 W/E 내구 특성과 반도체 디바이스의 임계 전압 간의 전형적인 관계를 나타낸 그래프를 도시하는 도면이다. 도 7은, 기록/소거 주파수가 증가할수록 게이트 절연막(20)에 포획되는 전자의 양이 증가하며, 반도체 디바이스의 임계 전압이 변동된다는 것을 나타낸다.
도 4 내지 도 6으로부터, 본 실시예에 따른 반도체 디바이스(100)는 종래의 반도체 디바이스(700)에 비해 정전류 스트레스에 대한 포획 전자의 변동(ΔVge)이 더 적다는 것을 알 수 있다. 그러므로, 부유 게이트 전극으로서 게이트 전극(30)을 이용하는 불휘발성 반도체 저장 디바이스에서, 본 실시예에 따른 반도체 디바이스(100)는, 종래의 반도체 디바이스(700)에 비해, 기록/소거 동작의 주파수가 높아지더라도 포획 전자의 변동(ΔVge)이 적고 임계 전압의 변동이 적도록 동작한다. 또한, 기록/소거 주파수가 더 높아지더라도, 반도체 디바이스(100)는 부유 게이트 전극인 게이트 전극(30) 내에 반도체 디바이스(700)보다 긴 기간동안 전하를 보유할 수 있다.
도 4 내지 도 7을 참조로 한 설명에서는 포획 전자의 경우에 대하여 언급하였지만, 포획 홀에 대해서도 마찬가지로 적용될 수 있다.
전술한 바와 같은 본 실시예의 반도체 디바이스는, 스트레스 및 전계가 반도체 기판과 비정질 실리콘막의 단부에 집중되지 않기 때문에, 종래의 반도체 디바이스에 비해 포획 전자가 더 적어지고, 게이트의 내압도 높아진다.
본 실시예에 따른 반도체 디바이스의 제조 방법은, 반도체 기판 및 비정질 실리콘막의 단부에 스트레스 및 전계가 집중하지 않아서, 종래의 반도체 디바이스에 비하여 포획 전자의 수가 적어지고 게이트의 내압이 높아지는 반도체 디바이스를 제조할 수 있다.
도 1의 (a)는 본 발명의 일 실시예에 따른 STI를 갖는 반도체 디바이스(100) 내의 트렌치 및 그 주변 구조의 확대 단면도.
도 1의 (b)는 도 1의 (a)의 제조 공정후의 반도체 디바이스(100) 내의 트렌치 및 그 주변 구조의 확대 단면도.
도 1의 (c)는 도 1의 (b)의 제조 공정후의 반도체 디바이스(100) 내의 트렌치 및 그 주변 구조의 확대 단면도.
도 2의 (a)는 RTO에 의한 산화 처리전의 반도체 기판의 단부 및 게이트 전극의 단부의 확대 단면도.
도 2의 (b)는 RTO에 의한 산화 처리후의 종래의 반도체 디바이스의 반도체 기판의 단부 및 게이트 전극의 단부의 확대 단면도.
도 2의 (c)는 RTO에 의한 산화 처리후의 본 발명의 실시예에 따른 반도체 디바이스 내의 반도체 기판의 단부 및 게이트 전극의 단부의 확대 단면도.
도 3은 경계 단부(15, 35)의 곡률 반경과 포획 전자의 변동(ΔVge) 간의 관계를 나타낸 그래프를 도시한 도면.
도 4는 게이트 절연막의 스트레스와 포획 전자의 변동 간의 관계를 나타낸 그래프를 도시한 도면.
도 5는 게이트 절연막에 정전류가 인가된 기간과 포획 전자의 변동(ΔVge) 간의 관계를 나타낸 그래프를 도시한 도면.
도 6은 반도체 디바이스의 임계 전압(Vt)과 게이트 절연막 내의 포획 전자의 변동(ΔVge) 간의 관계를 나타낸 그래프를 도시한 도면.
도 7은 반도체 디바이스의 메모리 내의 W/E 내성 특성과 반도체 디바이스의 임계 전압 간의 관계를 도시하는 그래프를 나타낸 도면.
도 8은 STI를 갖는 종래의 반도체 디바이스의 제조 공정중의 확대 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
15, 35 : 경계 단부
20 : 게이트 절연막
30 : 게이트 전극
40 : 실리콘 질화막
50 : 실리콘 산화막
60 : 트렌치

Claims (2)

  1. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 형성하는 단계와,
    상기 반도체 기판과 전기적으로 절연되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체 기판을 에칭하여, 디바이스를 형성하기 위한 디바이스 영역과 기판 상면 상의 나머지 영역을 전기적으로 절연시키는 트렌치를 형성하는 단계와,
    상기 트렌치의 측면의 일부를 형성하는 상기 반도체 기판의 기판 측면과 상기 트렌치의 측면의 다른 일부를 형성하는 상기 게이트 전극의 게이트 측면을 산소기(oxygen radicals)에 의해 산화시키는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 산소기는 고온 하에서 수소 H2 및 산소 O2의 상호작용에 의해서 생성되는 반도체 디바이스 제조 방법.
KR10-2004-0057531A 2001-06-29 2004-07-23 반도체 디바이스의 제조 방법 KR100508609B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001198571A JP2003017595A (ja) 2001-06-29 2001-06-29 半導体装置
JPJP-P-2001-00198571 2001-06-29

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0036887A Division KR100508361B1 (ko) 2001-06-29 2002-06-28 반도체 디바이스

Publications (2)

Publication Number Publication Date
KR20040074033A KR20040074033A (ko) 2004-08-21
KR100508609B1 true KR100508609B1 (ko) 2005-08-17

Family

ID=19036001

Family Applications (2)

Application Number Title Priority Date Filing Date
KR10-2002-0036887A KR100508361B1 (ko) 2001-06-29 2002-06-28 반도체 디바이스
KR10-2004-0057531A KR100508609B1 (ko) 2001-06-29 2004-07-23 반도체 디바이스의 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR10-2002-0036887A KR100508361B1 (ko) 2001-06-29 2002-06-28 반도체 디바이스

Country Status (4)

Country Link
US (3) US20030001227A1 (ko)
JP (1) JP2003017595A (ko)
KR (2) KR100508361B1 (ko)
CN (2) CN100352010C (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087720A (ja) * 2002-08-26 2004-03-18 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2006140521A (ja) * 2006-01-10 2006-06-01 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP5010222B2 (ja) 2006-09-21 2012-08-29 株式会社東芝 不揮発性半導体記憶装置
JP2011146733A (ja) * 2011-03-18 2011-07-28 Renesas Electronics Corp 半導体装置の製造方法
US10469455B2 (en) 2011-10-28 2019-11-05 Danmarks Tekniske Universitet Dynamic encryption method
DE102015201045B4 (de) * 2015-01-22 2019-09-26 Infineon Technologies Austria Ag Mit einer hohen Gate-Spannung betreibbarer Hochspannungstransistor, Verfahren zum Steuern desselben und Schaltungsanordnung
JP6475142B2 (ja) * 2015-10-19 2019-02-27 トヨタ自動車株式会社 半導体装置とその製造方法
CN110495097B (zh) * 2017-03-27 2024-01-30 住友电气工业株式会社 层状体和saw器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920013621A (ko) * 1990-12-21 1992-07-29 발도르프, 피켄셔 실리콘 반도체 기판에 제한된 비소도핑을 하기 위한 방법
KR0122513B1 (ko) * 1993-04-27 1997-11-26 윌리엄 티.엘리스 반도체 소자에서 질화 실리콘을 산화하는 방법

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US45324A (en) * 1864-12-06 Improvement in horse hay-forks
US60019A (en) * 1866-11-27 lakgre
US20867A (en) * 1858-07-13 dbnnisson
US55217A (en) * 1866-05-29 Improvement in cigar-machines
US106906A (en) * 1870-08-30 Improvement in folding tables
US115270A (en) * 1871-05-30 Improvement in hot-air furnaces
US119276A (en) * 1871-09-26 Improvement in looms for weaving hair-cloth and fabrics produced thereon
US32996A (en) * 1861-08-06 Meastjkdsrcmfatrcet
US57484A (en) * 1866-08-28 Improvement in cultivators
US197823A (en) * 1877-12-04 Improvement in metallic cartridge-shells
JPH0620108B2 (ja) * 1987-03-23 1994-03-16 三菱電機株式会社 半導体装置の製造方法
US6281103B1 (en) * 1993-07-27 2001-08-28 Micron Technology, Inc. Method for fabricating gate semiconductor
JP2955459B2 (ja) 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US6091129A (en) 1996-06-19 2000-07-18 Cypress Semiconductor Corporation Self-aligned trench isolated structure
TW388100B (en) * 1997-02-18 2000-04-21 Hitachi Ulsi Eng Corp Semiconductor deivce and process for producing the same
JPH10242264A (ja) 1997-02-25 1998-09-11 Sharp Corp 半導体装置の製造方法
TWI278933B (en) * 1997-03-05 2007-04-11 Hitachi Ltd Method of making semiconductor IC device
US6100132A (en) * 1997-06-30 2000-08-08 Kabushiki Kaisha Toshiba Method of deforming a trench by a thermal treatment
US6566224B1 (en) 1997-07-31 2003-05-20 Agere Systems, Inc. Process for device fabrication
JP3523048B2 (ja) * 1998-02-18 2004-04-26 株式会社ルネサステクノロジ 半導体装置の製造方法及び半導体装置
JPH11251581A (ja) 1998-03-02 1999-09-17 Toshiba Corp 半導体装置およびその製造方法
JPH11260906A (ja) 1998-03-13 1999-09-24 Nec Corp 半導体装置及びその製造方法
JPH11274288A (ja) 1998-03-25 1999-10-08 Sharp Corp 半導体装置の製造方法
JP3472482B2 (ja) * 1998-06-30 2003-12-02 富士通株式会社 半導体装置の製造方法と製造装置
TW444333B (en) 1998-07-02 2001-07-01 United Microelectronics Corp Method for forming corner rounding of shallow trench isolation
JP4592837B2 (ja) * 1998-07-31 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TW513776B (en) 1998-09-19 2002-12-11 United Microelectronics Corp Manufacturing method of shallow trench isolation structure
US6143624A (en) * 1998-10-14 2000-11-07 Advanced Micro Devices, Inc. Shallow trench isolation formation with spacer-assisted ion implantation
JP3571236B2 (ja) 1998-11-09 2004-09-29 株式会社ルネサステクノロジ 半導体装置の製造方法
KR20000040458A (ko) * 1998-12-18 2000-07-05 김영환 반도체 소자의 격리영역 형성방법
US6130453A (en) 1999-01-04 2000-10-10 International Business Machines Corporation Flash memory structure with floating gate in vertical trench
US6281050B1 (en) * 1999-03-15 2001-08-28 Kabushiki Kaisha Toshiba Manufacturing method of a semiconductor device and a nonvolatile semiconductor storage device
JP2000315738A (ja) * 1999-04-28 2000-11-14 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2001144170A (ja) 1999-11-11 2001-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100336777B1 (ko) 1999-11-29 2002-05-16 박종섭 반도체소자의 격리영역 형성방법
JP2001284445A (ja) 2000-03-29 2001-10-12 Toshiba Corp 半導体装置およびその製造方法
JP2001308208A (ja) 2000-04-25 2001-11-02 Nec Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP2002043407A (ja) 2000-07-25 2002-02-08 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100386946B1 (ko) * 2000-08-01 2003-06-09 삼성전자주식회사 트렌치 소자 분리형 반도체 장치의 형성방법
JP2002134634A (ja) 2000-10-25 2002-05-10 Nec Corp 半導体装置及びその製造方法
US6417070B1 (en) * 2000-12-13 2002-07-09 International Business Machines Corporation Method for forming a liner in a trench
US6624016B2 (en) 2001-02-22 2003-09-23 Silicon-Based Technology Corporation Method of fabricating trench isolation structures with extended buffer spacers
US20020197823A1 (en) * 2001-05-18 2002-12-26 Yoo Jae-Yoon Isolation method for semiconductor device
JP4672197B2 (ja) * 2001-07-04 2011-04-20 株式会社東芝 半導体記憶装置の製造方法
KR100395759B1 (ko) * 2001-07-21 2003-08-21 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조방법
JP2003100860A (ja) 2001-09-27 2003-04-04 Toshiba Corp 半導体装置
US6723616B2 (en) 2001-09-27 2004-04-20 Texas Instruments Incorporated Process of increasing screen dielectric thickness
JP2004111547A (ja) * 2002-09-17 2004-04-08 Toshiba Corp 半導体装置、半導体装置の製造方法
JP3699956B2 (ja) * 2002-11-29 2005-09-28 株式会社東芝 半導体装置の製造方法
US6737700B1 (en) * 2003-05-13 2004-05-18 Powerchip Semiconductor Corp. Non-volatile memory cell structure and method for manufacturing thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920013621A (ko) * 1990-12-21 1992-07-29 발도르프, 피켄셔 실리콘 반도체 기판에 제한된 비소도핑을 하기 위한 방법
KR0122513B1 (ko) * 1993-04-27 1997-11-26 윌리엄 티.엘리스 반도체 소자에서 질화 실리콘을 산화하는 방법

Also Published As

Publication number Publication date
CN1395292A (zh) 2003-02-05
US7095093B2 (en) 2006-08-22
US20030001227A1 (en) 2003-01-02
KR20040074033A (ko) 2004-08-21
US20060244098A1 (en) 2006-11-02
KR100508361B1 (ko) 2005-08-17
JP2003017595A (ja) 2003-01-17
KR20030003082A (ko) 2003-01-09
CN1215534C (zh) 2005-08-17
CN100352010C (zh) 2007-11-28
US20040207039A1 (en) 2004-10-21
CN1652303A (zh) 2005-08-10

Similar Documents

Publication Publication Date Title
KR100707045B1 (ko) 내부의 링형 게이트를 구비한 버티컬 전계 효과 트랜지스터 및 그 제조 방법
KR100375235B1 (ko) 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법
US8053897B2 (en) Production of a carrier wafer contact in trench insulated integrated SOI circuits having high-voltage components
TWI359461B (en) Recess channel flash architecture for reduced shor
JPH11289006A (ja) 集積回路にトレンチアイソレ―ションを形成する方法
TWI441333B (zh) 半導體裝置及其製造方法
US20060244098A1 (en) Semiconductor device and method of manufacturing a semiconductor device
KR20020043279A (ko) 반도체 소자의 분리영역 제조방법
US6803622B2 (en) Semiconductor device and method of manufacturing the same
KR100349343B1 (ko) 반도체장치의 트랜지스터 제조방법
US6649966B2 (en) Quantum dot of single electron memory device and method for fabricating thereof
KR100538726B1 (ko) 반도체 장치
KR100475050B1 (ko) 스페이서로보호되는박막의질화막라이너를갖는트렌치소자분리방법및구조
US8013415B2 (en) Semiconductor device having a circular-arc profile on a silicon surface
KR100671603B1 (ko) 플래시 메모리 소자의 제조 방법
KR102704456B1 (ko) 수직형 메모리 장치 및 그 제조 방법
KR20060008594A (ko) 낸드 플래시 메모리 소자의 제조 방법
KR100384794B1 (ko) 플래쉬 메모리 셀 및 그 제조방법
KR100286775B1 (ko) 에스오아이 소자의 제조방법
KR20210014440A (ko) 수직형 메모리 장치 및 그 제조 방법
US20070034962A1 (en) Transistor and method of manufacturing the same
KR20100013986A (ko) 반도체 소자의 제조 방법
JP2006054278A (ja) 半導体素子及び半導体素子の製造方法
KR950007422B1 (ko) 반도체 장치의 소자격리 방법
KR20010110007A (ko) 반도체소자의 트렌치 소자분리 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110630

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20120724

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee