JPH11274288A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11274288A JPH11274288A JP7678398A JP7678398A JPH11274288A JP H11274288 A JPH11274288 A JP H11274288A JP 7678398 A JP7678398 A JP 7678398A JP 7678398 A JP7678398 A JP 7678398A JP H11274288 A JPH11274288 A JP H11274288A
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Abstract
(57)【要約】
【課題】 リーク電流の少ない高性能な半導体装置を、
工程数を少なく形成する製造方法を提供する。 【解決手段】 シリコン基板上に第１の酸化膜層、第１
の多結晶シリコン膜層および第１の窒化膜層をこの順に
積層して３層膜を形成し、フォトレジストに所望のパタ
ーニングを行なうことにより素子分離領域にすべき部分
に対応して開口する。その後 エッチングを行うことに
より、前記３層膜に溝を形成し、更に前記シリコン基板
に第１の溝を形成し、熱酸化を１０００℃以上のドライ
酸化若しくはＨＣｌ酸化で行うことにより、前記第１の
溝の側面、底面及び前記第１の多結晶シリコン膜の前記
溝の側壁を酸化し、前記第１の酸化膜を挟んだ前記第１
の多結晶シリコン膜と前記シリコン基板の界面にバーズ
ビークを形成する。前記第１の溝にＳｉＯ2膜を埋めこ
み、科学機械的研磨によるエッチバックを行う。さらに
第１のＳｉＮ膜、第１の多結晶シリコン膜、第１の酸化
膜を除去した後、犠牲酸化とそれによる酸化膜を除去
し、次いでゲート酸化膜を形成する。
工程数を少なく形成する製造方法を提供する。 【解決手段】 シリコン基板上に第１の酸化膜層、第１
の多結晶シリコン膜層および第１の窒化膜層をこの順に
積層して３層膜を形成し、フォトレジストに所望のパタ
ーニングを行なうことにより素子分離領域にすべき部分
に対応して開口する。その後 エッチングを行うことに
より、前記３層膜に溝を形成し、更に前記シリコン基板
に第１の溝を形成し、熱酸化を１０００℃以上のドライ
酸化若しくはＨＣｌ酸化で行うことにより、前記第１の
溝の側面、底面及び前記第１の多結晶シリコン膜の前記
溝の側壁を酸化し、前記第１の酸化膜を挟んだ前記第１
の多結晶シリコン膜と前記シリコン基板の界面にバーズ
ビークを形成する。前記第１の溝にＳｉＯ2膜を埋めこ
み、科学機械的研磨によるエッチバックを行う。さらに
第１のＳｉＮ膜、第１の多結晶シリコン膜、第１の酸化
膜を除去した後、犠牲酸化とそれによる酸化膜を除去
し、次いでゲート酸化膜を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にトレンチにより素子分離形成を行う半導体装
置の製造方法に関する。
方法、特にトレンチにより素子分離形成を行う半導体装
置の製造方法に関する。
【０００２】
【従来の技術】トレンチを用いた素子分離形成の方法の
第１従来例を図３に示す。この図において、トランジス
タのソース、ドレイン領域は図面（紙面）の垂直方向に
並んで形成されている。図３（ａ）に示すように、シリ
コン基板２０１上に、ＳｉＯ2膜層２０２及びＳＩＮ膜
層２０３をこの順に形成し、フォトレジストに素子分離
領域に対応してパターニングし開口し、その後ドライエ
ッチングにてトレンチ２０４を形成する。
第１従来例を図３に示す。この図において、トランジス
タのソース、ドレイン領域は図面（紙面）の垂直方向に
並んで形成されている。図３（ａ）に示すように、シリ
コン基板２０１上に、ＳｉＯ2膜層２０２及びＳＩＮ膜
層２０３をこの順に形成し、フォトレジストに素子分離
領域に対応してパターニングし開口し、その後ドライエ
ッチングにてトレンチ２０４を形成する。
【０００３】その後、図３（ｂ）に示すように、例えば
ＳｉＯ2膜２０５をＣＶＤ法にて堆積させ、ＳｉＯ2膜２
０５をエッチバック、または研磨剤をもちいた研磨を施
すことによりトレンチ２０４を基板表面が平坦となるよ
うにＳｉＯ2膜２０５で埋め込む。その後、第１のＳＩ
Ｎ膜２０３及びＳｉＯ2膜２０２を除去し、続いて犠牲
酸化を行い犠牲酸化膜を形成し、該犠牲酸化膜をウェッ
トエッチングにて除去を行うと、図３（ｃ）のように活
性領域とすべき領域（活性領域）端の角部２０６が鋭角
に露出する。尚、ここで、ＳｉＯ2膜２０５はこの角部
２０６近傍において、活性領域端の外側に角状態にへこ
んだ凹部が形成されており、この凹部で活性領域に対し
鋭角の形状をなしている。
ＳｉＯ2膜２０５をＣＶＤ法にて堆積させ、ＳｉＯ2膜２
０５をエッチバック、または研磨剤をもちいた研磨を施
すことによりトレンチ２０４を基板表面が平坦となるよ
うにＳｉＯ2膜２０５で埋め込む。その後、第１のＳＩ
Ｎ膜２０３及びＳｉＯ2膜２０２を除去し、続いて犠牲
酸化を行い犠牲酸化膜を形成し、該犠牲酸化膜をウェッ
トエッチングにて除去を行うと、図３（ｃ）のように活
性領域とすべき領域（活性領域）端の角部２０６が鋭角
に露出する。尚、ここで、ＳｉＯ2膜２０５はこの角部
２０６近傍において、活性領域端の外側に角状態にへこ
んだ凹部が形成されており、この凹部で活性領域に対し
鋭角の形状をなしている。
【０００４】その後、図３（ｄ）に示すように、活性領
域の表面に熱酸化によりゲート酸化膜２０７を形成し、
続いて多結晶シリコン等からなるゲート電極２０８をゲ
ート酸化膜２０７の上を完全に覆うように形成する。
域の表面に熱酸化によりゲート酸化膜２０７を形成し、
続いて多結晶シリコン等からなるゲート電極２０８をゲ
ート酸化膜２０７の上を完全に覆うように形成する。
【０００５】このことにより得られる構成においては、
鋭角に露出していた活性領域端の角部２０６のところに
電界集中を生じ、リーク電流が発生したりゲート酸化膜
の信頼性の悪化に至るなどの問題点が生じていた。尚、
ソース、ドレイン（活性領域に対し紙面の垂直方向に配
置されるが、図示しない）も形成してトランジスタを形
成するが、ここではこの工程については省略しており、
上記リーク電流はソース／ドレイン間で電界集中により
局部的に生じる。
鋭角に露出していた活性領域端の角部２０６のところに
電界集中を生じ、リーク電流が発生したりゲート酸化膜
の信頼性の悪化に至るなどの問題点が生じていた。尚、
ソース、ドレイン（活性領域に対し紙面の垂直方向に配
置されるが、図示しない）も形成してトランジスタを形
成するが、ここではこの工程については省略しており、
上記リーク電流はソース／ドレイン間で電界集中により
局部的に生じる。
【０００６】また、前記のトレンチを形成した段階（図
３（ａ）参照）の後で、酸化を行うことにより、図４
（ｅ）に示すように、シリコン基板の活性領域とすべき
部分の素子分離側の端部の鋭角な角部を、２０９のよう
に丸める手法を追加することも採られている。更に、上
記と同様にＳｉＯ2膜２０５の形成とその後の工程を行
う。この方法によっても、ＳｉＮ膜２０３側のＳｉＯ2
酸化膜２１２は平坦なままなので犠牲酸化膜を除去する
工程で第４図（ｆ）の２１０のように活性域の端部が露
出することになる。ここで、活性離領域の端部は丸めら
れているが、この丸められた部分の近傍において、Ｓｉ
Ｏ2酸化膜２０５と２１２はえぐられた凹部が形成され
ており、その凹部は活性領域に対し鋭角の形状をなして
いる。その後、ゲート絶縁膜２１３、ゲート電極２１４
が形成される（図４（ｇ）参照）。
３（ａ）参照）の後で、酸化を行うことにより、図４
（ｅ）に示すように、シリコン基板の活性領域とすべき
部分の素子分離側の端部の鋭角な角部を、２０９のよう
に丸める手法を追加することも採られている。更に、上
記と同様にＳｉＯ2膜２０５の形成とその後の工程を行
う。この方法によっても、ＳｉＮ膜２０３側のＳｉＯ2
酸化膜２１２は平坦なままなので犠牲酸化膜を除去する
工程で第４図（ｆ）の２１０のように活性域の端部が露
出することになる。ここで、活性離領域の端部は丸めら
れているが、この丸められた部分の近傍において、Ｓｉ
Ｏ2酸化膜２０５と２１２はえぐられた凹部が形成され
ており、その凹部は活性領域に対し鋭角の形状をなして
いる。その後、ゲート絶縁膜２１３、ゲート電極２１４
が形成される（図４（ｇ）参照）。
【０００７】この構成においても、電界集中によるソー
ス／ドレイン間のリーク電流やゲート酸化膜の信頼性低
下を防ぐことはできなかった。尚、この構成において
も、電界集中が図４（ｇ）に示す２１０部分に生じてい
ると考えられる。
ス／ドレイン間のリーク電流やゲート酸化膜の信頼性低
下を防ぐことはできなかった。尚、この構成において
も、電界集中が図４（ｇ）に示す２１０部分に生じてい
ると考えられる。
【０００８】また、この素子分離領域端の鋭角状の露出
を防ぐ方法が発明されており、特開平７−１２２６２７
号公報に開示されている発明を第２従来例として図５を
参照し説明する。図５（ａ）に示すように、シリコン基
板上にＳｉＮ膜３０２と多結晶Ｓｉ膜３０３とを順次形
成する。そしてこれらの多結晶Ｓｉ膜３０３及びＳｉＮ
膜３０２のうちで素子分離領域にすべき領域上の部分の
みを除去してこの部分に開口部３０４を形成し、次にＣ
ＶＤ法によりＳｉＯ2膜を堆積し、続いてエッチバック
を行うことにより上記開口部３０４内にＳｉＯ2膜のサ
イドウォール３０５を形成する。次に図５（ｂ）に示す
ように、上記サイドウォール３０５及び上記ＳｉＮ膜３
０２をマスクとしてシリコン基板上の開口部３０４にト
レンチ３０６を形成する。
を防ぐ方法が発明されており、特開平７−１２２６２７
号公報に開示されている発明を第２従来例として図５を
参照し説明する。図５（ａ）に示すように、シリコン基
板上にＳｉＮ膜３０２と多結晶Ｓｉ膜３０３とを順次形
成する。そしてこれらの多結晶Ｓｉ膜３０３及びＳｉＮ
膜３０２のうちで素子分離領域にすべき領域上の部分の
みを除去してこの部分に開口部３０４を形成し、次にＣ
ＶＤ法によりＳｉＯ2膜を堆積し、続いてエッチバック
を行うことにより上記開口部３０４内にＳｉＯ2膜のサ
イドウォール３０５を形成する。次に図５（ｂ）に示す
ように、上記サイドウォール３０５及び上記ＳｉＮ膜３
０２をマスクとしてシリコン基板上の開口部３０４にト
レンチ３０６を形成する。
【０００９】その後、図５（ｃ）に示すように、熱酸化
を行い酸化膜３０７を形成することで活性領域端の角部
が鋭角に形成されるのを防ぐ。次に、図５（ｄ）に示す
ように、サイドウォール３０５及び酸化膜３０７上にの
みＳｉＯ2膜３０８を選択的に形成し、トレンチ３０６
をＳｉＯ2膜３０８で埋め込み、続いて図５（ｅ）に示
すように、上記ＳｉＮ膜３０２を除去することにより、
活性領域端の露出を防ぐＴ字形のＳｉＯ2膜３０９を形
成していた。
を行い酸化膜３０７を形成することで活性領域端の角部
が鋭角に形成されるのを防ぐ。次に、図５（ｄ）に示す
ように、サイドウォール３０５及び酸化膜３０７上にの
みＳｉＯ2膜３０８を選択的に形成し、トレンチ３０６
をＳｉＯ2膜３０８で埋め込み、続いて図５（ｅ）に示
すように、上記ＳｉＮ膜３０２を除去することにより、
活性領域端の露出を防ぐＴ字形のＳｉＯ2膜３０９を形
成していた。
【００１０】
【発明が解決しようとする課題】上記に述べたように、
第１従来例のようなトレンチを用いた素子分離領域の形
成方法では、犠牲酸化膜の除去時に活性領域端の角部が
鋭角に露出することにより、この角部に電界集中を生
じ、リーク電流が発生したりゲート酸化膜の信頼性低下
に至るなどの問題点が生じていた。また活性領域の素子
分離領域側の角部を丸めるために熱酸化を行う方法も提
案されたが、リーク電流やゲート絶縁膜の信頼性低下を
防止するまでには至らなかった。
第１従来例のようなトレンチを用いた素子分離領域の形
成方法では、犠牲酸化膜の除去時に活性領域端の角部が
鋭角に露出することにより、この角部に電界集中を生
じ、リーク電流が発生したりゲート酸化膜の信頼性低下
に至るなどの問題点が生じていた。また活性領域の素子
分離領域側の角部を丸めるために熱酸化を行う方法も提
案されたが、リーク電流やゲート絶縁膜の信頼性低下を
防止するまでには至らなかった。
【００１１】この問題に対して第２従来例（特許平７−
１２２６２７公報）の様な対策方法が発明されている
が、この方法の問題点としてトレンチを形成する領域を
形成する際ＳｉＯ2膜のサイドウォール３０５を形成す
るため、ＳｉＯ2膜の堆積（デポジション）及びＳｉＯ2
膜のエッチバックの工程の分工程数が多くなり、製造コ
ストが高くなるという課題があった。
１２２６２７公報）の様な対策方法が発明されている
が、この方法の問題点としてトレンチを形成する領域を
形成する際ＳｉＯ2膜のサイドウォール３０５を形成す
るため、ＳｉＯ2膜の堆積（デポジション）及びＳｉＯ2
膜のエッチバックの工程の分工程数が多くなり、製造コ
ストが高くなるという課題があった。
【００１２】本発明は、リーク電流の少ない高性能な半
導体装置を、工程数を少なく簡便に形成する半導体装置
の製造方法を提供することを目的とする。
導体装置を、工程数を少なく簡便に形成する半導体装置
の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、トレンチを用いた素子分離領域の形成を行う
半導体装置の製造方法であって、シリコン基板上に第１
の酸化膜層、第１の多結晶シリコン膜層および第１の窒
化膜層をこの順に積層して３層膜を形成する工程と、フ
ォトレジストに所望のパターニングを行なうことにより
素子分離領域にすべき部分に対応して開口し、その後
エッチングを行うことにより、前記３層膜に溝を形成
し、更に前記シリコン基板に第１の溝を形成する工程
と、熱酸化を行うことにより、前記第１の溝の側面、底
面及び前記第１の多結晶シリコン膜の前記溝の側壁を酸
化し、前記第１の酸化膜を挟んだ前記第１の多結晶シリ
コン膜と前記シリコン基板の界面にバーズビークを形成
する工程と、前記第１の溝にＳｉＯ2膜を埋めこみ、エ
ッチバックを行う工程とを含むことを特徴とする。
造方法は、トレンチを用いた素子分離領域の形成を行う
半導体装置の製造方法であって、シリコン基板上に第１
の酸化膜層、第１の多結晶シリコン膜層および第１の窒
化膜層をこの順に積層して３層膜を形成する工程と、フ
ォトレジストに所望のパターニングを行なうことにより
素子分離領域にすべき部分に対応して開口し、その後
エッチングを行うことにより、前記３層膜に溝を形成
し、更に前記シリコン基板に第１の溝を形成する工程
と、熱酸化を行うことにより、前記第１の溝の側面、底
面及び前記第１の多結晶シリコン膜の前記溝の側壁を酸
化し、前記第１の酸化膜を挟んだ前記第１の多結晶シリ
コン膜と前記シリコン基板の界面にバーズビークを形成
する工程と、前記第１の溝にＳｉＯ2膜を埋めこみ、エ
ッチバックを行う工程とを含むことを特徴とする。
【００１４】本発明の半導体装置の製造方法は、好まし
くは、前記熱酸化が１０００℃以上のドライ酸化若しく
はＨＣｌ酸化であるものとすることができる。
くは、前記熱酸化が１０００℃以上のドライ酸化若しく
はＨＣｌ酸化であるものとすることができる。
【００１５】本発明の半導体装置の製造方法は、好まし
くは、前記エッチバックに化学機械的研磨法（ＣＭＰ(C
hemical Mechanical Polishing)を用いることができ
る。
くは、前記エッチバックに化学機械的研磨法（ＣＭＰ(C
hemical Mechanical Polishing)を用いることができ
る。
【００１６】本発明の半導体装置の製造方法は、好まし
くは、前記多結晶シリコンの膜厚が４００Å以下である
ものとすることができる。
くは、前記多結晶シリコンの膜厚が４００Å以下である
ものとすることができる。
【００１７】本発明の半導体装置の製造方法は、更に好
ましくは、前記多結晶シリコンの形成方法として、アモ
ルファスシリコンを堆積させた後、６００℃以上のアニ
ールを行い、多結晶化を行うことができる。
ましくは、前記多結晶シリコンの形成方法として、アモ
ルファスシリコンを堆積させた後、６００℃以上のアニ
ールを行い、多結晶化を行うことができる。
【００１８】以下に本発明の半導体装置の製造方法の作
用を説明する。トレンチを用いた素子分離領域端に、熱
酸化によって特に上側へのはい上がりの大きいバーズビ
ークを形成することにより、後の犠牲酸化前の酸化膜除
去、及び犠牲酸化膜の除去の工程におけるトレンチ角部
での活性領域端の露出を防ぎ、電界集中による酸化膜の
信頼性低下やソース／ドレイン間のリーク電流を抑制す
る。
用を説明する。トレンチを用いた素子分離領域端に、熱
酸化によって特に上側へのはい上がりの大きいバーズビ
ークを形成することにより、後の犠牲酸化前の酸化膜除
去、及び犠牲酸化膜の除去の工程におけるトレンチ角部
での活性領域端の露出を防ぎ、電界集中による酸化膜の
信頼性低下やソース／ドレイン間のリーク電流を抑制す
る。
【００１９】
【発明の実施の形態】半導体装置の製造方法としては、
半導体基板上に第１の酸化膜層、第１の多結晶シリコン
膜層及び第１の窒化膜層を順に３層膜として形成し、フ
ォトレジストに素子分離領域とするべき領域に対向しパ
ターニングにより開口を形成し、前記３層膜のエッチン
グを行い、更に半導体基板をエッチングして溝を形成す
る工程と、前記溝の側面及び底面と上記第１の多結晶シ
リコン膜の前記エッチングにより形成された開口の側壁
を酸化する工程と、次いで前記フォトレジストを除去し
た後前記溝部に絶縁膜を埋め込み、エッチバック又は研
磨剤を使用した研磨により絶縁膜を平坦化する工程とか
らなる。従来法と異なり素子分離領域の上端部に多結晶
シリコンを酸化することによって得られる酸化膜の這い
上がりを持たせているため、後の犠牲酸化、及び犠牲酸
化膜の除去の工程で酸化膜が後退したときに活性領域端
の角部が露出するのを防ぎゲート酸化膜の信頼性低下や
ソース／ドレイン間のリーク電流を防ぐことが可能とな
り、トレンチを用いた素子分離領域を簡便に形成するこ
とができる。
半導体基板上に第１の酸化膜層、第１の多結晶シリコン
膜層及び第１の窒化膜層を順に３層膜として形成し、フ
ォトレジストに素子分離領域とするべき領域に対向しパ
ターニングにより開口を形成し、前記３層膜のエッチン
グを行い、更に半導体基板をエッチングして溝を形成す
る工程と、前記溝の側面及び底面と上記第１の多結晶シ
リコン膜の前記エッチングにより形成された開口の側壁
を酸化する工程と、次いで前記フォトレジストを除去し
た後前記溝部に絶縁膜を埋め込み、エッチバック又は研
磨剤を使用した研磨により絶縁膜を平坦化する工程とか
らなる。従来法と異なり素子分離領域の上端部に多結晶
シリコンを酸化することによって得られる酸化膜の這い
上がりを持たせているため、後の犠牲酸化、及び犠牲酸
化膜の除去の工程で酸化膜が後退したときに活性領域端
の角部が露出するのを防ぎゲート酸化膜の信頼性低下や
ソース／ドレイン間のリーク電流を防ぐことが可能とな
り、トレンチを用いた素子分離領域を簡便に形成するこ
とができる。
【００２０】（実施の形態）以下に本発明の半導体装置
の製造方法の実施の形態について、図１及び図２を参照
し説明する。図１及び図２は本発明の半導体装置の製造
方法を模式的に示す断面図である。図１（ａ）に示すよ
うに、シリコン基板１０１上に厚さ２００ÅのＳｉＯ2
膜層１０２、厚さ５００Åの第１の多結晶Ｓｉ膜層１０
３、耐酸化性膜として厚さ１５００ÅのＳｉＮ膜層１０
４を順次形成する．尚、前記多結晶ＳＩ膜１０３は、ア
モルファスシリコンを堆積させ、その後６００℃のアニ
ールを行うことにより形成してもよい。この場合、アモ
ルファスシリコンを薄くすることができるメリットがあ
る。
の製造方法の実施の形態について、図１及び図２を参照
し説明する。図１及び図２は本発明の半導体装置の製造
方法を模式的に示す断面図である。図１（ａ）に示すよ
うに、シリコン基板１０１上に厚さ２００ÅのＳｉＯ2
膜層１０２、厚さ５００Åの第１の多結晶Ｓｉ膜層１０
３、耐酸化性膜として厚さ１５００ÅのＳｉＮ膜層１０
４を順次形成する．尚、前記多結晶ＳＩ膜１０３は、ア
モルファスシリコンを堆積させ、その後６００℃のアニ
ールを行うことにより形成してもよい。この場合、アモ
ルファスシリコンを薄くすることができるメリットがあ
る。
【００２１】次いで、フォトリソグラフィー技術を用い
てレジストに素子分離領域とすべき領域（素子分離領
域）を開口することにより、シリコン基板１０１上の素
子形成領域上にレジストパターン１０５を選択的に形成
する（図１（ａ）参照）。
てレジストに素子分離領域とすべき領域（素子分離領
域）を開口することにより、シリコン基板１０１上の素
子形成領域上にレジストパターン１０５を選択的に形成
する（図１（ａ）参照）。
【００２２】このレジストパターン１０５をマスクとし
て図１（ｂ）に示すように第１のＳｉＮ膜１０４、第１
の多結晶Ｓｉ膜１０３及び第１のＳｉＯ２膜１０２をド
ライエッチングし、さらにシリコン基板１０１を０．５
μｍ程度ドライエッチングすることにより素子分離部と
してのトレンチ１０６を形成し、更にレジストパターン
１０５を除去する．次に図１（ｃ）に示すように、上記
トレンチ１０６の側面、底面、及び多結晶Ｓｉ膜層１０
３の側面を１１００℃のドライ酸化により熱酸化させて
１０７部のように活性領域端の角部を丸めると共に熱酸
化膜の多結晶Ｓｉ膜層１０３側へのはい上がりをもたせ
る。こうして、熱酸化によるはい上がりの大きいバーズ
ビークが形成され、ＳｉＯ２膜層１０２と連続する。
て図１（ｂ）に示すように第１のＳｉＮ膜１０４、第１
の多結晶Ｓｉ膜１０３及び第１のＳｉＯ２膜１０２をド
ライエッチングし、さらにシリコン基板１０１を０．５
μｍ程度ドライエッチングすることにより素子分離部と
してのトレンチ１０６を形成し、更にレジストパターン
１０５を除去する．次に図１（ｃ）に示すように、上記
トレンチ１０６の側面、底面、及び多結晶Ｓｉ膜層１０
３の側面を１１００℃のドライ酸化により熱酸化させて
１０７部のように活性領域端の角部を丸めると共に熱酸
化膜の多結晶Ｓｉ膜層１０３側へのはい上がりをもたせ
る。こうして、熱酸化によるはい上がりの大きいバーズ
ビークが形成され、ＳｉＯ２膜層１０２と連続する。
【００２３】このとき、シリコン基板１０１及び多結晶
Ｓｉ膜層１０３のトレンチ１０６の側面側部分において
厚さ５００Å程度に酸化膜であるＳｉＯ2が形成される
とともに、シリコン基板１０１及び多結晶Ｓｉ膜層１０
３の酸化されないままの領域において、トレンチ１０６
側からＳｉＯ2膜層１０２側に丸く連なる丸部がシリコ
ン基板１０１の角部（活性領域端の角部）及び多結晶Ｓ
ｉ膜層１０３に形成される。この丸部、例えばシリコン
基板１０１の角部に位置する丸部は、後の工程で活性領
域とされた場合に電界集中が発生しにくくなるようされ
るものである。尚、ドライ酸化は、例えば１０００℃の
条件で行うことができる。上記活性領域端の角部を丸め
ると共に多結晶Ｓｉ膜層１０３側へのはい上がりをもた
せる為の熱酸化は、１０００℃以上例えば１１００℃の
ＨＣｌ酸化としてもよい。
Ｓｉ膜層１０３のトレンチ１０６の側面側部分において
厚さ５００Å程度に酸化膜であるＳｉＯ2が形成される
とともに、シリコン基板１０１及び多結晶Ｓｉ膜層１０
３の酸化されないままの領域において、トレンチ１０６
側からＳｉＯ2膜層１０２側に丸く連なる丸部がシリコ
ン基板１０１の角部（活性領域端の角部）及び多結晶Ｓ
ｉ膜層１０３に形成される。この丸部、例えばシリコン
基板１０１の角部に位置する丸部は、後の工程で活性領
域とされた場合に電界集中が発生しにくくなるようされ
るものである。尚、ドライ酸化は、例えば１０００℃の
条件で行うことができる。上記活性領域端の角部を丸め
ると共に多結晶Ｓｉ膜層１０３側へのはい上がりをもた
せる為の熱酸化は、１０００℃以上例えば１１００℃の
ＨＣｌ酸化としてもよい。
【００２４】そして、前記多結晶Ｓｉ膜層１０３の厚さ
は、できるだけ薄いほうがよく、製造装置等から４００
Å以下でよい。その後、図２（ｄ）に示すように、ＣＶ
Ｄ（Chemical Vapor Deposition）法によりＳｉＯ2膜を
厚さ１００００Å堆積させトレンチ部をＳｉＯ2膜１０
８で埋め込み、続いてエッチバック又はＣＭＰ（Chemic
al Mechanical Polishing）法いわゆる化学機械的研磨
法によりＳｉＯ2膜１０８の凹凸を平坦化する。尚、エ
ッチバック法、ＣＭＰ法については、それぞれエッチバ
ック法では簡便であるが素子分離領域にＳｉＯ2膜を埋
め込むためにはＳｉＯ2膜を素子分離領域幅の１／２倍
よりも厚く堆積させる必要があり、これに対しＣＭＰ法
を用いればエッチバック法を用いいる程ＳｉＯ2膜を厚
く堆積する必要がないという特徴がある。尚、このＳｉ
Ｏ２膜は１００００Åに限らず、トレンチ深さ以上の膜
厚であればよい。
は、できるだけ薄いほうがよく、製造装置等から４００
Å以下でよい。その後、図２（ｄ）に示すように、ＣＶ
Ｄ（Chemical Vapor Deposition）法によりＳｉＯ2膜を
厚さ１００００Å堆積させトレンチ部をＳｉＯ2膜１０
８で埋め込み、続いてエッチバック又はＣＭＰ（Chemic
al Mechanical Polishing）法いわゆる化学機械的研磨
法によりＳｉＯ2膜１０８の凹凸を平坦化する。尚、エ
ッチバック法、ＣＭＰ法については、それぞれエッチバ
ック法では簡便であるが素子分離領域にＳｉＯ2膜を埋
め込むためにはＳｉＯ2膜を素子分離領域幅の１／２倍
よりも厚く堆積させる必要があり、これに対しＣＭＰ法
を用いればエッチバック法を用いいる程ＳｉＯ2膜を厚
く堆積する必要がないという特徴がある。尚、このＳｉ
Ｏ２膜は１００００Åに限らず、トレンチ深さ以上の膜
厚であればよい。
【００２５】次いで、ＳｉＮ膜１０４を１５０℃リン酸
で除去し、多結晶Ｓｉ膜１０３をドライエッチングにて
除去する（図２（ｄ）参照）。その後、ウェットエッチ
ングにてＳｉＯ2膜層１０２を除去する。
で除去し、多結晶Ｓｉ膜１０３をドライエッチングにて
除去する（図２（ｄ）参照）。その後、ウェットエッチ
ングにてＳｉＯ2膜層１０２を除去する。
【００２６】その後、図２（ｅ）に示すように、犠牲酸
化を行ない、それによって形成された犠牲酸化膜を除去
する。このとき酸化膜の多結晶Ｓｉ膜層１０３側へのは
い上がり部分が存在していたことにより活性領域端の角
部１０９は丸くなっており、鋭角になることがなく、そ
してこの角部がＳｉＯ２膜１０８により覆われて露出す
ることはない。ここで、ＳｉＯ2膜１０８は、その側壁
面にバーズウイーク形状に外側に突出した突出部分を有
しており、この突出部分の下面側に角部１０９が位置
し、その上面側においてその角部より内側に後退する丸
くえぐられた凹部が形成されている。
化を行ない、それによって形成された犠牲酸化膜を除去
する。このとき酸化膜の多結晶Ｓｉ膜層１０３側へのは
い上がり部分が存在していたことにより活性領域端の角
部１０９は丸くなっており、鋭角になることがなく、そ
してこの角部がＳｉＯ２膜１０８により覆われて露出す
ることはない。ここで、ＳｉＯ2膜１０８は、その側壁
面にバーズウイーク形状に外側に突出した突出部分を有
しており、この突出部分の下面側に角部１０９が位置
し、その上面側においてその角部より内側に後退する丸
くえぐられた凹部が形成されている。
【００２７】その後、図２（ｆ）に示すように、ゲート
酸化膜として２００Åのゲート酸化膜層１１０を９００
℃の熱酸化により形成する。続いて、ゲート電極として
の１５００Åの多結晶シリコン膜層１１１をＣＶＤによ
りにより形成する。
酸化膜として２００Åのゲート酸化膜層１１０を９００
℃の熱酸化により形成する。続いて、ゲート電極として
の１５００Åの多結晶シリコン膜層１１１をＣＶＤによ
りにより形成する。
【００２８】尚、このゲート電極１１１及びゲート酸化
膜１１０の下方に位置する活性領域にはチャンネルが形
成され、そしてこのチャンネルに対し図２（ｆ）の紙面
の垂直方向にソース／ドレンか形成され、トランジスタ
が形成されるが、その工程については省略する。
膜１１０の下方に位置する活性領域にはチャンネルが形
成され、そしてこのチャンネルに対し図２（ｆ）の紙面
の垂直方向にソース／ドレンか形成され、トランジスタ
が形成されるが、その工程については省略する。
【００２９】以上の方法で、バイーズビークを形成する
ことにより、犠牲酸化、及び犠牲酸化膜の除去の工程で
酸化膜が後退したときに活性領域端の角部が露出するの
を防ぎ、ひいては、活性領域端の角部１０９が丸く、鋭
角にならないことから活性領域端部における電界集中を
生じず、故にソース／ドレイン間のリーク電流も少なく
ゲート酸化膜の信頼性を低下させない良好なチャンネル
を形成することができる。尚、ここで、トレンチ素子分
離法は高集積デバイスで用いられ、本発明の電界集中を
抑制する効果が現れる素子分離方法は１００Å以下のゲ
ート酸化膜をもちいる薄膜トランジスタで特に有効であ
ると考えられるが、これに限られるものではない。
ことにより、犠牲酸化、及び犠牲酸化膜の除去の工程で
酸化膜が後退したときに活性領域端の角部が露出するの
を防ぎ、ひいては、活性領域端の角部１０９が丸く、鋭
角にならないことから活性領域端部における電界集中を
生じず、故にソース／ドレイン間のリーク電流も少なく
ゲート酸化膜の信頼性を低下させない良好なチャンネル
を形成することができる。尚、ここで、トレンチ素子分
離法は高集積デバイスで用いられ、本発明の電界集中を
抑制する効果が現れる素子分離方法は１００Å以下のゲ
ート酸化膜をもちいる薄膜トランジスタで特に有効であ
ると考えられるが、これに限られるものではない。
【００３０】
【発明の効果】本発明によれば、素子分離領域端の角部
が鋭角になるのを防ぐことが可能となり、そのことが、
とくに素子分離工程で活性領域の犠牲酸化及び犠牲酸化
膜の除去の工程で活性領域端の角部が露出しないように
できることから実現可能であり、リーク電流、例えばソ
ース／ドレイン間のリーク電流の少ない、酸化膜、例え
ばゲート酸化膜の信頼性を低下させない、高性能な半導
体装置を工程数を少なく形成することが可能となる。
が鋭角になるのを防ぐことが可能となり、そのことが、
とくに素子分離工程で活性領域の犠牲酸化及び犠牲酸化
膜の除去の工程で活性領域端の角部が露出しないように
できることから実現可能であり、リーク電流、例えばソ
ース／ドレイン間のリーク電流の少ない、酸化膜、例え
ばゲート酸化膜の信頼性を低下させない、高性能な半導
体装置を工程数を少なく形成することが可能となる。
【図１】本発明の半導体装置の製造方法の実施の形態の
工程を模式的に説明する断面図である。
工程を模式的に説明する断面図である。
【図２】本発明の半導体装置の製造方法の実施の形態の
工程を模式的に説明する断面図である。
工程を模式的に説明する断面図である。
【図３】第１従来例の半導体装置の製造方法の工程を模
式的に説明する断面図である。
式的に説明する断面図である。
【図４】第１従来例の半導体装置の製造方法に対し変更
される一部の工程を模式的に説明する断面図である。
される一部の工程を模式的に説明する断面図である。
【図５】第２従来例の半導体装置の製造方法の工程を模
式的に説明する断面図である。
式的に説明する断面図である。
１０１ シリコン基板 １０２ ＳｉＯ2膜層 １０３ 多結晶Ｓｉ膜 １０４ ＳｉＮ膜層 １０５ レジストパターン １０６ トレンチ １０８ ＳｉＯ2膜 １０９ 角部 １１０ ゲート絶縁膜 １１１ ゲート電極
Claims (5)
- 【請求項１】 トレンチを用いた素子分離領域の形成を
行う半導体装置の製造方法であって、 シリコン基板上に第１の酸化膜層、第１の多結晶シリコ
ン膜層および第１の窒化膜層をこの順に積層して３層膜
を形成する工程と、 フォトレジストに所望のパターニングを行なうことによ
り素子分離領域にすべき部分に対応して開口し、その後
エッチングを行うことにより、前記３層膜に溝を形成
し、更に前記シリコン基板に第１の溝を形成する工程
と、 熱酸化を行うことにより、前記第１の溝の側面、底面及
び前記第１の多結晶シリコン膜の前記溝の側壁を酸化
し、前記第１の酸化膜を挟んだ前記第１の多結晶シリコ
ン膜と前記シリコン基板の界面にバーズビークを形成す
る工程と、 前記第１の溝にＳｉＯ2膜を埋めこみ、エッチバックを
行う工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記熱酸化が１０００℃以上のドライ酸
化若しくはＨＣｌ酸化であることを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記エッチバックに化学機械的研磨法を
用いることを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項４】 前記多結晶シリコンの膜厚が４００Å以
下であることを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項５】 前記多結晶シリコンの形成方法として、
アモルファスシリコンを堆積させた後、６００℃以上の
アニールを行い、多結晶化を行うことを特徴とする請求
項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7678398A JPH11274288A (ja) | 1998-03-25 | 1998-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7678398A JPH11274288A (ja) | 1998-03-25 | 1998-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274288A true JPH11274288A (ja) | 1999-10-08 |
Family
ID=13615211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7678398A Pending JPH11274288A (ja) | 1998-03-25 | 1998-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274288A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100459929B1 (ko) * | 2002-06-25 | 2004-12-03 | 동부전자 주식회사 | 반도체 소자의 소자분리막 형성방법 |
| US7095093B2 (en) | 2001-06-29 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing a semiconductor device |
| US7163871B2 (en) | 2003-01-27 | 2007-01-16 | Elpida Memory, Inc. | Manufacturing method of semiconductor device and oxidization method of semiconductor substrate |
| US20110162709A1 (en) * | 2008-09-15 | 2011-07-07 | Gebr. Schmid Gmbh & Co. | Method for the treatment of substrates, substrate and treatment device for carrying out said method |
-
1998
- 1998-03-25 JP JP7678398A patent/JPH11274288A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7095093B2 (en) | 2001-06-29 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing a semiconductor device |
| KR100459929B1 (ko) * | 2002-06-25 | 2004-12-03 | 동부전자 주식회사 | 반도체 소자의 소자분리막 형성방법 |
| US7163871B2 (en) | 2003-01-27 | 2007-01-16 | Elpida Memory, Inc. | Manufacturing method of semiconductor device and oxidization method of semiconductor substrate |
| US20110162709A1 (en) * | 2008-09-15 | 2011-07-07 | Gebr. Schmid Gmbh & Co. | Method for the treatment of substrates, substrate and treatment device for carrying out said method |
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