JPH11274288A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11274288A JPH11274288A JP7678398A JP7678398A JPH11274288A JP H11274288 A JPH11274288 A JP H11274288A JP 7678398 A JP7678398 A JP 7678398A JP 7678398 A JP7678398 A JP 7678398A JP H11274288 A JPH11274288 A JP H11274288A
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Abstract
(57)【要約】
【課題】 リーク電流の少ない高性能な半導体装置を、
工程数を少なく形成する製造方法を提供する。 【解決手段】 シリコン基板上に第1の酸化膜層、第1
の多結晶シリコン膜層および第1の窒化膜層をこの順に
積層して3層膜を形成し、フォトレジストに所望のパタ
ーニングを行なうことにより素子分離領域にすべき部分
に対応して開口する。その後 エッチングを行うことに
より、前記3層膜に溝を形成し、更に前記シリコン基板
に第1の溝を形成し、熱酸化を1000℃以上のドライ
酸化若しくはHCl酸化で行うことにより、前記第1の
溝の側面、底面及び前記第1の多結晶シリコン膜の前記
溝の側壁を酸化し、前記第1の酸化膜を挟んだ前記第1
の多結晶シリコン膜と前記シリコン基板の界面にバーズ
ビークを形成する。前記第1の溝にSiO2膜を埋めこ
み、科学機械的研磨によるエッチバックを行う。さらに
第1のSiN膜、第1の多結晶シリコン膜、第1の酸化
膜を除去した後、犠牲酸化とそれによる酸化膜を除去
し、次いでゲート酸化膜を形成する。
工程数を少なく形成する製造方法を提供する。 【解決手段】 シリコン基板上に第1の酸化膜層、第1
の多結晶シリコン膜層および第1の窒化膜層をこの順に
積層して3層膜を形成し、フォトレジストに所望のパタ
ーニングを行なうことにより素子分離領域にすべき部分
に対応して開口する。その後 エッチングを行うことに
より、前記3層膜に溝を形成し、更に前記シリコン基板
に第1の溝を形成し、熱酸化を1000℃以上のドライ
酸化若しくはHCl酸化で行うことにより、前記第1の
溝の側面、底面及び前記第1の多結晶シリコン膜の前記
溝の側壁を酸化し、前記第1の酸化膜を挟んだ前記第1
の多結晶シリコン膜と前記シリコン基板の界面にバーズ
ビークを形成する。前記第1の溝にSiO2膜を埋めこ
み、科学機械的研磨によるエッチバックを行う。さらに
第1のSiN膜、第1の多結晶シリコン膜、第1の酸化
膜を除去した後、犠牲酸化とそれによる酸化膜を除去
し、次いでゲート酸化膜を形成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にトレンチにより素子分離形成を行う半導体装
置の製造方法に関する。
方法、特にトレンチにより素子分離形成を行う半導体装
置の製造方法に関する。
【0002】
【従来の技術】トレンチを用いた素子分離形成の方法の
第1従来例を図3に示す。この図において、トランジス
タのソース、ドレイン領域は図面(紙面)の垂直方向に
並んで形成されている。図3(a)に示すように、シリ
コン基板201上に、SiO2膜層202及びSIN膜
層203をこの順に形成し、フォトレジストに素子分離
領域に対応してパターニングし開口し、その後ドライエ
ッチングにてトレンチ204を形成する。
第1従来例を図3に示す。この図において、トランジス
タのソース、ドレイン領域は図面(紙面)の垂直方向に
並んで形成されている。図3(a)に示すように、シリ
コン基板201上に、SiO2膜層202及びSIN膜
層203をこの順に形成し、フォトレジストに素子分離
領域に対応してパターニングし開口し、その後ドライエ
ッチングにてトレンチ204を形成する。
【0003】その後、図3(b)に示すように、例えば
SiO2膜205をCVD法にて堆積させ、SiO2膜2
05をエッチバック、または研磨剤をもちいた研磨を施
すことによりトレンチ204を基板表面が平坦となるよ
うにSiO2膜205で埋め込む。その後、第1のSI
N膜203及びSiO2膜202を除去し、続いて犠牲
酸化を行い犠牲酸化膜を形成し、該犠牲酸化膜をウェッ
トエッチングにて除去を行うと、図3(c)のように活
性領域とすべき領域(活性領域)端の角部206が鋭角
に露出する。尚、ここで、SiO2膜205はこの角部
206近傍において、活性領域端の外側に角状態にへこ
んだ凹部が形成されており、この凹部で活性領域に対し
鋭角の形状をなしている。
SiO2膜205をCVD法にて堆積させ、SiO2膜2
05をエッチバック、または研磨剤をもちいた研磨を施
すことによりトレンチ204を基板表面が平坦となるよ
うにSiO2膜205で埋め込む。その後、第1のSI
N膜203及びSiO2膜202を除去し、続いて犠牲
酸化を行い犠牲酸化膜を形成し、該犠牲酸化膜をウェッ
トエッチングにて除去を行うと、図3(c)のように活
性領域とすべき領域(活性領域)端の角部206が鋭角
に露出する。尚、ここで、SiO2膜205はこの角部
206近傍において、活性領域端の外側に角状態にへこ
んだ凹部が形成されており、この凹部で活性領域に対し
鋭角の形状をなしている。
【0004】その後、図3(d)に示すように、活性領
域の表面に熱酸化によりゲート酸化膜207を形成し、
続いて多結晶シリコン等からなるゲート電極208をゲ
ート酸化膜207の上を完全に覆うように形成する。
域の表面に熱酸化によりゲート酸化膜207を形成し、
続いて多結晶シリコン等からなるゲート電極208をゲ
ート酸化膜207の上を完全に覆うように形成する。
【0005】このことにより得られる構成においては、
鋭角に露出していた活性領域端の角部206のところに
電界集中を生じ、リーク電流が発生したりゲート酸化膜
の信頼性の悪化に至るなどの問題点が生じていた。尚、
ソース、ドレイン(活性領域に対し紙面の垂直方向に配
置されるが、図示しない)も形成してトランジスタを形
成するが、ここではこの工程については省略しており、
上記リーク電流はソース/ドレイン間で電界集中により
局部的に生じる。
鋭角に露出していた活性領域端の角部206のところに
電界集中を生じ、リーク電流が発生したりゲート酸化膜
の信頼性の悪化に至るなどの問題点が生じていた。尚、
ソース、ドレイン(活性領域に対し紙面の垂直方向に配
置されるが、図示しない)も形成してトランジスタを形
成するが、ここではこの工程については省略しており、
上記リーク電流はソース/ドレイン間で電界集中により
局部的に生じる。
【0006】また、前記のトレンチを形成した段階(図
3(a)参照)の後で、酸化を行うことにより、図4
(e)に示すように、シリコン基板の活性領域とすべき
部分の素子分離側の端部の鋭角な角部を、209のよう
に丸める手法を追加することも採られている。更に、上
記と同様にSiO2膜205の形成とその後の工程を行
う。この方法によっても、SiN膜203側のSiO2
酸化膜212は平坦なままなので犠牲酸化膜を除去する
工程で第4図(f)の210のように活性域の端部が露
出することになる。ここで、活性離領域の端部は丸めら
れているが、この丸められた部分の近傍において、Si
O2酸化膜205と212はえぐられた凹部が形成され
ており、その凹部は活性領域に対し鋭角の形状をなして
いる。その後、ゲート絶縁膜213、ゲート電極214
が形成される(図4(g)参照)。
3(a)参照)の後で、酸化を行うことにより、図4
(e)に示すように、シリコン基板の活性領域とすべき
部分の素子分離側の端部の鋭角な角部を、209のよう
に丸める手法を追加することも採られている。更に、上
記と同様にSiO2膜205の形成とその後の工程を行
う。この方法によっても、SiN膜203側のSiO2
酸化膜212は平坦なままなので犠牲酸化膜を除去する
工程で第4図(f)の210のように活性域の端部が露
出することになる。ここで、活性離領域の端部は丸めら
れているが、この丸められた部分の近傍において、Si
O2酸化膜205と212はえぐられた凹部が形成され
ており、その凹部は活性領域に対し鋭角の形状をなして
いる。その後、ゲート絶縁膜213、ゲート電極214
が形成される(図4(g)参照)。
【0007】この構成においても、電界集中によるソー
ス/ドレイン間のリーク電流やゲート酸化膜の信頼性低
下を防ぐことはできなかった。尚、この構成において
も、電界集中が図4(g)に示す210部分に生じてい
ると考えられる。
ス/ドレイン間のリーク電流やゲート酸化膜の信頼性低
下を防ぐことはできなかった。尚、この構成において
も、電界集中が図4(g)に示す210部分に生じてい
ると考えられる。
【0008】また、この素子分離領域端の鋭角状の露出
を防ぐ方法が発明されており、特開平7−122627
号公報に開示されている発明を第2従来例として図5を
参照し説明する。図5(a)に示すように、シリコン基
板上にSiN膜302と多結晶Si膜303とを順次形
成する。そしてこれらの多結晶Si膜303及びSiN
膜302のうちで素子分離領域にすべき領域上の部分の
みを除去してこの部分に開口部304を形成し、次にC
VD法によりSiO2膜を堆積し、続いてエッチバック
を行うことにより上記開口部304内にSiO2膜のサ
イドウォール305を形成する。次に図5(b)に示す
ように、上記サイドウォール305及び上記SiN膜3
02をマスクとしてシリコン基板上の開口部304にト
レンチ306を形成する。
を防ぐ方法が発明されており、特開平7−122627
号公報に開示されている発明を第2従来例として図5を
参照し説明する。図5(a)に示すように、シリコン基
板上にSiN膜302と多結晶Si膜303とを順次形
成する。そしてこれらの多結晶Si膜303及びSiN
膜302のうちで素子分離領域にすべき領域上の部分の
みを除去してこの部分に開口部304を形成し、次にC
VD法によりSiO2膜を堆積し、続いてエッチバック
を行うことにより上記開口部304内にSiO2膜のサ
イドウォール305を形成する。次に図5(b)に示す
ように、上記サイドウォール305及び上記SiN膜3
02をマスクとしてシリコン基板上の開口部304にト
レンチ306を形成する。
【0009】その後、図5(c)に示すように、熱酸化
を行い酸化膜307を形成することで活性領域端の角部
が鋭角に形成されるのを防ぐ。次に、図5(d)に示す
ように、サイドウォール305及び酸化膜307上にの
みSiO2膜308を選択的に形成し、トレンチ306
をSiO2膜308で埋め込み、続いて図5(e)に示
すように、上記SiN膜302を除去することにより、
活性領域端の露出を防ぐT字形のSiO2膜309を形
成していた。
を行い酸化膜307を形成することで活性領域端の角部
が鋭角に形成されるのを防ぐ。次に、図5(d)に示す
ように、サイドウォール305及び酸化膜307上にの
みSiO2膜308を選択的に形成し、トレンチ306
をSiO2膜308で埋め込み、続いて図5(e)に示
すように、上記SiN膜302を除去することにより、
活性領域端の露出を防ぐT字形のSiO2膜309を形
成していた。
【0010】
【発明が解決しようとする課題】上記に述べたように、
第1従来例のようなトレンチを用いた素子分離領域の形
成方法では、犠牲酸化膜の除去時に活性領域端の角部が
鋭角に露出することにより、この角部に電界集中を生
じ、リーク電流が発生したりゲート酸化膜の信頼性低下
に至るなどの問題点が生じていた。また活性領域の素子
分離領域側の角部を丸めるために熱酸化を行う方法も提
案されたが、リーク電流やゲート絶縁膜の信頼性低下を
防止するまでには至らなかった。
第1従来例のようなトレンチを用いた素子分離領域の形
成方法では、犠牲酸化膜の除去時に活性領域端の角部が
鋭角に露出することにより、この角部に電界集中を生
じ、リーク電流が発生したりゲート酸化膜の信頼性低下
に至るなどの問題点が生じていた。また活性領域の素子
分離領域側の角部を丸めるために熱酸化を行う方法も提
案されたが、リーク電流やゲート絶縁膜の信頼性低下を
防止するまでには至らなかった。
【0011】この問題に対して第2従来例(特許平7−
122627公報)の様な対策方法が発明されている
が、この方法の問題点としてトレンチを形成する領域を
形成する際SiO2膜のサイドウォール305を形成す
るため、SiO2膜の堆積(デポジション)及びSiO2
膜のエッチバックの工程の分工程数が多くなり、製造コ
ストが高くなるという課題があった。
122627公報)の様な対策方法が発明されている
が、この方法の問題点としてトレンチを形成する領域を
形成する際SiO2膜のサイドウォール305を形成す
るため、SiO2膜の堆積(デポジション)及びSiO2
膜のエッチバックの工程の分工程数が多くなり、製造コ
ストが高くなるという課題があった。
【0012】本発明は、リーク電流の少ない高性能な半
導体装置を、工程数を少なく簡便に形成する半導体装置
の製造方法を提供することを目的とする。
導体装置を、工程数を少なく簡便に形成する半導体装置
の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、トレンチを用いた素子分離領域の形成を行う
半導体装置の製造方法であって、シリコン基板上に第1
の酸化膜層、第1の多結晶シリコン膜層および第1の窒
化膜層をこの順に積層して3層膜を形成する工程と、フ
ォトレジストに所望のパターニングを行なうことにより
素子分離領域にすべき部分に対応して開口し、その後
エッチングを行うことにより、前記3層膜に溝を形成
し、更に前記シリコン基板に第1の溝を形成する工程
と、熱酸化を行うことにより、前記第1の溝の側面、底
面及び前記第1の多結晶シリコン膜の前記溝の側壁を酸
化し、前記第1の酸化膜を挟んだ前記第1の多結晶シリ
コン膜と前記シリコン基板の界面にバーズビークを形成
する工程と、前記第1の溝にSiO2膜を埋めこみ、エ
ッチバックを行う工程とを含むことを特徴とする。
造方法は、トレンチを用いた素子分離領域の形成を行う
半導体装置の製造方法であって、シリコン基板上に第1
の酸化膜層、第1の多結晶シリコン膜層および第1の窒
化膜層をこの順に積層して3層膜を形成する工程と、フ
ォトレジストに所望のパターニングを行なうことにより
素子分離領域にすべき部分に対応して開口し、その後
エッチングを行うことにより、前記3層膜に溝を形成
し、更に前記シリコン基板に第1の溝を形成する工程
と、熱酸化を行うことにより、前記第1の溝の側面、底
面及び前記第1の多結晶シリコン膜の前記溝の側壁を酸
化し、前記第1の酸化膜を挟んだ前記第1の多結晶シリ
コン膜と前記シリコン基板の界面にバーズビークを形成
する工程と、前記第1の溝にSiO2膜を埋めこみ、エ
ッチバックを行う工程とを含むことを特徴とする。
【0014】本発明の半導体装置の製造方法は、好まし
くは、前記熱酸化が1000℃以上のドライ酸化若しく
はHCl酸化であるものとすることができる。
くは、前記熱酸化が1000℃以上のドライ酸化若しく
はHCl酸化であるものとすることができる。
【0015】本発明の半導体装置の製造方法は、好まし
くは、前記エッチバックに化学機械的研磨法(CMP(C
hemical Mechanical Polishing)を用いることができ
る。
くは、前記エッチバックに化学機械的研磨法(CMP(C
hemical Mechanical Polishing)を用いることができ
る。
【0016】本発明の半導体装置の製造方法は、好まし
くは、前記多結晶シリコンの膜厚が400Å以下である
ものとすることができる。
くは、前記多結晶シリコンの膜厚が400Å以下である
ものとすることができる。
【0017】本発明の半導体装置の製造方法は、更に好
ましくは、前記多結晶シリコンの形成方法として、アモ
ルファスシリコンを堆積させた後、600℃以上のアニ
ールを行い、多結晶化を行うことができる。
ましくは、前記多結晶シリコンの形成方法として、アモ
ルファスシリコンを堆積させた後、600℃以上のアニ
ールを行い、多結晶化を行うことができる。
【0018】以下に本発明の半導体装置の製造方法の作
用を説明する。トレンチを用いた素子分離領域端に、熱
酸化によって特に上側へのはい上がりの大きいバーズビ
ークを形成することにより、後の犠牲酸化前の酸化膜除
去、及び犠牲酸化膜の除去の工程におけるトレンチ角部
での活性領域端の露出を防ぎ、電界集中による酸化膜の
信頼性低下やソース/ドレイン間のリーク電流を抑制す
る。
用を説明する。トレンチを用いた素子分離領域端に、熱
酸化によって特に上側へのはい上がりの大きいバーズビ
ークを形成することにより、後の犠牲酸化前の酸化膜除
去、及び犠牲酸化膜の除去の工程におけるトレンチ角部
での活性領域端の露出を防ぎ、電界集中による酸化膜の
信頼性低下やソース/ドレイン間のリーク電流を抑制す
る。
【0019】
【発明の実施の形態】半導体装置の製造方法としては、
半導体基板上に第1の酸化膜層、第1の多結晶シリコン
膜層及び第1の窒化膜層を順に3層膜として形成し、フ
ォトレジストに素子分離領域とするべき領域に対向しパ
ターニングにより開口を形成し、前記3層膜のエッチン
グを行い、更に半導体基板をエッチングして溝を形成す
る工程と、前記溝の側面及び底面と上記第1の多結晶シ
リコン膜の前記エッチングにより形成された開口の側壁
を酸化する工程と、次いで前記フォトレジストを除去し
た後前記溝部に絶縁膜を埋め込み、エッチバック又は研
磨剤を使用した研磨により絶縁膜を平坦化する工程とか
らなる。従来法と異なり素子分離領域の上端部に多結晶
シリコンを酸化することによって得られる酸化膜の這い
上がりを持たせているため、後の犠牲酸化、及び犠牲酸
化膜の除去の工程で酸化膜が後退したときに活性領域端
の角部が露出するのを防ぎゲート酸化膜の信頼性低下や
ソース/ドレイン間のリーク電流を防ぐことが可能とな
り、トレンチを用いた素子分離領域を簡便に形成するこ
とができる。
半導体基板上に第1の酸化膜層、第1の多結晶シリコン
膜層及び第1の窒化膜層を順に3層膜として形成し、フ
ォトレジストに素子分離領域とするべき領域に対向しパ
ターニングにより開口を形成し、前記3層膜のエッチン
グを行い、更に半導体基板をエッチングして溝を形成す
る工程と、前記溝の側面及び底面と上記第1の多結晶シ
リコン膜の前記エッチングにより形成された開口の側壁
を酸化する工程と、次いで前記フォトレジストを除去し
た後前記溝部に絶縁膜を埋め込み、エッチバック又は研
磨剤を使用した研磨により絶縁膜を平坦化する工程とか
らなる。従来法と異なり素子分離領域の上端部に多結晶
シリコンを酸化することによって得られる酸化膜の這い
上がりを持たせているため、後の犠牲酸化、及び犠牲酸
化膜の除去の工程で酸化膜が後退したときに活性領域端
の角部が露出するのを防ぎゲート酸化膜の信頼性低下や
ソース/ドレイン間のリーク電流を防ぐことが可能とな
り、トレンチを用いた素子分離領域を簡便に形成するこ
とができる。
【0020】(実施の形態)以下に本発明の半導体装置
の製造方法の実施の形態について、図1及び図2を参照
し説明する。図1及び図2は本発明の半導体装置の製造
方法を模式的に示す断面図である。図1(a)に示すよ
うに、シリコン基板101上に厚さ200ÅのSiO2
膜層102、厚さ500Åの第1の多結晶Si膜層10
3、耐酸化性膜として厚さ1500ÅのSiN膜層10
4を順次形成する.尚、前記多結晶SI膜103は、ア
モルファスシリコンを堆積させ、その後600℃のアニ
ールを行うことにより形成してもよい。この場合、アモ
ルファスシリコンを薄くすることができるメリットがあ
る。
の製造方法の実施の形態について、図1及び図2を参照
し説明する。図1及び図2は本発明の半導体装置の製造
方法を模式的に示す断面図である。図1(a)に示すよ
うに、シリコン基板101上に厚さ200ÅのSiO2
膜層102、厚さ500Åの第1の多結晶Si膜層10
3、耐酸化性膜として厚さ1500ÅのSiN膜層10
4を順次形成する.尚、前記多結晶SI膜103は、ア
モルファスシリコンを堆積させ、その後600℃のアニ
ールを行うことにより形成してもよい。この場合、アモ
ルファスシリコンを薄くすることができるメリットがあ
る。
【0021】次いで、フォトリソグラフィー技術を用い
てレジストに素子分離領域とすべき領域(素子分離領
域)を開口することにより、シリコン基板101上の素
子形成領域上にレジストパターン105を選択的に形成
する(図1(a)参照)。
てレジストに素子分離領域とすべき領域(素子分離領
域)を開口することにより、シリコン基板101上の素
子形成領域上にレジストパターン105を選択的に形成
する(図1(a)参照)。
【0022】このレジストパターン105をマスクとし
て図1(b)に示すように第1のSiN膜104、第1
の多結晶Si膜103及び第1のSiO2膜102をド
ライエッチングし、さらにシリコン基板101を0.5
μm程度ドライエッチングすることにより素子分離部と
してのトレンチ106を形成し、更にレジストパターン
105を除去する.次に図1(c)に示すように、上記
トレンチ106の側面、底面、及び多結晶Si膜層10
3の側面を1100℃のドライ酸化により熱酸化させて
107部のように活性領域端の角部を丸めると共に熱酸
化膜の多結晶Si膜層103側へのはい上がりをもたせ
る。こうして、熱酸化によるはい上がりの大きいバーズ
ビークが形成され、SiO2膜層102と連続する。
て図1(b)に示すように第1のSiN膜104、第1
の多結晶Si膜103及び第1のSiO2膜102をド
ライエッチングし、さらにシリコン基板101を0.5
μm程度ドライエッチングすることにより素子分離部と
してのトレンチ106を形成し、更にレジストパターン
105を除去する.次に図1(c)に示すように、上記
トレンチ106の側面、底面、及び多結晶Si膜層10
3の側面を1100℃のドライ酸化により熱酸化させて
107部のように活性領域端の角部を丸めると共に熱酸
化膜の多結晶Si膜層103側へのはい上がりをもたせ
る。こうして、熱酸化によるはい上がりの大きいバーズ
ビークが形成され、SiO2膜層102と連続する。
【0023】このとき、シリコン基板101及び多結晶
Si膜層103のトレンチ106の側面側部分において
厚さ500Å程度に酸化膜であるSiO2が形成される
とともに、シリコン基板101及び多結晶Si膜層10
3の酸化されないままの領域において、トレンチ106
側からSiO2膜層102側に丸く連なる丸部がシリコ
ン基板101の角部(活性領域端の角部)及び多結晶S
i膜層103に形成される。この丸部、例えばシリコン
基板101の角部に位置する丸部は、後の工程で活性領
域とされた場合に電界集中が発生しにくくなるようされ
るものである。尚、ドライ酸化は、例えば1000℃の
条件で行うことができる。上記活性領域端の角部を丸め
ると共に多結晶Si膜層103側へのはい上がりをもた
せる為の熱酸化は、1000℃以上例えば1100℃の
HCl酸化としてもよい。
Si膜層103のトレンチ106の側面側部分において
厚さ500Å程度に酸化膜であるSiO2が形成される
とともに、シリコン基板101及び多結晶Si膜層10
3の酸化されないままの領域において、トレンチ106
側からSiO2膜層102側に丸く連なる丸部がシリコ
ン基板101の角部(活性領域端の角部)及び多結晶S
i膜層103に形成される。この丸部、例えばシリコン
基板101の角部に位置する丸部は、後の工程で活性領
域とされた場合に電界集中が発生しにくくなるようされ
るものである。尚、ドライ酸化は、例えば1000℃の
条件で行うことができる。上記活性領域端の角部を丸め
ると共に多結晶Si膜層103側へのはい上がりをもた
せる為の熱酸化は、1000℃以上例えば1100℃の
HCl酸化としてもよい。
【0024】そして、前記多結晶Si膜層103の厚さ
は、できるだけ薄いほうがよく、製造装置等から400
Å以下でよい。その後、図2(d)に示すように、CV
D(Chemical Vapor Deposition)法によりSiO2膜を
厚さ10000Å堆積させトレンチ部をSiO2膜10
8で埋め込み、続いてエッチバック又はCMP(Chemic
al Mechanical Polishing)法いわゆる化学機械的研磨
法によりSiO2膜108の凹凸を平坦化する。尚、エ
ッチバック法、CMP法については、それぞれエッチバ
ック法では簡便であるが素子分離領域にSiO2膜を埋
め込むためにはSiO2膜を素子分離領域幅の1/2倍
よりも厚く堆積させる必要があり、これに対しCMP法
を用いればエッチバック法を用いいる程SiO2膜を厚
く堆積する必要がないという特徴がある。尚、このSi
O2膜は10000Åに限らず、トレンチ深さ以上の膜
厚であればよい。
は、できるだけ薄いほうがよく、製造装置等から400
Å以下でよい。その後、図2(d)に示すように、CV
D(Chemical Vapor Deposition)法によりSiO2膜を
厚さ10000Å堆積させトレンチ部をSiO2膜10
8で埋め込み、続いてエッチバック又はCMP(Chemic
al Mechanical Polishing)法いわゆる化学機械的研磨
法によりSiO2膜108の凹凸を平坦化する。尚、エ
ッチバック法、CMP法については、それぞれエッチバ
ック法では簡便であるが素子分離領域にSiO2膜を埋
め込むためにはSiO2膜を素子分離領域幅の1/2倍
よりも厚く堆積させる必要があり、これに対しCMP法
を用いればエッチバック法を用いいる程SiO2膜を厚
く堆積する必要がないという特徴がある。尚、このSi
O2膜は10000Åに限らず、トレンチ深さ以上の膜
厚であればよい。
【0025】次いで、SiN膜104を150℃リン酸
で除去し、多結晶Si膜103をドライエッチングにて
除去する(図2(d)参照)。その後、ウェットエッチ
ングにてSiO2膜層102を除去する。
で除去し、多結晶Si膜103をドライエッチングにて
除去する(図2(d)参照)。その後、ウェットエッチ
ングにてSiO2膜層102を除去する。
【0026】その後、図2(e)に示すように、犠牲酸
化を行ない、それによって形成された犠牲酸化膜を除去
する。このとき酸化膜の多結晶Si膜層103側へのは
い上がり部分が存在していたことにより活性領域端の角
部109は丸くなっており、鋭角になることがなく、そ
してこの角部がSiO2膜108により覆われて露出す
ることはない。ここで、SiO2膜108は、その側壁
面にバーズウイーク形状に外側に突出した突出部分を有
しており、この突出部分の下面側に角部109が位置
し、その上面側においてその角部より内側に後退する丸
くえぐられた凹部が形成されている。
化を行ない、それによって形成された犠牲酸化膜を除去
する。このとき酸化膜の多結晶Si膜層103側へのは
い上がり部分が存在していたことにより活性領域端の角
部109は丸くなっており、鋭角になることがなく、そ
してこの角部がSiO2膜108により覆われて露出す
ることはない。ここで、SiO2膜108は、その側壁
面にバーズウイーク形状に外側に突出した突出部分を有
しており、この突出部分の下面側に角部109が位置
し、その上面側においてその角部より内側に後退する丸
くえぐられた凹部が形成されている。
【0027】その後、図2(f)に示すように、ゲート
酸化膜として200Åのゲート酸化膜層110を900
℃の熱酸化により形成する。続いて、ゲート電極として
の1500Åの多結晶シリコン膜層111をCVDによ
りにより形成する。
酸化膜として200Åのゲート酸化膜層110を900
℃の熱酸化により形成する。続いて、ゲート電極として
の1500Åの多結晶シリコン膜層111をCVDによ
りにより形成する。
【0028】尚、このゲート電極111及びゲート酸化
膜110の下方に位置する活性領域にはチャンネルが形
成され、そしてこのチャンネルに対し図2(f)の紙面
の垂直方向にソース/ドレンか形成され、トランジスタ
が形成されるが、その工程については省略する。
膜110の下方に位置する活性領域にはチャンネルが形
成され、そしてこのチャンネルに対し図2(f)の紙面
の垂直方向にソース/ドレンか形成され、トランジスタ
が形成されるが、その工程については省略する。
【0029】以上の方法で、バイーズビークを形成する
ことにより、犠牲酸化、及び犠牲酸化膜の除去の工程で
酸化膜が後退したときに活性領域端の角部が露出するの
を防ぎ、ひいては、活性領域端の角部109が丸く、鋭
角にならないことから活性領域端部における電界集中を
生じず、故にソース/ドレイン間のリーク電流も少なく
ゲート酸化膜の信頼性を低下させない良好なチャンネル
を形成することができる。尚、ここで、トレンチ素子分
離法は高集積デバイスで用いられ、本発明の電界集中を
抑制する効果が現れる素子分離方法は100Å以下のゲ
ート酸化膜をもちいる薄膜トランジスタで特に有効であ
ると考えられるが、これに限られるものではない。
ことにより、犠牲酸化、及び犠牲酸化膜の除去の工程で
酸化膜が後退したときに活性領域端の角部が露出するの
を防ぎ、ひいては、活性領域端の角部109が丸く、鋭
角にならないことから活性領域端部における電界集中を
生じず、故にソース/ドレイン間のリーク電流も少なく
ゲート酸化膜の信頼性を低下させない良好なチャンネル
を形成することができる。尚、ここで、トレンチ素子分
離法は高集積デバイスで用いられ、本発明の電界集中を
抑制する効果が現れる素子分離方法は100Å以下のゲ
ート酸化膜をもちいる薄膜トランジスタで特に有効であ
ると考えられるが、これに限られるものではない。
【0030】
【発明の効果】本発明によれば、素子分離領域端の角部
が鋭角になるのを防ぐことが可能となり、そのことが、
とくに素子分離工程で活性領域の犠牲酸化及び犠牲酸化
膜の除去の工程で活性領域端の角部が露出しないように
できることから実現可能であり、リーク電流、例えばソ
ース/ドレイン間のリーク電流の少ない、酸化膜、例え
ばゲート酸化膜の信頼性を低下させない、高性能な半導
体装置を工程数を少なく形成することが可能となる。
が鋭角になるのを防ぐことが可能となり、そのことが、
とくに素子分離工程で活性領域の犠牲酸化及び犠牲酸化
膜の除去の工程で活性領域端の角部が露出しないように
できることから実現可能であり、リーク電流、例えばソ
ース/ドレイン間のリーク電流の少ない、酸化膜、例え
ばゲート酸化膜の信頼性を低下させない、高性能な半導
体装置を工程数を少なく形成することが可能となる。
【図1】本発明の半導体装置の製造方法の実施の形態の
工程を模式的に説明する断面図である。
工程を模式的に説明する断面図である。
【図2】本発明の半導体装置の製造方法の実施の形態の
工程を模式的に説明する断面図である。
工程を模式的に説明する断面図である。
【図3】第1従来例の半導体装置の製造方法の工程を模
式的に説明する断面図である。
式的に説明する断面図である。
【図4】第1従来例の半導体装置の製造方法に対し変更
される一部の工程を模式的に説明する断面図である。
される一部の工程を模式的に説明する断面図である。
【図5】第2従来例の半導体装置の製造方法の工程を模
式的に説明する断面図である。
式的に説明する断面図である。
101 シリコン基板 102 SiO2膜層 103 多結晶Si膜 104 SiN膜層 105 レジストパターン 106 トレンチ 108 SiO2膜 109 角部 110 ゲート絶縁膜 111 ゲート電極
Claims (5)
- 【請求項1】 トレンチを用いた素子分離領域の形成を
行う半導体装置の製造方法であって、 シリコン基板上に第1の酸化膜層、第1の多結晶シリコ
ン膜層および第1の窒化膜層をこの順に積層して3層膜
を形成する工程と、 フォトレジストに所望のパターニングを行なうことによ
り素子分離領域にすべき部分に対応して開口し、その後
エッチングを行うことにより、前記3層膜に溝を形成
し、更に前記シリコン基板に第1の溝を形成する工程
と、 熱酸化を行うことにより、前記第1の溝の側面、底面及
び前記第1の多結晶シリコン膜の前記溝の側壁を酸化
し、前記第1の酸化膜を挟んだ前記第1の多結晶シリコ
ン膜と前記シリコン基板の界面にバーズビークを形成す
る工程と、 前記第1の溝にSiO2膜を埋めこみ、エッチバックを
行う工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項2】 前記熱酸化が1000℃以上のドライ酸
化若しくはHCl酸化であることを特徴とする請求項1
に記載の半導体装置の製造方法。 - 【請求項3】 前記エッチバックに化学機械的研磨法を
用いることを特徴とする請求項1に記載の半導体装置の
製造方法。 - 【請求項4】 前記多結晶シリコンの膜厚が400Å以
下であることを特徴とする請求項1に記載の半導体装置
の製造方法。 - 【請求項5】 前記多結晶シリコンの形成方法として、
アモルファスシリコンを堆積させた後、600℃以上の
アニールを行い、多結晶化を行うことを特徴とする請求
項4に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7678398A JPH11274288A (ja) | 1998-03-25 | 1998-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7678398A JPH11274288A (ja) | 1998-03-25 | 1998-03-25 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11274288A true JPH11274288A (ja) | 1999-10-08 |
Family
ID=13615211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7678398A Pending JPH11274288A (ja) | 1998-03-25 | 1998-03-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11274288A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100459929B1 (ko) * | 2002-06-25 | 2004-12-03 | 동부전자 주식회사 | 반도체 소자의 소자분리막 형성방법 |
US7095093B2 (en) | 2001-06-29 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing a semiconductor device |
US7163871B2 (en) | 2003-01-27 | 2007-01-16 | Elpida Memory, Inc. | Manufacturing method of semiconductor device and oxidization method of semiconductor substrate |
US20110162709A1 (en) * | 2008-09-15 | 2011-07-07 | Gebr. Schmid Gmbh & Co. | Method for the treatment of substrates, substrate and treatment device for carrying out said method |
-
1998
- 1998-03-25 JP JP7678398A patent/JPH11274288A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7095093B2 (en) | 2001-06-29 | 2006-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing a semiconductor device |
KR100459929B1 (ko) * | 2002-06-25 | 2004-12-03 | 동부전자 주식회사 | 반도체 소자의 소자분리막 형성방법 |
US7163871B2 (en) | 2003-01-27 | 2007-01-16 | Elpida Memory, Inc. | Manufacturing method of semiconductor device and oxidization method of semiconductor substrate |
US20110162709A1 (en) * | 2008-09-15 | 2011-07-07 | Gebr. Schmid Gmbh & Co. | Method for the treatment of substrates, substrate and treatment device for carrying out said method |
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