CN1941386A

CN1941386A - 半导体器件

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Publication number: CN1941386A
Application number: CN 200610110697
Authority: CN
Inventors: 伊藤昌弘; 栗田信一; 田畑利仁
Original assignee: Hitachi Ltd; Hitachi Haramachi Electronics Ltd
Current assignee: Hitachi Ltd; Hitachi Power Semiconductor Device Ltd
Priority date: 2005-09-26
Filing date: 2006-08-08
Publication date: 2007-04-04
Anticipated expiration: 2026-08-08
Also published as: JP2007088312A; JP5069851B2; CN100511689C

Abstract

本发明提供一种形成元件的基片的弯曲量较小，且具有可靠性较高的介质隔离结构的半导体器件。本发明的半导体器件，具有形成于硅绝缘体(SOI－Silicon on Insulator)基片的主表面上的一个以上的闭合回路图形的沟道，多晶硅膜被包覆该沟道侧壁部的绝缘膜夹持，在沟道的开口部，绝缘膜和多晶硅膜露出于同一平面上。利用该沟道，将形成于SOI基片上的多个半导体元件进行介质隔离。

Description

半导体器件

技术区域

本发明涉及半导体器件及其制造方法，尤其涉及将形成于使用了沟道的硅绝缘体(SOI-Silicon on Insulator)基片上的半导体元件进行完全介质隔离的半导体器件。

背景技术

在半导体元件之间的绝缘耐压高达数10V～数100V的高耐压集成电路器件(功率集成电路)中，公知的有用绝缘膜(例如氧化膜：SiO₂膜)隔离集成化的各个半导体元件的方法。制造介质隔离基片时，一般采用加工半导体单晶硅晶片的方法。介质隔离不同于PN结隔离，由于用绝缘膜隔离半导体元件之间，因此，不存在自锁现象，可实现逻辑电路和电源开关部的单片化及高耐压化。目前，功率超过100W的等级的产品已实用化。作为与这种介质隔离基片相关的专利有专利文献1-日本特开平6-151572号公报(见图1及从0016段到0021段的记载)。

图3为现有技术的介质隔离基片的剖面图，图4为说明其制造工序的剖面图。首先，氧化单晶硅1的主表面，在其整个面上形成如图4(a)所示的绝缘膜2(例如SiO₂膜)。其次，用平印照相制版法(以下简称光刻法)形成图形后，用刻蚀等方法去除预定部分的绝缘膜2。随后，将残留的绝缘膜2作为掩膜，通过使用例如氢氧化钾和异丙醇的混合液的各向异性刻蚀，形成如图4(b)所示的深度约5μm～80μm的隔离槽3。接着，利用刻蚀全部去除作为上述掩膜利用的绝缘膜2。其后，再次氧化单晶硅1的主表面，在整个面上形成1μm～5μm的隔离用绝缘膜21(例如SiO₂膜)。通过高温(大约1000℃～1250℃)的化学汽相淀积法(CVD法)，在其表面上堆积第一多晶4到埋没上述隔离槽3的程度(50μm～300μm)。以单晶硅1的表面为基准用磨削等方法去除第一多晶硅4的较大的凹坑，并利用CMP等方法去除表面上的细微的凹凸部。随后，通过低温(大约500℃～800℃)化学汽相淀积法(CVD法)，在第一多晶硅4的平滑面上堆积厚度约为2μm～5μm的第二多晶硅5。其后，用CMP等方法研磨已形成的第二多晶硅5的表面，如图4(c)所示形成可接合晶片的平滑面6。接着，氧化支撑体的单晶硅7的主表面，在其整个面上形成绝缘膜2，使该表面和上述研磨面贴合，通过高温热处理(退火)，如图4(d)所示将两片晶片接合在一起。已接合的基片在进行外圆周部的倒角后，用磨削或研磨的方法去除不需要的部分，并形成被绝缘膜21隔离的单晶岛8，完成图4(e)所示的介质隔离基片。

用上述方法制造的介质隔离基片，通过与LSI制造工艺相同的工艺，如图3所示那样，在各个单晶岛8内形成半导体元件9，并通过对金属薄膜进行图形加工形成的布线，在元件之间布线，从而制作半导体集成电路。

对于上述现有技术，当图3所示的半导体元件9的耐压增高时，则隔离槽3加深，单晶岛8增大。另外，单晶岛8的大小，需要以考虑了介质隔离基片制造的最后工序的研磨及磨削量偏差部分的单晶岛8的大小进行图形设计，因此，成为缩小芯片尺寸的障碍。

在本申请的发明人员的试验中，单晶岛8对掩膜设计值的尺寸移动量高达-1μm～-15μm。还有，由于支撑体的单晶硅7和第一多晶硅4的热膨胀系数不同，基片因形成半导体元件9时的高温处理而发生弯曲或变形。根据本申请的发明人员的测定，可以确认，现有技术从完成介质隔离基片到结束半导体元件9的形成工序结束之间，基片弯曲量大约增加100μm～200μm。这种基片弯曲量的变化由于形成半导体元件9的图形的光刻法工序中的对准精度降低及从曝光光源到基片表面的距离变化，成为图形析像不良的原因，并给半导体元件9的特性带来影响。还有，已知由压电效应等引起的扩散层的电阻值变化，其结果，存在半导体元件9的电气特性偏差较大的问题。

再有，贴合单晶硅1和支撑体单晶硅7时的位置精度大到5mm～6mm，且制作在单晶硅1上的光刻法工序用的自动对正目标位置随基片而不定，因此，在半导体元件9的形成工序的光刻作业时的自动对正率较低，作业效率不高。还有，由于第一多晶硅4的成膜要经高温(大约1000℃～1250℃)处理，因此，由于成膜时的金属污染及成膜温度而发生热刻蚀，有时也发生绝缘膜21局部缺损且得不到期望的单晶岛间耐压之类的不良情况。

发明内容

本发明的目的在于，提供解决了上述问题的可靠性较高的半导体器件。

本发明的半导体器件，有形成于SOI基片的主表面上的一个以上的闭合回路图形的沟道，且沟道侧壁部和沟道开口部被绝缘膜和多晶硅膜填埋，利用上述沟道将形成于SOI基片上的半导体元件进行完全介质隔离。

发明效果

本发明的半导体器件，其介质隔离基片的弯曲量小且可靠性高。

附图说明

图1是实施例1的半导体器件的说明图。

图2是实施例1的半导体器件的制造工序的说明图。

图3是现有技术的半导体器件的剖面图。

图4是现有技术的半导体器件的制造工序的说明图。

图5是实施例1的介质隔离结构与现有技术的绝缘耐压的说明图。

图6是实施例1的介质隔离结构与现有技术的基片弯曲量的说明图。

图7是实施例2的半导体器件的剖面图。

图8是实施例3的半导体器件的剖面图。

图9是实施例4的半导体器件的剖面图。

图10是实施例5的半导体器件的剖面图。

图11是实施例6的半导体器件的剖面图。

图12是实施例7的半导体器件的说明图。

其中：

1、7-单晶硅、2、2′、21、22-绝缘膜、3-隔离槽、4-第一多晶硅、

5、51-第二多晶硅、6-平滑面、8-单晶岛、9-半导体元件、

10-沟道、11-高浓度扩散层、12-栅氧化膜、13-栅极、

14-LOCOS氧化膜、15-接触孔、16-电极布线、17-角部、

18-绝缘膜台阶部、19-TiW电极、20-AlSiCu电极、23-台阶部

具体实施方式

下面，结合附图详细说明本发明的实施例。

图1为本实施例的应用了介质隔离基片的半导体器件的说明图。图1(a)为本实施例的半导体器件的剖面图，图1(b)为平面图。如图1所示，本实施例的半导体器件做成通过例如由SiO₂膜之类的绝缘膜22和第二多晶硅51填埋的沟道10及绝缘膜2分别将形成有半导体元件9的单晶岛8完全介质隔离的结构。在以下的说明中，虽然以功率MOSFET为例说明半导体元件9，但即使是IGBT、双极晶体管等功率半导体开关元件也是相同的。

首先，使用图2说明本实施例的半导体器件的制造工序。如图2(a)所示，首先，氧化作为支撑体的单晶硅7的主表面而形成绝缘膜2，通过该绝缘膜2贴合另外的单晶硅1，通过热处理，将支撑体的单晶硅7和单晶硅1这两片晶片接合在一起。接合后，用CMP法对单晶硅1的表面进行磨削、研磨，达到规定的单晶岛厚度。

其后，对已接合的晶片外周部进行倒角，并再次通过氧化在其表面上形成绝缘膜2′。随后，通过光刻法在晶片上进行其平面形状为闭合回路形状、例如正方形或长方形那样的四边形的图形成形，并通过各向异性干刻蚀来刻蚀绝缘膜2′。接着，把经该各向异性干刻蚀的绝缘膜2′作为掩膜，进一步通过各向异性干刻蚀来刻蚀单晶硅1，形成图2(b)所示的沟道10。各向异性刻蚀刻一般使用微波干刻蚀或ICP干刻蚀装置等。另外，在各向异性干刻蚀中，作为刻蚀气体使用Cl₂、SF₆、HBr、O₂等。这里，如果将例如Cl₂和O₂用作刻蚀气体，由于微波干刻蚀的硅的刻蚀速度与作为绝缘膜的SiO₂膜的刻蚀速度之比即选择比大约为15～30，因此，当贴合界面的绝缘膜2露出时，由于其刻蚀速度比单晶硅1的刻蚀速度缓慢，因而，贴合界面的绝缘膜2可以作为刻蚀抑制部分发挥作用，可以得到所期望的沟道10的深度。刻蚀沟道后，用HF液等全面去除用作掩膜的绝缘膜2′，通过氧化，如图2(c)所示，形成覆盖表面和沟道内部的绝缘膜22。此时，如果绝缘膜22的厚度相对沟道10的宽度过厚，则因沟道底部的应力集中而成为发生结晶缺陷等的原因。根据发明人员的试验结果，沟道10的宽度为2μm时，绝缘膜22的最大厚度有必要为1μm或其一下。即，如果做成单靠氧化完全填埋沟道10的结构，则因应力集中而发生结晶缺陷。

其次，在大约500℃～800℃的低温下，通过化学汽相淀积法(CVD法)堆积第二多晶硅51，使其厚度完全填埋沟道10。例如，沟道10的宽度为2μm且沟道10内部的两个绝缘膜22的累加膜厚为0.8μm时，需要有厚度为1.2μm以上的第二多晶硅51。其后，通过CMP等方法，对表面上堆积的多晶硅进行磨削、研磨而将其去除。由此，做成第二多晶硅51残留在沟道内部，不存在从沟道的开口部隆起或挤出的部分，而其他部位全部被绝缘膜22覆盖的图2(d)所示的结构。也就是说，通过对堆积在表面上的第二多晶硅51的磨削、研磨，埋入到沟道10内的第二多晶硅51的表面，如图2(d)所示，成为与形成于表面的绝缘膜22相同的面而露出。接着，利用形成图形和刻蚀去除通过光刻蚀法形成的沟道10以外的部分，即在后续工序中形成半导体元件9的部分的绝缘膜22，并制作半导体元件形成区域。通过上述的制造工序，则完成介质隔离基片。

将利用上述方法制作的介质隔离基片，通过与LSI制造工艺相同的工艺，在各个单晶岛8内形成半导体元件9以制作半导体集成电路。在本实施例中，如图1所示，在单晶岛8的上面制成了设置有作为控制电极的栅极13、作为主电极的源极S及漏极D的卧式功率半导体元件即功率MOSFET。毋庸置言，卧式的IGBT也能同样地制成。

图5、图6表示本发明人员进行的单晶岛8之间的绝缘耐压和基片的弯曲量的试验结果。图5表示的是沟道10的宽度为2μm、两个绝缘膜22的累加膜厚为0.8μm、第二多晶硅51的厚度为1.2μm、沟道10的深度为5μm时的单晶岛8之间的绝缘耐压和形成于图3、图4所示的现有结构的介质隔离基片上的单晶岛8之间的绝缘耐压。如图5所示，本实施例的介质隔离基片的单晶岛8表示了相对于在图3、图4所示的现有技术的介质隔离基片上所形成的单晶岛8之间的平均绝缘耐压1200V为与1250V同等的绝缘耐压特性。

还有，如图6所示，介质隔离基片完成之时的基片弯曲量，在图3、图4所示的现有的结构中大约为100μm～200μm，但在本实施例中改进为0～30μm。再有，形成于单晶岛8的半导体元件9对掩膜设计值的尺寸偏移量，相对现有技术的-1μm～-15μm，本实施例中大幅度地改进为-0.5μm～-1.5μm。另外，由于本实施例的介质隔离基片的制造方法中的第一次光刻是在晶片贴合工序之后，因此，光刻目标位置精度提高，相对于现有技术的介质隔离基片的光刻目标位置精度大约为1mm～3mm的偏差，本实施例则可大幅度地提高为大约100μm～300μm。再有，不再需要图4所示的现有技术的制造工序中的在1000℃～1300℃温度下的第一多晶硅4的成膜工序，成为非常简便的制造工序。

实施例2

图7表示本实施例的半导体器件。在本实施例中，当制作介质隔离基片时，通过在与支撑体的单晶硅7贴合的一侧的单晶硅1的主面上预先注入离子以形成高浓度(1×10¹⁸cm^-3～10²⁰cm^-3)的扩散层，并使之与预先氧化而形成了绝缘膜2的支撑体的单晶硅7贴合，通过热处理将两片晶片接合在一起。而后，用与实施例1相同的方法形成沟道10后，如图7所示，在单晶岛8的底部和沟道10的侧壁上与单晶岛8相接的部分形成高浓度扩散层11。如果所形成的高浓度扩散层11为高浓度n+层，则进行锑或磷的扩散等，如果是高浓度p+层，则进行硼的扩散等，从而形成高浓度扩散层11。形成高浓度扩散层11以后，通过与实施例1相同的制造方法完成基片。

在本实施例中，也与实施例1相同地显示了良好的绝缘耐压、基片弯曲量、半导体元件9的尺寸偏移量及光刻目标位置精度。

实施例3

图8表示本实施例的半导体器件。本实施例的半导体器件的结构为，在由实施例1制作的介质隔离基片上的如图8所示被隔离的元件区域内，顺序设有用硅的局部氧化法(LOCOS法-Local Oxidation of Silicon法)形成的LOCOS氧化膜14、栅氧化膜12、栅极13及绝缘膜2，并从栅极13和SOI基片表面的单晶岛8的硅通过接触孔15连接了电极布线16的结构。

本实施例的半导体器件与图1、图7的半导体器件的不同之点在于，如图8所示，LOCOS氧化膜14覆盖了沟道内部的绝缘膜22和第二多晶硅51。在本实施例中，也与实施例1或实施例2同样地显示了良好的绝缘耐压、基片弯曲量、半导体元件9的尺寸偏移量及光刻目标位置精度。

实施例4

图9表示本实施例的半导体器件。本实施例中，在由实施例1制作的介质隔离基片上的被隔离的元件区域内，如图9所示地顺序设有用LOCOS法形成的LOCOS氧化膜14、栅氧化膜12、栅极13及绝缘膜2，并从栅极13和SOI基片表面的单晶硅1通过接触孔15取出了电极布线16。

再有，本实施例的半导体器件，如图9所示，取代实施例3的电极布线16而具备三层结构的电极布线，并构成TiW电极19的第一电极及第三电极从上下夹持AlSiCu电极20的第二电极的夹层结构。在本实施例的半导体器件由于布线材料使用熔点较高的TiW，因此，能够提高电极布线对装配热处理(450℃～600℃)的可靠性。本实施例也与实施例1或实施例2同样地显示了良好的绝缘耐压、基片弯曲量、半导体元件9的尺寸偏移量及光刻目标位置精度。

实施例5

图10表示本实施例的半导体器件。本实施例中，在由实施例1制作的介质隔离基片上的被隔离的元件区域内，如图10所示地顺序设有用LOCOS法形成的LOCOS氧化膜14、栅氧化膜12、栅极13及绝缘膜2。在本实施例的半导体器件中，以单晶岛8的硅表面作为基准，LOCOS氧化膜14做成具备具有10°～30°的锥度的绝缘膜台阶部18的结构。该绝缘膜台阶部18，如图10所示，配置于靠形成在沟道内的绝缘膜22内侧的单晶岛8的硅的上方，且绝缘膜台阶部18从绝缘膜22一侧朝向单晶岛8的内侧，LOCOS氧化膜14逐渐变薄。

通过形成图形及刻蚀来制作在制作介质隔离基片的最后工序中形成半导体元件的部位的工序的光刻法中，通过以阳性抗蚀剂作为抗蚀剂，且采用利用了HF液等的湿刻蚀进行刻蚀，能够形成本实施例的半导体器件的具有10°～30°的锥度的绝缘膜台阶部18。若使用干刻蚀代替该湿刻蚀，由于台阶部的锥度变为70°～90°，因此，在后续的栅极13的布线工序中，在台阶部容易发生断线现象。

在本实施例中，通过上述的阳性抗蚀剂和湿刻蚀的组合，形成具有平缓锥度的绝缘膜台阶部18，防止了台阶部的电极布线16的断线并提高了半导体器件的可靠性。

实施例6

图11表示本实施例的半导体器件。在本实施例中，在由实施例1制作的介质隔离基片上的被隔离的元件区域内，如图11所示地顺序设有用LOCOS法形成的LOCOS氧化膜14、栅氧化膜12、栅极13及绝缘膜2，并在第二多晶硅51上部的LOCOS氧化膜14上具有0.3μm～0.7μm的台阶部23。

在由实施例1制作的介质隔离基片上，沟道上部露出于第二多晶硅51基片表面上，在作为半导体元件的形成阶段的LOCOS氧化工序中，第二多晶硅51与周围的绝缘膜2区域相比氧化速度快，因此，在第二多晶硅51上部形成有台阶部23。通过采用这种结构，第二多晶硅51上面的LOCOS氧化膜14变厚，换句话说，第二多晶硅51上面的LOCOS氧化膜14之间的绝缘距离加长，能提高与LOCOS氧化膜14上部的栅极的电极布线16的绝缘性能。

在本实施例中，若台阶部23的高度低于0.3μm，则提高绝缘性能的效果减小。还有，若台阶部23的高度高于0.7μm，则绝缘膜2的表面不平坦，出现凹凸，有时会发生栅极13的电极布线16的断线。

实施例7

图12表示本实施例的半导体器件。图12(a)为本实施例的半导体器件的截面说明图，图12(b)为本实施例的半导体器件的平面说明图。本实施例的半导体器件，形成于由实施例1制作的介质隔离基片上。如图12(b)所示，本实施例的半导体器件，在四边形的沟道图形中，衔接直线部分的角部17的平面形状与图1(b)不同，都不是直角而呈圆弧状。在角部17垂直相交的情况下，沟道10内部被氧化时，在角部17产生应力，有时也成为结晶缺陷等的原因，但通过做成圆弧状，可得到分散应力的效果，能够制造可靠性更高的半导体器件。沟道图形的角部17的半径可以是图12(b)所示的第二多晶硅51的宽度的2倍或其以上，理想的是，为2倍到20倍。如果角部的半径不足2倍，则应力分散不充分，若超过20倍，则不能保持大致矩形的单晶岛8的基片平面的形状，且不容易提高形成于基片面上的单晶岛8的密度。

Claims

1.一种半导体器件，在通过绝缘膜将多个单晶岛配置在支撑体基片上面的硅绝缘体(SOI-Silicon on Insulator)基片上，形成了功率半导体元件，其特征在于，

上述多个单晶岛的周围由闭合回路图形的沟道围住，

该沟道内部被包覆沟道内壁的绝缘膜和被该绝缘膜夹持的多晶硅膜填埋。

2.根据权利要求1记载的半导体器件，其特征在于，

在形成了上述功率半导体元件的单晶岛的与包覆上述沟道内壁的绝缘膜相接的部分及与上述支撑体基片的绝缘膜相接的部分，形成有高浓度的扩散层。

3.根据权利要求1记载的半导体器件，其特征在于，

在被隔离的元件区域即上述单晶岛上形成有LOCOS氧化膜、栅氧化膜、配置于该栅氧化膜上面的栅极及覆盖该栅极和上述LOCOS氧化膜的绝缘膜，通过形成于该绝缘膜上的接触孔，从栅极和S单晶岛取出电极布线。

4.根据权利要求3记载的半导体器件，其特征在于，

通过形成于绝缘膜上的接触孔从栅极和S单晶岛取出的电极布线为，用TiW电极布线从上下夹持了AlSiCu电极布线的层叠结构。

5.根据权利要求3记载的半导体器件，其特征在于，

具有台阶部，该台阶部以单晶岛的硅表面作为基准，在上述LOCOS氧化膜上具有10°～30°的锥度。

6.根据权利要求3记载的半导体器件，其特征在于，

在埋入上述LOCOS氧化膜的上述沟道内的多晶硅上部具有高度为0.3μm～0.7μm的台阶部。

7.根据权利要求3记载的半导体器件，其特征在于，

形成于上述单晶岛上的功率半导体元件为功率MOSFET。

8.根据权利要求3记载的半导体器件，其特征在于，

形成于上述单晶岛上的功率半导体元件为IGBT。

9.根据权利要求1记载的半导体器件，其特征在于，

形成于SOI基片表面的沟道的闭合回路图形，衔接直线部分的角部做成圆弧状。

10.一种半导体器件，在通过绝缘膜将多个硅单晶岛配置在支撑体的硅基片上面的硅绝缘体(SOI-Silicon on Insulator)基片上，形成了功率半导体元件，其特征在于，

上述多个硅单晶岛的周围由四边形闭合回路的平面图形的沟道围住，

该沟道内部被分别包覆互相面对的沟道内壁的SiO₂绝缘膜和被该SiO₂绝缘膜夹持的多晶硅膜填埋，在上述沟道的开口部，上述SiO₂绝缘膜和多晶硅膜露出于同一平面上。

11.根据权利要求10记载的半导体器件，其特征在于，

露出于上述沟道开口部的SiO₂绝缘膜和多晶硅膜的上面被LOCOS氧化膜覆盖。

12.一种半导体器件，在通过绝缘膜将多个单晶岛配置在支撑体基片上面的硅绝缘体(SOI-Silicon on Insulator)基片上，形成了功率半导体元件，其特征在于，

上述多个单晶岛的周围由闭合回路图形的沟道围住，

该沟道内部被包覆沟道内壁的绝缘膜和被该绝缘膜夹持的多晶硅膜填埋，

在上述单晶岛的上面，形成有上述功率半导体元件的控制电极、第一主电极及第二主电极。

13.根据权利要求12记载的半导体器件，其特征在于，

形成于上述单晶岛上的功率半导体元件为功率MOSFET。

14.根据权利要求12记载的半导体器件，其特征在于，

形成于上述单晶岛上的功率半导体元件为IGBT。