CN1577793A - 具有沟槽形式的装置隔离层的半导体装置的制造方法 - Google Patents

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Abstract

本发明涉及一种制造具有沟槽形式的装置隔离层的半导体装置的方法，其能够控制沟槽顶角的圆滑角度及除去在蚀刻该沟槽后所形成的受损层。特别地，通过使用至少包括溴化氢和氯气的气体而使该沟槽顶角具有约30°至约60°的角度。然后，进行一种各向同性的蚀刻技术作为光蚀刻处理来使该顶角具有约50°至约80°的角度。最后，进行一种干氧化技术来形成屏蔽氧化物层与栅极氧化物层，在形成栅电极之前使凹沟最小化。

Description

具有沟槽形式的装置隔离层的半导体装置的制造方法
技术领域
本发明涉及一种用于制造半导体装置的方法，尤其涉及具有具备沟槽结构的装置隔离层的半导体装置。
背景技术
通常，通过沉积场绝缘层于半导体装置的预定区域而形成界定激活区的场区。特别地，通过使用例如硅的局部氧化(LOCOS)处理与构形的沟槽隔离(PGI)处理的装置隔离(ISO)处理来形成该场绝缘层。
在LOCOS处理中，在基板上形成界定激活区的氧化物掩模的氮化物层。然后，通过使用光刻术使该氮化物层形成图案来使基板的预定部分曝露出来。接下来，氧化该基板的暴露部分而形成用作装置隔离区的场氧化物层。
该LOCOS处理简单且能够同时隔离宽范围与窄范围。虽然有这些优点，但是由于因内部氧化产生的鸟啄效应而使装置隔离区宽度变得更宽，因而降低源极/漏极区的有效面积。还有，在场氧化物层形成期间，热膨胀系数差异所施加的应力会集中于该场氧化物层的边缘区域。因而，由硅所构成的基板具有结晶上的缺陷，并进一步导致漏电。
半导体的大规模集成造成可应用的设计规则的减少，因此，通过相同规模的减少后的设计法则来降低该装置隔离层的尺寸。因而，对于应用传统LOCOS与多缓冲LOCOS(PBL)于该减少后的设计法则具有限制。
因此，开发了浅沟槽隔离(STI)处理来解决因传统LOCOS与PBL处理所引起的问题。依照STI处理，在基板上形成具有良好的相对于基板的蚀刻选择性的氮化物层，且通过光刻术使该氮化物层形成图案。通过使用干蚀刻法使基板形成图案至预定的深度来形成沟槽。此时，使用该已形成图案的氮化物层作为硬掩模。充填绝缘层于沟槽中并使其进行化学机械抛光(CMP)处理而形成埋入沟槽中的场氧化物层。
图1A及1B所示为用来形成具有沟槽结构的传统装置隔离层方法的截面视图。
参照图1A，沉积衬垫氧化物层12与衬垫氮化物层13于基板11上。形成界定装置隔离区的感光图案(未显示)于衬垫氮化物层13上，并使用该感光图案作为蚀刻掩模依序地蚀刻该衬垫氮化物层13与衬垫氧化物层12，直到基板11表面暴露出来。
其次，剥离该感光图案，蚀刻该衬垫氧化物层12。然后，通过进行干蚀刻处理来蚀刻基板11的暴露部分至预定深度而形成沟槽14。紧接着干蚀刻之后，进行用来除去因用于形成沟槽14的蚀刻所引起的受损层的侧面氧化处理，而在沟槽14的底侧与侧面形成侧面氧化物层15。
接着，沉积内衬氮化物层16于上述构成结构的整个表面上，并通过高密度等离子体技术的使用沉积氧化物层17来填满沟槽14。
参照图1B，对于氧化物层17实施CMP处理直到衬垫氮化物层13表面暴露出来。由此CMP处理，形成由氧化物层17构成的装置隔离层。之后，氧化物层17当作装置隔离层。之后，通过湿蚀刻除去该衬垫氮化物层13及衬垫氧化物层12。
然而，在干蚀刻后所形成的传统沟槽14具有尖锐边缘顶角，换句话说，该沟槽14的顶角具有窄的从上述最终基板结构的最上层表面至沟槽14的蚀刻后顶角所测量的圆滑角度A。因此，电势集中于该尖锐边缘顶角内，进一步降低晶体管的门限电压。
在衬垫氮化物层13及衬垫氧化物层12的除去期间，也蚀刻装置隔离层17的顶角部分，因而形成凹沟，即，激活区与装置隔离层17的间的高度差。其中，图1B中，该凹沟标示为M。然而，凹沟M引起一部分多晶硅层沉积并使得形成栅电极的干蚀刻处理仍然在凹沟M上进行，因而在相邻的栅电极间形成架桥，即，在沟槽具有尖锐边缘顶角的状态下进行接下来的处理，残余的多晶硅层残存于凹沟M上。
还有，在用来形成沟槽14的干蚀刻处理之后，通过干蚀刻进行侧面氧化处理来除去受损层。然而，该侧面氧化处理可能不足以通过干蚀刻来除去该受损层。
发明内容
因此，本发明的目的在于提供一种用来制造具有具备圆滑顶角的沟槽形式装置隔离层的半导体装置的方法。
本发明的另一个目的在于提供具有能够除去由于用来形成沟槽的蚀刻处理而导致的受损层的沟槽形式装置隔离层的半导体装置。
根据本发明的一方面，所提供的用来形成半导体装置的装置隔离层的方法包括以下步骤：在基板上形成界定装置隔离层的衬垫层图案；通过使用衬垫层图案作为掩模来蚀刻基板的暴露部分而形成沟槽；进行蚀刻处理来使沟槽的顶角圆滑；通过氧化在蚀刻处理后所形成的沟槽侧面而形成侧面氧化物层；在该侧面氧化物层上形成内衬氮化物层；在该内衬氮化物层上形成绝缘层来充填该沟槽；以及平坦化该绝缘层。
根据本发明的另一方面，还提供一种用于制造半导体装置的方法，包括以下步骤：形成沟槽，通过蚀刻基板表面至预定深度来使其顶角圆滑；对沟槽进行蚀刻处理，使该沟槽的顶角更圆滑；通过氧化沟槽的侧面来形成侧面氧化物层；在该侧面氧化物层上形成内衬氮化物层；在该内衬氮化物层上形成绝缘层来掩埋该沟槽；平坦化该绝缘层直到基板的表面暴露出来；在基板已暴露的表面上形成氧化物层；以及在包括该氧化物层结构的整个表面上形成作为栅电极的导电层。
附图说明
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特征将会变得更加明显，其中：
图1A与1B说明用来制造具有沟槽形式装置隔离层的传统半导体装置的方法的截面视图。
图2A-2H所示为根据本发明的较佳实例所用来制造具有沟槽形式装置隔离层的半导体装置的截面视图。
图3A所示为在用来形成沟槽的蚀刻处理、接下来的光蚀刻处理(LET)、及内衬氮化物层的沉积期间，沟槽顶角的顶部圆滑角度变化的详细曲线图。
图3B所示为在屏蔽氧化物层与门极氧化物层的沉积期间，沟槽顶角角度变化的详细曲线图。
图3C显示形成于沟槽顶角的氧化物层厚度变化。
图4A所示为在预定的蚀刻条件下，形成沟槽边角成为约30°角度的情况的显微图。
图4B所示为在预定的蚀刻条件下，形成沟槽边角成为约45°角度的情况的显微图。
图4C所示为在预定的蚀刻条件下，形成沟槽边角成为约90°角度的情况的显微图。
图5A-5C所示为通过对于具有已圆滑成约45°角度的顶角的沟槽进行LET处理，及接着于其上沉积内衬氮化物层而构成的最后结构的显微图。
图5D所示为在未进行LET处理的情况下沉积内衬氮化物层后所得结构的显微图。
图6A所示为在沉积如图5C所示的内衬氮化物层后除去衬垫氮化物后所得结构的显微图。
图6B所示为在形成屏蔽氧化物层后所得结构的显微图。
图6C所示为在形成栅极氧化物层后所得结构的显微图。
图7比较进行LET处理时激活区宽度的减少与未进行LET处理的情况下激活区宽度的减少的曲线图。
图8显示在除去衬垫氮化物层后激活区宽度的改变的曲线图。
具体实施方式
下面，将结合附图更详细地介绍。用来制造具有具备沟槽结构的装置隔离层的半导体装置的方法。
下文中将参照附图来较详细地说明用于制造具有沟槽结构的装置隔离层的半导体装置的制造方法。
图2A-2H所示为根据本发明较佳实施例的具有具备沟槽结构装置隔离层的半导体装置制造方法的截面视图。
参照图2A，在基板21上连续形成衬垫氧化物层22及衬垫氮化物层23。其中，该衬垫氮化物层23的功能在接下来的蚀刻处理期间作为蚀刻停止层，以及在接下来的CMP处理期间也作为抛光停止层。该衬垫氧化物层22以具有约100厚度的氧化硅(SiO2)层为佳，而该衬垫氮化物层23以具有约300至约2000范围厚度的氮化硅(Si3N4)层为佳。
之后，在衬垫氮化物层23上形成抗反射层24。其中，为氮化硅(SiN)层的抗反射层24被设置来容易地进行光刻术处理。
然后被覆感光层于抗反射层24上并通过使用曝光及显影处理来形成图案，以致于形成界定装置隔离区的感光图案25。然后，通过使用该感光图案25作为蚀刻掩模来依序蚀刻该抗反射层24、该衬垫氮化物层23及该衬垫氧化物层22。该蚀刻处理于衬垫氮化物层蚀刻装置中操作且以四步骤进行：蚀刻抗反射层24；蚀刻衬垫氮化物层23；穿透蚀刻(over-etch)该衬垫氮化物层23；及形成顶部圆滑表面26。
较明确地说明这四步骤，通过使用感光图案25作为蚀刻掩模来蚀刻抗反射层24。此时，通过使用CHF3、CF4、Ar与O2的混合气体来进行蚀刻，并以蚀刻停止点的终点(EOP)设定终止蚀刻的时点。例如，使用具有流量范围在约10sccm至30sccm的CHF3、具有流量范围在约20sccm-30sccm的CF4或具有流量范围在约5sccm-20sccm的O2的单独一种或混合气体作为用于上述用来蚀刻抗反射层24的蚀刻气体。特别地，对于混合的蚀刻气体，CF4气体具有最高绝对流量。
然后，蚀刻在蚀刻抗反射层24后所暴露的衬垫氮化物层23。此时，以相同配方使用相同蚀刻气体。例如，使用CHF3、CF4、Ar与O2作为蚀刻气体，通过作为蚀刻终点的EOP设定终止蚀刻处理的时点。以混合具有约5sccm至约30sccm流量的CHF3、具有约5sccm至约15sccm流量的CF4、或具有约Osccm至约10sccm流量的O2而得到蚀刻气体为佳。此时，对于这些混合的蚀刻气体，CHF3气体具有最高绝对流量。当蚀刻衬垫氮化物层23时，同时也蚀刻衬垫氧化物层22。
下一个步骤，对衬垫氮化物层23进行穿透蚀刻处理。该穿透蚀刻处理消除任何如在蚀刻衬垫氮化物层23与衬垫氧化物层22后形成在硅基板21表面上的硅点的缺陷。在穿透蚀刻处理中使用CF4、Ar与O2的混合气体作为蚀刻气体。
紧接着穿透蚀刻处理，在形成沟槽前形成初步顶部圆滑表面26。此时，使用CHF3、CF4与Ar的混合气体。
参照图2B，在对衬垫氮化物层23蚀刻处理后，通过使用氧气等离子体剥离来使感光图案25与抗反射层24分开。
然后通过使用衬垫氮化物层23作为蚀刻掩模来蚀刻硅基板21的一部分而进行用于形成沟槽27的处理。该用来形成沟槽27的蚀刻处理包括四步骤：通过使用溴化氢(HBr)的蚀刻顶角来控制沟槽27的顶角的圆滑角度A1；除去原来的氧化物层；蚀刻硅基板21至预定深度；以及冲出在蚀刻处理期间所使用的气体。该蚀刻处理在硅基板蚀刻装置之中进行。而且，从硅基板21上层表面至沟槽27的蚀刻边角来测量上述的圆滑角度。
在控制圆滑角度A1的第一步骤中，可使用包括HBr的气体作为蚀刻气体。而且，也可加入He气体于上述蚀刻气体中。在除去原来氧化物层的第二步骤中，使用CF4与He的混合气体作为蚀刻气体。蚀刻硅基板21的第三步骤为形成沟槽27的主要蚀刻步骤。在第三步骤中，使用一种HBr与氯气(Cl2)的混合气体作为蚀刻气体。例如，HBr、Cl2、O2或He用作该蚀刻气体。第四步骤中，使用一种CF4、O2、Ar与He的混合气体将氯气从反应室中冲出来。
在用来形成沟槽27的蚀刻处理后，设定沟槽27的顶角而具有在约30°至约60°范围的圆滑角度A1。即，蚀刻该顶角，使其相对于硅基板21上层表面为约30°至约60°的范围，以形成斜侧壁。
参照图2C，进行一种各向同性的蚀刻技术作为用来额外蚀刻沟槽27的光蚀刻处理(LET)。此时，通过进行使用CF4与O2的混合气体的各向同性的蚀刻技术而使沟槽27的顶角具有约50°至约80°的圆滑角度A2。
此外，该各向同性的蚀刻处理除去在沟槽27的蚀刻期间的受损层，并控制沟槽27顶角的圆滑角度A2在约50°至约80°之间。例如，由于各向同性的蚀刻技术蚀刻沟槽27的顶角比沟槽27的侧壁多约30°至约50°，因此通过各向同性的蚀刻技术可使顶角的圆滑角度A1急剧地变斜。
参照图2D，通过进行侧面氧化处理而在沟槽27的侧壁形成侧面氧化物层28。此时，用于形成侧面氧化物层的侧面氧化处理通过使用干氧化技术在约900℃至约1000℃温度范围下进行。在侧面氧化物层28形成后，侧面氧化物层28具有约60至约100范围的厚度，且沟槽27的顶角具有约85°至约90°范围的圆滑角度。然而，和湿氧化技术相比，干氧化技术氧化该顶角较为广泛，因此，形成于该顶角的侧面氧化物层28具有比形成于沟槽27侧壁的侧面氧化物层28的厚度D1更厚的厚度D2。
参照图2E，沿着包括沟槽27与侧面氧化物层28的轮廓沉积内衬氮化物层29。通过使用高密度等离子体技术在内衬氮化物层上沉积绝缘层30，直到该绝缘层30完全充填于沟槽27中。
参照图2F，然后通过使用CMP处理来平坦化该绝缘层30，并通过使用磷酸(H3PO4)湿式溶液来除去衬垫氮化物层23。此时，由于衬垫氧化物层23与侧面氧化物层28对于磷酸溶液具有不同的选择性，因此侧面氧化物层28不会被蚀刻。
在衬垫氮化物层23除去之后，所形成的具有绝缘层30的装置隔离层通过湿蚀刻处理除去衬垫氧化物层22而形成。此时，覆盖沟槽27顶角的侧面氧化物层28具有比形成于沟槽侧壁的沟槽厚度更厚的厚度。因此，在衬垫氧化物层22去除后，凹沟的产生降至最低。
参照图2G，通过使用干氧化技术形成屏蔽氧化物层31，并离子植入用来控制门限电压的杂质。此时，在约850℃至约1000℃的温度范围内形成具有约50至约150的厚度的屏蔽氧化物层31。
参照图2H，除去屏蔽氧化物层31，然后，再次进行干氧化技术来形成并生长栅极氧化物层32。此时，在约850℃至约1000℃的温度范围内形成栅极氧化物层32。而且，可使用湿氧化技术取代干氧化技术。因为使用干氧化技术形成屏蔽氧化物层31与栅极氧化物层32，因此可维持约90°的顶角角度。
也可沉积多晶硅层在具有最少凹沟产生的栅极氧化物层32上，然后进行蚀刻处理作为紧接着被使用来形成栅极氧化物层32的干氧化技术的处理步骤。在沉积并蚀刻该多晶硅层的情况下，可避免任何残留层残余物在凹沟上。
图3A所示为在蚀刻沟槽27、进行LET与内衬氮化物层29的沉积步骤期间，沟槽27顶角的角度变化的详细示意图。图3B所示为在屏蔽氧化物层31与栅极氧化物层32的沉积期间，沟槽27顶角角度变化的详细示意图。图3C所示为形成于沟槽27顶角的栅极氧化物层的厚度变化。
参照图3A，在沟槽蚀刻处理B1、LET处理B2与内衬氮化物层沉积处理B3期间，沟槽27顶角改变其角度从约45°变成约75°而最终成为约90°。
参照图3B，在屏蔽氧化物层31沉积处理B4与栅极氧化物层32沉积处理B5期间，沟槽27顶角角度维持在几乎约90°，但是顶角的圆滑形状改变。即，由于在屏蔽氧化物层沉积处理B4与栅极氧化物层沉积处理B5中使用干氧化技术，沟槽27顶角也被蚀刻，因而更使其圆滑。干氧化技术继续使用的结果，形成于沟槽27顶角的氧化物层厚度D也逐渐增加，因此，使凹沟产生降至最低。这些效应显示于图3C中。
在沟槽蚀刻期间，用于实现约45°、约30°与约90°的角度的蚀刻配方说明于下表。
表1衬垫氮化物层蚀刻装置
                衬垫氮化物层蚀刻装置                        硅蚀刻装置
  BRAC   Nit   Nit OE   TR   HBr   B/T   M/E   S/E
  45°   83mtorr300W20CHF380CF4200Ar12 O2EOP25”   83mtorr600W15CHF35CF4300Ar2 O2EOP16”   88mtorr600W50CF4300ArEOP10”   88mtorr600W40CHF310CF4300ArEOP20”   10mtorr1000Ws275Wb40HBr10torr He20℃EOP 0”   10mtorr600Ws90Wb80CF410torr He20℃EOP 7”   10mtorr1300Ws275Wb20Cl260HBr3 O210torr He20℃EOP24”   10mtorr1200Ws1Wb60CF410 O2100Ar10torr He20℃EOP15”
  30°   83mtorr300W20CHF380CF4200Ar12 O2EOP25”   83mtorr600W15CHF35CF4300Ar2 O2EOP16”   88mtorr600W50CF4300ArEOP 0”   88mtorr600W40CHF310CF4300ArEOP20”   10mtorr1000Ws275Wb40HBr10torr He20℃EOP 5”   10mtorr600Ws90Wb80CF410torr He20℃EOP 0”   10mtorr1300Ws275Wb20Cl260HBr3 O210torr He20℃EOP24”   10mtorr1200Ws1Wb60CF410 O2100Ar10torr He20℃EOP15”
  90°   83mtorr300W20CHF380CF4   83mtorr600W15CHF35CF4   88mtorr600W50CF4300Ar   88mtorr600W40CHF310CF4   10mtorr1000Ws275Wb40HBr   10mtorr600Ws90Wb80CF4   10mtorr1300Ws275Wb20Cl2   10mtorr1200Ws1Wb60CF4
  200Ar12 O2EOP25”   300Ar2 O2EOP16”   EOP 0”   300ArEOP20”   10torr He20℃EOP 0”   10torr He20℃EOP 7”   60HBr3 O210torr He20℃EOP24”   10O2100Ar10torr He20℃EOP15”
表1中，BARC、Nit、Nit OE、TR与HBr分别表示用于蚀刻抗反射层24、用于蚀刻衬垫氮化物层23、用于穿透蚀刻衬垫氮化物层23、用于蚀刻顶部圆滑表面26与用于蚀刻原来硅基板21的配方。还有，’穿透(break through)’的缩写B/T表示用于蚀刻原来的氧化物层的配方。’主要蚀刻’的缩写M/E表示用于蚀刻沟槽27的配方。’软蚀刻’的缩写的S/E表示沟槽27的LET处理。还有，单位Ws与Wb分别表示电源功率与偏压功率。
基于表1，在上述各种蚀刻配方中，区分沟槽顶角角度的各配方被用于穿透蚀刻衬垫氮化物层23、通过HBr的使用来蚀刻硅基板21与除去原来氧化物层的步骤中。以通过蚀刻时间改变沟槽27顶角角度为佳。
参照表1，穿透蚀刻衬垫氮化物层23在约88mtorr的压力、约600W的功率、具有约50sccm的CF4与具有约300sccm的Ar的一般配方下，但是在约0”、约10”与约0”的不同蚀刻时间下进行，以致于沟槽顶角具有分别为约30°、约45°与约90°的角度。
还有，通过HBr的使用来蚀刻硅基板21的步骤在约10mtorr的压力、约1000W的电源功率、约275W的偏压功率、具有约40sccm的HBr、具有约10torr的He与约20℃的温度的一般配方下，但是在约5”、约0”与约0”的不同蚀刻时间下进行，以致于沟槽顶角具有分别为约30°、约45°与约90°的角度。
而且，除去原来氧化物层的步骤在约10mtorr的压力、约600W的电源功率、约90W的偏压功率、具有约80sccm的CF4、具有约10torr的He与约20℃的温度的一般配方下，但是在约0”、约7”与约7”的不同蚀刻时间下进行，以致于沟槽顶角具有分别为约30°、约45°与约90°的角度。
图4A所示为基于说明于表1的蚀刻配方所形成的具有约30°角度的沟槽顶角显微图。图4B所示为基于说明于表1的蚀刻配方所形成的具有约45°角度的沟槽顶角显微图。图4C所示为基于说明于表1的蚀刻配方所形成的具有约90°角度的沟槽顶角显微图。
除了蚀刻时间之外，可通过改变蚀刻气体流量与压力来控制沟槽顶角角度。
根据本发明的较佳实施例，设定用于使沟槽顶角具有约60°至约90°范围的角度的蚀刻配方，然后进行LET处理来控制顶角，使其具有约50°至约80°的角度。
图5A-5C所示为通过进行紧接于控制沟槽顶角使其具有约45°角度步骤的LET处理并沉积内衬氮化物层而得到的结构的显微图。图5D所示为在未进行LET处理的情况下，通过沉积内衬氮化物层而得到的结构的显微图。
基于上述的各个配方，使沟槽顶角具有约45°的角度(参考图5A)，然后进行LET处理约14秒来使顶角角度成为约75°(参考图5B)。然后，沉积内衬氮化物层(参考图5C)。因此，通过进行LET处理使沟槽顶角变得圆滑。
如图5D所示，在未进行LET处理而进行内衬氮化物层的情况下，由于蚀刻厚的沟槽轮廓几乎保持着，因此沟槽顶角非常陡峭。
图6A所示为在如图5C所示的内衬氮化物层沉积之后，除去衬垫氮化物层所得结构的显微图。图6B所示为在屏蔽氧化物层形成后所得结构的显微图。图6C所示为在栅极氧化物层形成后所得结构的显微图。
如图6A-6C所示，在屏蔽氧化物层与栅极氧化物层形成之后，已改善凹沟轮廓。通过使用干氧化技术维持沟槽顶角角度接近约90°角来达到上述改善。
同时，通过进行LET处理也可减少激活区宽度。然而，考虑到LET处理主要用来提供沟槽顶角圆滑效果的情况下，并未断定LET处理引起的减少激活区宽度的效果。
图7是比较进行LET处理的激活区宽度的减少与未进行LET处理的激活区宽度的减少的曲线图。图7中，横坐标表示蚀刻配方，而纵坐标表示激活区的宽度。还有，参考记号’0’与’□’分别表示进行LET处理状况与未进行LET处理状况。
如图所示，在进行及未进行LET处理的激活区宽度的差异很小。
图8所示为在剥离衬垫氮化物层后，激活区宽度的变化曲线图。图8中，横坐标表示蚀刻配方，而纵坐标表示激活区的宽度。
参照图8，在进行对于沟槽ISO的蚀刻、LET处理、内衬氮化物层Nit.Dep的沉积及对于衬垫氮化物层的剥离处理Nit.剥离步骤期间，激活区的宽度逐渐降低至约1476.3、约1387.3、约1311与约1208。然而，在形成屏蔽氧化物层Vt Sc ox.与形成栅极氧化物层ox.的步骤中，未见该激活区宽度的逐渐减少情形。即，在剥离衬垫氮化物层之后，仅沟槽顶角角度改变。
本发明的较佳实施例通过控制沟槽顶角的圆滑来最小化凹沟产生的效果，因此避免装置隔离层的降级。还有，根据本发明，在蚀刻沟槽后进行LET处理，以致于除去由蚀刻引起的受损层。这些一连串的蚀刻步骤导致半导体装置收益增加。
虽然结合较佳实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明精神和范围的情况下，做出各种变化和修改。

Claims (20)

1、一种用于形成半导体装置的装置隔离层的方法，包括以下步骤：
在基板上形成界定装置隔离层的衬垫层图案；
通过使用衬垫层图案作为掩模来蚀刻基板的暴露部分而形成沟槽；
进行蚀刻处理来使沟槽的顶角圆滑；
通过氧化在蚀刻处理后所形成的沟槽侧面而形成侧面氧化物层；
在该侧面氧化物层上形成内衬氮化物层；
在该内衬氮化物层上形成绝缘层来充填该沟槽；以及
平坦化该绝缘层。
2、如权利要求1所述的用来形成半导体装置的装置隔离层的方法，其特征在于：该形成沟槽的步骤通过使用至少包括溴化氢与氯气的气体控制沟槽顶角的角度在约30°至约60°的范围来进行。
3、如权利要求2所述的用来形成半导体装置的装置隔离层的方法，其特征在于：形成的沟槽步骤包括下列步骤：
通过使用溴化氢来进行蚀刻处理；
通过使用四氟化碳气体除去在蚀刻处理后所形成的原来氧化物层；
使用包括溴化氢和氯气的气体进行蚀刻处理，形成具有预定深度的沟槽；以及
通过使用包括四氟化碳和氧气的气体而将氯气从反应室中冲走来进行蚀刻处理。
4、如权利要求1所述的方法，其特征在于：通过使用各向同性的蚀刻技术来进行蚀刻处理。
5、如权利要求4所述的方法，其特征在于：通过使用各向同性的蚀刻技术，沟槽顶角的角度在约50°至约80°的范围内变化。
6、如权利要求4所述的方法，其特征在于：各向同性的蚀刻技术使用包括四氟化碳和氧气的气体。
7、如权利要求1所述的方法，其特征在于：形成侧面氧化物层的步骤通过使用干氧化技术来进行。
8、如权利要求7所述的方法，其特征在于：该干氧化技术在约900℃至约1000℃的温度下进行，形成具有约60至约100厚度的侧面氧化物层。
9、一种用于制造半导体装置的方法，包括以下步骤：
形成沟槽，通过蚀刻基板表面至预定深度来使其顶角圆滑；
对沟槽进行蚀刻处理，使该沟槽的顶角更圆滑；
通过氧化沟槽的侧面来形成侧面氧化物层；
在该侧面氧化物层上形成内衬氮化物层；
在该内衬氮化物层上形成绝缘层来掩埋该沟槽；
平坦化该绝缘层直到基板的表面暴露出来；
在基板已暴露的表面上形成氧化物层；以及
在包括该氧化物层结构的整个表面上形成作为栅电极的导电层。
10、如权利要求9所述的方法，其特征在于：形成氧化物层的步骤包括下列步骤：
在基板上形成用于门限电压控制的屏蔽氧化物层；
通过使用该屏蔽氧化物层作为掩模来植入用于门限电压控制的掺杂物；
除去该屏蔽氧化物层；以及
在除去该屏蔽氧化物层后，在基板已暴露的表面上形成栅极氧化物层。
11、如权利要求9所述的方法，其特征在于：该侧面氧化物层通过干氧化技术形成。
12、如权利要求10所述的方法，其特征在于：该屏蔽氧化物层与该栅极氧化物层通过干氧化技术形成。
13、如权利要求11所述的方法，其特征在于：在约900℃至约1000℃的温度下形成厚度为约60至约100的侧面氧化物层。
14、如权利要求12所述的方法，其特征在于：在约850℃至约1000℃的温度下形成厚度为约50至约150的屏蔽氧化物层。
15、如权利要求12所述的方法，其特征在于：栅极氧化物层在约850℃至约1000℃的温度下形成。
16、如权利要求9所述的方法，其特征在于：在形成顶角圆滑的沟槽的步骤中，使用至少包括溴化氢和氯气的气体，使该沟槽的顶角圆滑成约30°至约60°的角度。
17、如权利要求16所述的方法，其特征在于：形成沟槽的步骤进一步包括下列步骤：
通过使用溴化氢进行蚀刻处理；
通过使用四氟化碳气体除去蚀刻处理后所形成的原来氧化物层；
通过包括溴化氢和氯气的气体进行蚀刻处理，直到该沟槽具有预定的深度；以及
使用包括四氟化碳和氧气的气体进行蚀刻处理，以便将氯气从反应室中冲出。
18、如权利要求9所述的方法，其特征在于：使该沟槽顶角变得更圆滑的步骤通过使用各向同性的蚀刻技术来进行。
19、如权利要求18所述的方法，其特征在于：通过使用各向同性的蚀刻技术来控制该沟槽顶角具有约50°至约80°范围的角度。
20、如权利要求18所述的方法，其特征在于：该各向同性的蚀刻技术通过使用包括四氟化碳和氧气的气体来进行。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100378960C (zh) * 2005-03-10 2008-04-02 海力士半导体有限公司 制造快闪存储装置的方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006049685A (ja) * 2004-08-06 2006-02-16 Sanyo Electric Co Ltd 半導体装置の製造方法
KR100700284B1 (ko) * 2005-12-28 2007-03-26 동부일렉트로닉스 주식회사 반도체소자의 트랜치 소자분리막 형성방법
US20070246795A1 (en) * 2006-04-20 2007-10-25 Micron Technology, Inc. Dual depth shallow trench isolation and methods to form same
US8120137B2 (en) * 2008-05-08 2012-02-21 Micron Technology, Inc. Isolation trench structure
KR101057749B1 (ko) * 2008-12-24 2011-08-19 매그나칩 반도체 유한회사 깊은 트렌치 분리방법
JP5814663B2 (ja) 2011-07-13 2015-11-17 株式会社日立ハイテクノロジーズ プラズマ処理方法及びゲートラスト方式のメタルゲートの製造方法
CN103400795B (zh) * 2013-08-14 2015-06-24 上海华力微电子有限公司 浅沟槽隔离工艺
WO2017055918A1 (en) 2015-09-30 2017-04-06 Brita Lp Filter core configuration
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4087832A (en) * 1976-07-02 1978-05-02 International Business Machines Corporation Two-phase charge coupled device structure
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
US5498566A (en) * 1993-11-15 1996-03-12 Lg Semicon Co., Ltd. Isolation region structure of semiconductor device and method for fabricating the same
JPH09181163A (ja) * 1995-11-13 1997-07-11 Texas Instr Inc <Ti> 丸い角を備えたトレンチ分離構造体を有する半導体装置の製造法
US5843226A (en) * 1996-07-16 1998-12-01 Applied Materials, Inc. Etch process for single crystal silicon
US5746884A (en) * 1996-08-13 1998-05-05 Advanced Micro Devices, Inc. Fluted via formation for superior metal step coverage
US5801083A (en) * 1997-10-20 1998-09-01 Chartered Semiconductor Manufacturing, Ltd. Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners
US6180466B1 (en) * 1997-12-18 2001-01-30 Advanced Micro Devices, Inc. Isotropic assisted dual trench etch
US5976951A (en) * 1998-06-30 1999-11-02 United Microelectronics Corp. Method for preventing oxide recess formation in a shallow trench isolation
TW469579B (en) * 1998-09-19 2001-12-21 Winbond Electronics Corp Method for producing shallow trench isolation (STI)
US6225187B1 (en) * 1999-02-12 2001-05-01 Nanya Technology Corporation Method for STI-top rounding control
US6218309B1 (en) * 1999-06-30 2001-04-17 Lam Research Corporation Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
TW432594B (en) * 1999-07-31 2001-05-01 Taiwan Semiconductor Mfg Manufacturing method for shallow trench isolation
US6228727B1 (en) * 1999-09-27 2001-05-08 Chartered Semiconductor Manufacturing, Ltd. Method to form shallow trench isolations with rounded corners and reduced trench oxide recess
KR100338767B1 (ko) * 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
JP2001345375A (ja) * 2000-05-31 2001-12-14 Miyazaki Oki Electric Co Ltd 半導体装置および半導体装置の製造方法
US6500727B1 (en) * 2001-09-21 2002-12-31 Taiwan Semiconductor Manufacturing Company Silicon shallow trench etching with round top corner by photoresist-free process
US6576563B2 (en) * 2001-10-26 2003-06-10 Agere Systems Inc. Method of manufacturing a semiconductor device employing a fluorine-based etch substantially free of hydrogen
US6579801B1 (en) * 2001-11-30 2003-06-17 Advanced Micro Devices, Inc. Method for enhancing shallow trench top corner rounding using endpoint control of nitride layer etch process with appropriate etch front

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100378960C (zh) * 2005-03-10 2008-04-02 海力士半导体有限公司 制造快闪存储装置的方法

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