CN1674236A - 制造半导体器件的方法 - Google Patents
制造半导体器件的方法 Download PDFInfo
- Publication number
- CN1674236A CN1674236A CNA2005100038705A CN200510003870A CN1674236A CN 1674236 A CN1674236 A CN 1674236A CN A2005100038705 A CNA2005100038705 A CN A2005100038705A CN 200510003870 A CN200510003870 A CN 200510003870A CN 1674236 A CN1674236 A CN 1674236A
- Authority
- CN
- China
- Prior art keywords
- film
- hard mask
- mask film
- etching
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 80
- 238000005530 etching Methods 0.000 claims abstract description 54
- 150000004767 nitrides Chemical class 0.000 claims abstract description 37
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 12
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 11
- 238000007667 floating Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000007517 polishing process Methods 0.000 claims description 5
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 2
- 239000000203 mixture Substances 0.000 abstract description 8
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 239000000243 solution Substances 0.000 description 24
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 239000011148 porous material Substances 0.000 description 5
- 239000007864 aqueous solution Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910020175 SiOH Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Weting (AREA)
- Element Separation (AREA)
Abstract
本发明涉及一种制造半导体器件的方法，使用一系列氮化物膜的硬掩蔽膜作为蚀刻掩模形成一微小的图案，在执行硬掩蔽膜移除工序前，添加一使用氧化物蚀刻剂执行既定蚀刻的步骤以移除氮化物膜上的异常氧化膜。因此可能有效地移除硬掩蔽膜。利用HF与NH4F的组分比以及蚀刻温度均得到优化的BOE作为氧化膜蚀刻剂，还可有效地防止硬掩蔽膜下的图案中生成孔隙。
Description
技术领域
本发明涉及一种制造半导体器件的方法，且更特定地，涉及这样一种技术，其可以解决当使用一氮化物膜作为硬掩模图案化一多晶硅膜时所产生的器件问题。
背景技术
通常地，在制造半导体器件的过程中，使用光刻胶膜形成微小的图案。然而，当图案的纵横比(aspect ratio)变大且集成度增加时，会有仅使用光刻胶图案化很困难的问题。因此，使用一具有高于将被图案化的底膜的蚀刻比例的膜作为硬掩蔽膜进行构图。也就是，为将一多晶硅膜或一氧化膜图案化，使用氮化物膜作为硬掩蔽膜。
一多晶硅膜或一氧化膜被淀积于一半导体衬底上且一氮化物膜接着被淀积。在氮化物膜被图案化后，执行一使用氮化物膜作为蚀刻掩模的蚀刻工序以图案化多晶硅膜或氧化膜。执行一氮化物膜移除工序以移除氮化物膜。由此多晶硅膜或氧化膜得以被图案化。
在传统氮化物膜移除工序中，使用了一磷酸汲出(dip-out)工序，其中氮化物膜通过浸渍半导体衬底于一高温磷酸水溶液中被移除。不过，在磷酸汲出过程中，在氮化物膜上形成了一异常的氧化膜。所以，会有氮化物膜未完全被移除的问题。在执行额外的氮化物膜移除工序以解决此问题的情况中，会导致底下的图案被损坏。因此，它对图案如形成在底部的多晶硅膜有重大影响。
发明内容
因此，本发明即针对以上问题而做出，而本发明的一目的在于，提供一种制造半导体器件的方法，其中使用一氧化膜蚀刻剂执行预订的蚀刻被添加至氮化物膜移除工序中，以在氮化物膜上移除异常氧化膜，其中由于蚀刻剂引起的底下结构的损坏通过控制蚀刻剂的比例而被避免。
为达以上目的，依据本发明，提供一种制造半导体器件的方法，包括以下步骤：在一图案膜上形成一系列氮化物膜的硬掩蔽膜，其可容易地与氧化膜蚀刻剂起化学反应；图案化该硬掩蔽膜且接着使用已图案化的硬掩蔽膜作为蚀刻掩模执行一蚀刻工序以蚀刻图案膜；使用HF与NH4F所混合的BOE溶液执行一蚀刻工序以移除形成在硬掩蔽膜上的自然氧化膜，其中避免了在硬掩蔽膜之下的图案膜的一部分中形成孔隙；以及执行一磷酸汲出工序以除硬掩蔽膜。
优选地，使用多晶硅膜或氧化膜作为图案膜。
依据本发明，提供了一种制造半导体器件的方法，其包括以下步骤：在一半导体衬底上淀积一隧道氧化膜、一第一导电膜与一第一硬掩蔽膜，使用一隔离掩模图案化第一硬掩蔽膜且接着使用已图案化的第一硬掩蔽膜作为一蚀刻掩模蚀刻第一导电膜、隧道氧化膜和半导体衬底以形成一用于隔离的沟槽，使用一氧化膜掩埋该沟槽且接着使用第一硬掩蔽膜作为一停止膜执行一抛光过程以形成一隔离膜，使用HF与NH4F所混合的BOE溶液执行一蚀刻工序以移除残留在第一硬掩蔽膜上的氧化膜，其中避免了在硬掩蔽膜之下的图案膜的一部分中形成孔隙，执行一第一硬掩蔽膜移除工序以移除残余的第一硬掩蔽膜，在整个结构上形成一第二导电膜与一第二硬掩蔽膜，图案化第二硬掩蔽膜且接着使用已图案化的第二硬掩蔽膜作为一蚀刻掩模蚀刻第二导电膜，使用HF与NH4F所混合的BOE溶液执行一蚀刻工序以移除形成在第二硬掩蔽膜上的氧化膜，其中蚀刻工序通过控制BOE内NH4F的比例与提高BOE溶液的温度而执行，执行一第二硬掩蔽膜移除工序以移除残余的第二硬掩蔽膜，由此形成由第一与第二导电膜组成的一浮置栅极。
优选地，使用HF与NH4F所混合的BOE溶液的蚀刻工序在BOE溶液的温度为15至26℃时是在HF与NH4F的组分比例为1∶7至1∶10的条件下执行的。
优选地，使用HF与NH4F所混合的BOE溶液的蚀刻工序在BOE溶液的温度为26至40℃时是在HF与NH4F的组分比例为1∶4至1∶7的条件下执行的。
该方法优选地进一步包括步骤：在形成用以隔离的沟槽的步骤后，执行一离子注入工序以形成一离子层以避免漏电流经过沟槽的侧壁。
优选地，第一与第二导电膜使用多晶硅膜形成，且第一与第二硬掩蔽膜使用氮化物膜形成。
附图说明
图1为一器件的一剖面图示，用以解释在氮化物膜移除工序中由氧化膜蚀刻剂形成的孔隙。
图2为扫描电子显微镜(SEM)照片；和
图3A至3D为剖面图示，用以解释依据本发明的一种制造半导体器件的方法。
主要器件符号说明
10 多晶硅膜
20 氮化物膜
110 半导体衬底
120 隧道氧化膜
130，160 第一导电膜
140 第一硬掩蔽膜
142，172 氧化膜
150 隔离膜
170 第二硬掩蔽膜
180 浮置栅极
具体实施方式
现在将参考附图描述依据本发明的优选实施例。因为提供优选实施例的目的是为了让本领域的普通技术人员能够了解本发明，它们可被以不同方式修改且本发明的范围不限于以下所描述的优选实施例。相同的参考号码用以指代相同或近似的部分。
本发明的氮化物膜移除工序包括使用一氧化膜蚀刻剂移除形成在氮化物膜上的氧化膜与接着使用磷酸移除该氮化物膜。
图1为一器件的剖面图示，用以解释在氮化物膜移除工序中由氧化膜蚀刻剂形成了孔隙。
图2为一SEM照片。
参考第1与图2，当氧化膜被移除时，氧化膜蚀刻剂通过氮化物膜中形成的裂缝渗入。氧化膜蚀刻剂对多晶硅膜10或位于氮化物膜20下的氧化膜造成损伤。假如使用磷酸移除氮化物膜20，就存在一个问题，即在已图案化的多晶硅膜10或氧化膜上形成孔隙。
依据本发明，有可能通过控制氧化膜蚀刻剂的浓度比例与该蚀刻剂的温度有效地仅移除氮化物膜20上的氧化膜。在本实施例中，优选地使用其中混合了HF与NH4F的BOE溶液作为氧化膜蚀刻剂，其中当温度为15至26℃时HF与NH4F的组分比例为1∶7至1∶10，而当温度为26至40℃时HF与NH4F的组分比例为1∶4至1∶7。
将参考附图对此进行描述。
图3A至3D为剖面图示，用以解释依据本发明的一优选实施例的一种制造半导体器件的方法。
参考图3A，一隧道氧化膜120、一第一导电膜130与一第一硬掩蔽膜140为依次被淀积于一半导体衬底110上。使用一隔离掩模图案化第一硬掩蔽膜140。执行一使用已图案化的第一硬掩蔽膜140作为掩模的蚀刻工序以蚀刻第一导电膜130、隧道氧化膜120与半导体衬底110，由此形成一用于隔离的沟槽(未示出)。使用一氧化膜掩埋该沟槽且接着进行抛光以形成一隔离膜150。
使用BOE执行一蚀刻工序，其中HF与NH4F的组分比例与蚀刻温度被最佳化，以移除残余在第一硬掩蔽膜140上的氧化膜142。
以下将更详细地对此进行描述。
执行一用以控制阈值电压离子注入工序，以在半导体衬底110中形成一井与一离子层用以控制阈值电压(未示出)。优选地，该井包括一三重井、一N井与一P井。隧道氧化膜120、第一导电膜130与第一硬掩蔽膜140被形成于其中形成有用以控制阈值电压的井与离子层的半导体衬底110上。
在淀积隧道氧化膜120前，可使用其中以50∶1比例混合H2O与HF的DHF(Dilute HF，稀释的HF)和由NH4OH、H2O2与H2O组成的SC-1(StandardCleaning-1，标准清洗液-1)，或其中以100∶1至300∶1比例混合NH4F与HF的BOE(Buffered Oxide Etch，缓冲氧化物腐蚀液)和由NH4OH、H2O2与H2O组成的SC-1进行一预处理清洗工序。
优选地，隧道氧化膜120通过一干法或湿法氧化工艺在750至850℃的温度下形成30至100埃的厚度。
可使用一多晶硅膜形成第一导电膜130，该多晶硅膜通过一后续过程被用作为一浮置栅极的一部分。第一导电膜130通过一化学气相淀积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)或大气压力CVD(APCVD)方法形成。第一导电膜130可淀积300至500埃的厚度。
第一硬掩蔽膜140使用一系列氮化物膜的材料膜形成，且当接下来蚀刻沟槽时其起到保护下面结构的作用。第一硬掩蔽膜140可形成900至1200埃的厚度。第一硬掩蔽膜140可使用一SiOH膜形成。
一光刻胶膜被淀积在第一硬掩蔽膜140上。接着使用一隔离掩模执行一光刻工序以形成一光刻胶膜图案(未示出)，通过此图案打开一隔离区域。使用光刻胶膜图案作为一蚀刻掩模执行一蚀刻工序以图案化第一硬掩蔽膜140。接着实施一既定的移除工序以移除光刻胶膜图案。使用已图案化的第一硬掩蔽膜140作为一蚀刻掩模执行一蚀刻工序以依次蚀刻第一导电膜130、隧道氧化膜120与半导体衬底110，由此形成一用以隔离的沟槽(未示出)。使用第一硬掩蔽膜140作为蚀刻掩模的蚀刻工序包括使用等离子体执行干法蚀刻。
在沟槽被蚀刻后，执行一侧壁氧化过程用以补偿沟槽侧壁的蚀刻损伤。一场氧化膜被淀积于整个结构上并接着使用第一硬掩蔽膜140作为一停止膜实施一抛光工序以形成一隔离膜150。此时可使用一具有4000至6000埃厚度的HDP氧化膜在其中形成有沟槽的整个结构上淀积一场氧化膜，考虑到后续抛光工序的裕量，其中未在沟槽内形成空的空间。抛光工序可包括使用第一硬掩蔽膜140作为一停止膜执行CMP。此外，在沟槽形成后，执行一预定离子注入工序以形成一离子注入层用以避免漏电流经过沟槽侧壁。
残存在第一硬掩蔽膜140上的氧化膜142使用一HF与NH4F所混合的BOE溶液移除。在本发明中，有可能通过相对地增加HF与NH4F所混合的BOE溶液内的NH4F比例或提升温度而有效地仅移除残存在第一硬掩蔽膜140上的氧化膜142。
由于以上工序，即等离子体蚀刻工序或离子注入工序，在第一硬掩蔽膜140中形成了裂缝。因此，假如使用不影响HF与NH4F的组分比例的BOE溶液移除形成在第一硬掩蔽膜140上的氧化膜142，BOE溶液通过第一硬掩蔽膜140的裂缝渗入。因此，底下第一导电膜的一部分被蚀刻而产生孔隙，如参考图1与图2所述那样。
本发明中，假如BOE溶液的温度为15至26℃，优选地，蚀刻在HF与NH4F的组分比例为1∶7至1∶10的条件下执行。此外，假如BOE溶液的温度为26至40℃，蚀刻优选地在HF与NH4F的组分比例为1∶4至1∶7的条件下执行。更优选地，蚀刻在BOE溶液的温度为24至26℃且HF与NH4F的组分比例为1∶7.4至1∶9.4的条件下执行。在BOE溶液的温度为35至39℃且HF与NH4F的组分比例为1∶4.4至1∶6.4的条件进行蚀刻更为有效。最为优选地，蚀刻可在BOE溶液的温度为24.5至25.5℃且HF与NH4F的组分比例为1∶7.9至1∶8.9的条件下执行。同样，蚀刻可在BOE溶液的温度为36到38℃且HF与NH4F的组分比例为1∶4.9至1∶5.9的条件下执行。
这是因为，假如BOE溶液的温度和HF与NH4F的组分比例低于上述温度与组合比例就不能有效地移除第一硬掩蔽膜140上的氧化膜142，而假如BOE溶液的温度和HF与NH4F的组分比例高于上述温度与组合比例，就会形成孔隙。也就是说，被用作为第一导电膜130的多晶硅膜与BOE溶液间的反应很大程度上取决于BOE溶液中NH4F与HF的组分比例。以下化学方程式表示硅与BOE之间的反应。
起始反应(缓冲氧化层蚀刻)
浅沟槽传播反应(c-Si蚀刻)
即是，有可能通过相对减少或增加NH4F的比例或控制温度来避免孔隙的产生。因而，依据本发明，有可能通过使用HF与NH4F的组分比例与蚀刻温度被最佳化的BOE执行蚀刻工序移除残存在第一硬掩蔽膜140上的氧化膜142且避免因BOE而产生孔隙。
配置BOE溶液的程度将如下所述。假如BOE的温度为15至26℃，优选地，在BOE中分别以3.5至4.5％、17至23％与72.5至79.5％的比例混合HF、NH4F与DI水。假如BOE的温度为26至40℃，优选地，在BOE中分别以6至8％、36至40％与52至58％比例混合HF、NH4F与DI水。
参考图3B，执行第一硬掩蔽膜140移除工序以移除残存的第一硬掩蔽膜140。优选地，执行一使用磷酸(H3PO4)水溶液的磷酸汲出过程作为该移除工序。这是因为氮化物膜被用作为第一硬掩蔽膜140。第一硬掩蔽膜140的移除工序包括通过将半导体衬底汲出到磷酸水溶液中以移除残存的第一硬掩蔽膜140。此时，该汲出类型可随工艺条件有多种选择。本实施例中，因为使用BOE的氧化膜移除工序是在移除工序前执行的。氮化物膜可完全地曝露于磷酸水溶液。
参考图3C与3D，在整个结构上形成一第二导电膜160与一第二硬掩蔽膜170。在第二硬掩蔽膜170被图案化后，以已图案化的第二硬掩蔽膜170作为蚀刻掩模蚀刻第二导电膜160。执行一使用BOE的蚀刻工序以移除第二硬掩蔽膜170上的氧化膜172。然后执行一第二硬掩蔽膜170移除工序移除残存的第二硬掩蔽膜170。一具有第一导电膜130与第二导电膜160的浮置栅极180由此完成。
优选地，在淀积第二导电膜160前，执行一预定清洗工序以移除在底下的第一导电膜130上的自然氧化膜与杂质。这是为了解决由于界面的杂质所生的问题，因为依据本发明的浮置栅极具有二层如第一导电膜130与第二导电膜160。此外，可用多晶硅膜作为第二导电膜160，可用氮化物膜作为第二硬掩蔽膜170。在本发明中，使用硬掩蔽膜图案化底下的导电膜的原因是为了保护下面的结构。此外，这是因为仅使用光刻胶膜形成具有高台阶的微小图案很困难，因为器件的设计规则减少了。
在第二硬掩蔽膜170上涂覆光刻胶膜之后，通过光刻工序形成一用于浮置栅极的光刻胶膜图案(未示出)。使用光刻胶膜图案做为蚀刻掩模蚀刻第二硬掩蔽膜170。接着通过一既定移除工序移除光刻胶膜图案。
使用第二硬掩蔽膜170作为蚀刻掩模执行一等离子体干法蚀刻工序以蚀刻第二导电膜160。由此完成具有第一与第二导电膜130与160的浮置闸180。因为等离子体干法蚀刻工序是在高温下进行的，会在第二硬掩蔽膜170上形成一有害的天然氧化膜。因此，如上所述，优选地，通过使用BOE执行蚀刻工序移除残存在第二硬掩蔽膜170上的氧化膜172，其中HF与NH4F组成比例与蚀刻温度被最佳化，且接着通过执行第二硬掩蔽膜170移除工序移除残存在第二导电膜160上的第二硬掩蔽膜170。
在整个结构上形成一介电膜(未示出)、一用于控制栅极的第三导电膜(未示出)、一金属膜(未示出)与一栅极图案化膜(未示出)。接着执行一图案化过程以蚀刻栅极图案化膜、金属膜、第三导电膜与介电膜，由此形成一控制栅极(未示出)。接着隔离浮置栅极180。由此形成一闪速器件的栅极，该器件包括浮置栅极180与控制栅极。此时，优选地，使用一具有ONO结构的介电膜作为介电膜。同样优选地，使用与第一与第二导电膜30与60同种的多晶硅膜作为第三导电膜。此外，优选地用一硅化钨膜或一钨膜作为金属膜。可使用一系列氮化物膜的材料膜作为栅极图案化膜。
其后，可执行一预定离子注入工序以形成一源极/漏极(未示出)。此外，可执行一栅极侧壁氧化工序以补偿由于栅极蚀刻造成的损伤。
如上所述，依据本发明，使用一系列氮化物膜的硬掩蔽膜作为蚀刻掩模形成了一微小图案。
此外，在执行硬掩蔽膜移除工序前，增加了使用氧化膜蚀刻剂执行既定蚀刻工序的步骤。因此有可能通过移除氮化物膜上的异常氧化膜而有效地移除硬掩蔽膜。
此外，可以使用其中HF与NH4F组成比例与蚀刻温度被最佳化的BOE作为一氧化膜蚀刻剂有效地避免在硬掩蔽膜底下的图案产生孔隙。
Claims (7)
1.一种制造半导体器件的方法，其包括步骤：
在一图案膜上形成一系列氮化物膜的硬掩蔽膜，其可容易地与氧化膜蚀刻剂起化学反应；
图案化所述硬掩蔽膜且接着使用已图案化的硬掩蔽膜作为蚀刻掩模执行一蚀刻工序以蚀刻图案膜；
使用HF与NH4F所混合的一BOE溶液执行一蚀刻工序以移除形成在硬掩蔽膜上的自然氧化膜，其中避免了在硬掩蔽膜之下的图案膜的一部分中形成孔隙；和
执行一磷酸汲出过程以移除所述硬掩蔽膜。
2.如权利要求1所述的方法，其中使用多晶硅膜或氧化膜作为图案膜。
3.如权利要求1所述的方法，其中使用HF与NH4F所混合的BOE溶液的蚀刻工序是在BOE溶液的温度为15至26℃时在HF与NH4F的组分比例为1∶7至1∶10的条件下执行的。
4.一种制造半导体器件的方法，其包括步骤：
在一半导体衬底上淀积一隧道氧化膜、一第一导电膜与一第一硬掩蔽膜；
使用一隔离掩模图案化所述第一硬掩蔽膜且接着使用已图案化的第一硬掩蔽膜作为一蚀刻掩模蚀刻第一导电膜、隧道氧化膜与半导体衬底以形成一用于隔离的沟槽；
使用氧化膜掩埋所述沟槽且接着使用第一硬掩蔽膜作为一停止膜执行一抛光过程以形成一隔离膜；
使用HF与NH4F所混合的BOE溶液执行一蚀刻工序以移除残留在第一硬掩蔽膜上的氧化膜，其中避免了在硬掩蔽膜之下的图案膜的一部分中形成孔隙；
执行一第一硬掩蔽膜移除工序以移除残余的第一硬掩蔽膜；
在所述整个结构上形成一第二导电膜与一第二硬掩蔽膜；
图案化所述第二硬掩蔽膜且接着使用已图案化的第二硬掩蔽膜作为一蚀刻掩模蚀刻第二导电膜；
使用HF与NH4F所混合的BOE溶液执行一蚀刻工序以移除形成在第二硬掩蔽膜上的氧化膜，其中通过控制BOE溶液内NH4F的比例与提高BOE溶液的温度执行所述蚀刻工序；
执行一第二硬掩蔽膜移除工序以移除残余的第二硬掩蔽膜，由此形成由第一与第二导电膜组成的一浮置栅极。
5.如权利要求4所述的方法，其中使用HF与NH4F所混合的BOE溶液的蚀刻工序是在BOE溶液的温度为15至26℃时在HF与NH4F的组分比例为1∶7至1∶10的条件下执行的。
6.如权利要求4所述的方法，其进一步包括步骤：在形成用以隔离的沟槽的步骤后，执行一离子注入工序以形成一离子层以避免漏电流经过沟槽的侧壁。
7.如权利要求4所述的方法，其中所述第一与第二导电膜使用多晶硅膜形成，且第一与第二硬掩蔽膜使用氮化物膜形成。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040019479A KR100559040B1 (ko) | 2004-03-22 | 2004-03-22 | 반도체 소자의 제조 방법 |
| KR0019479/2004 | 2004-03-22 | ||
| KR0019479/04 | 2004-03-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1674236A true CN1674236A (zh) | 2005-09-28 |
| CN100359643C CN100359643C (zh) | 2008-01-02 |
Family
ID=34986921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100038705A Expired - Fee Related CN100359643C (zh) | 2004-03-22 | 2005-01-19 | 制造半导体器件的方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7192883B2 (zh) |
| JP (1) | JP2005277384A (zh) |
| KR (1) | KR100559040B1 (zh) |
| CN (1) | CN100359643C (zh) |
| TW (1) | TWI267914B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101501741B1 (ko) * | 2009-01-05 | 2015-03-11 | 삼성전자주식회사 | 비 휘발성 메모리 소자 및 그의 형성방법 |
| WO2016203106A1 (en) * | 2015-06-15 | 2016-12-22 | Teknologian Tutkimuskeskus Vtt Oy | Mems capacitive pressure sensor and manufacturing method |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4122215A (en) * | 1976-12-27 | 1978-10-24 | Bell Telephone Laboratories, Incorporated | Electroless deposition of nickel on a masked aluminum surface |
| US4269654A (en) * | 1977-11-18 | 1981-05-26 | Rca Corporation | Silicon nitride and silicon oxide etchant |
| JPH01124220A (ja) * | 1987-11-09 | 1989-05-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4853344A (en) * | 1988-08-12 | 1989-08-01 | Advanced Micro Devices, Inc. | Method of integrated circuit isolation oxidizing walls of isolation slot, growing expitaxial layer over isolation slot, and oxidizing epitaxial layer over isolation slot |
| KR970022581A (ko) * | 1995-10-25 | 1997-05-30 | 김광호 | 웨이퍼상에 형성된 질화막의 제거방법과 이에 사용되는 습식식각장치 |
| JPH11135490A (ja) * | 1997-10-24 | 1999-05-21 | Texas Instr Japan Ltd | エッチング液及びそのエッチング液を用いた半導体装置の製造方法 |
| TW452869B (en) * | 1998-12-17 | 2001-09-01 | Hyundai Electronics Ind | Method of forming gate electrode in semiconductor device |
| JP2001176839A (ja) * | 1999-12-20 | 2001-06-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100338783B1 (en) * | 2000-10-28 | 2002-06-01 | Samsung Electronics Co Ltd | Semiconductor device having expanded effective width of active region and fabricating method thereof |
| KR100753122B1 (ko) * | 2002-06-29 | 2007-08-29 | 주식회사 하이닉스반도체 | 반도체 장치의 캐패시터 제조방법 |
| KR100827511B1 (ko) | 2002-06-29 | 2008-05-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100537277B1 (ko) * | 2002-11-27 | 2005-12-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100476705B1 (ko) * | 2003-05-29 | 2005-03-16 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 고전압 트랜지스터 제조방법 |
-
2004
- 2004-03-22 KR KR1020040019479A patent/KR100559040B1/ko not_active IP Right Cessation
- 2004-12-13 TW TW093138588A patent/TWI267914B/zh not_active IP Right Cessation
- 2004-12-13 US US11/009,712 patent/US7192883B2/en not_active Expired - Fee Related
- 2004-12-22 JP JP2004370805A patent/JP2005277384A/ja active Pending
-
2005
- 2005-01-19 CN CNB2005100038705A patent/CN100359643C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN100359643C (zh) | 2008-01-02 |
| KR20050094296A (ko) | 2005-09-27 |
| KR100559040B1 (ko) | 2006-03-10 |
| JP2005277384A (ja) | 2005-10-06 |
| TW200532791A (en) | 2005-10-01 |
| US7192883B2 (en) | 2007-03-20 |
| TWI267914B (en) | 2006-12-01 |
| US20050208771A1 (en) | 2005-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1217404C (zh) | 制造闪存单元的方法 | |
| CN1534758A (zh) | 半导体器件的制造方法 | |
| CN1758428A (zh) | 在快闪存储器件内形成壁氧化物层与隔离层的方法 | |
| TWI249816B (en) | Method for forming floating gate in flash memory device | |
| CN1722410A (zh) | 快闪存储器件的制造方法 | |
| JP2003197787A (ja) | フラッシュメモリセル及びその製造方法 | |
| JP2006196843A (ja) | 半導体装置およびその製造方法 | |
| CN1725470A (zh) | 制造快闪存储器元件的方法 | |
| CN1145208C (zh) | 半导体装置的制造方法和半导体装置 | |
| JP2004214621A (ja) | フラッシュメモリ素子の製造方法 | |
| CN1750235A (zh) | 非易失性存储装置中形成栅电极的方法 | |
| TW200411815A (en) | Method of forming an isolation layer in a semiconductor devices | |
| CN1697154A (zh) | 具有沟道隔离的半导体器件的制造方法 | |
| KR100520681B1 (ko) | 플래시 메모리 소자의 플로팅 게이트 형성방법 | |
| US20050106813A1 (en) | Method of manufacturing flash memory device | |
| CN100350589C (zh) | 由清洗形成圆滑边角的浅沟渠隔离方法 | |
| JP2008177277A (ja) | フラッシュメモリ及びフラッシュメモリの製造方法 | |
| CN1674236A (zh) | 制造半导体器件的方法 | |
| CN1577793A (zh) | 具有沟槽形式的装置隔离层的半导体装置的制造方法 | |
| CN1885510A (zh) | 制造闪存器件的电介质膜的方法 | |
| KR100533772B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20050057792A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| US7521320B2 (en) | Flash memory device and method of manufacturing the same | |
| CN1193420C (zh) | 具有理想栅极轮廓的半导体器件及其制造方法 | |
| KR20080099986A (ko) | 플래시 메모리 소자의 소자 분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080102 Termination date: 20140119 |