KR100827511B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트라인(Bit line) 콘택 형성 공정에 있어서, 비트라인용 콘택홀 내벽에 산화막 식각액에 저항이 강한 실리콘 질화막 스페이서(Spacer)를 형성한 후, 콘택 세정 공정을 진행함으로써, 상기 콘택 세정 공정으로 상기 비트라인용 콘택홀 하부의 자연 산화막을 제거할 경우 상기 실리콘 질화막 스페이서의 베리어(Barrier) 역할로 상기 비트라인용 콘택홀의 지름 증가를 억제하여 센스앰프(Sense amp.) 브릿지(Bridge) 발생을 방지하고, 상기 비트라인 콘택 저항의 증가를 방지함으로 소자의 특성, 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체 소자의 제조 방법{Method for manufacturing a semiconductor device}
도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 종래의 센스앰프 브릿지를 나타낸 사진도.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11,31 : 반도체 기판 13,33 : 층간 산화막
15,35 : 비트라인 콘택홀 17,39 : 베리어 금속층
19,41 : 텅스텐층 21,43 : 질화막
23,45 : SiON 층 37 : 질화막 스페이서
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비트라인(Bit line) 콘택 형성 공정에 있어서, 비트라인용 콘택홀 내벽에 산화막 식각액에 저항 이 강한 실리콘 질화막 스페이서(Spacer)를 형성한 후, 콘택 세정 공정을 진행하여 소자의 특성, 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
소자의 집적도 향상과 고속화의 필요성 때문에, 반도체 소자에서 전기적 신화의 입출력 통로인 비트라인은 다결정 실리콘과 텅스텐 실리사이드를 재료로 하는 폴리사이드 구조로부터 텅스텐만을 사용하는 구조로 형성되고 있다.
도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이고, 도 2는 종래의 센스앰프 브릿지를 나타낸 사진도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 층간 산화막(13)을 형성한다.
그리고, 비트라인 콘택용 마스크를 사용한 사진식각 공정으로 상기 층간 산화막(13)을 식각하여 비트라인 콘택홀(15)을 형성하고, 제 1 세정 공정을 진행한다.
이어, 상기 비트라인 콘택홀(15) 바닥부위에 존재하는 자연 산화막 제거 공정인 제 2 세정 공정을 진행한다.
여기서, 상기 제 1, 제 2 세정 공정은 SiO2층을 용해시키는 산화막 식각용액이 포함된 세정액을 사용하는 습식 방식으로 진행되기 때문에 상기 층간 산화막(13)도 식각되어, 상기 제 1, 제 2 세정 공정 후 상기 비트라인 콘택홀(15)의 지름은 커지게 되고 그 크기는 세정 공정 시간에 의해 결정된다.
도 1b를 참조하면, 상기 비트라인 콘택홀(15)을 포함한 층간 절연막(13) 상 에 베리어 금속층(17), 텅스텐층(19), 하드 마스크층인 질화막(21) 및 반사방지막인 SiON층(23)을 순차적으로 형성한다.
이후 후속 공정으로서, 비트라인용 마스크를 사용한 사진식각 공정으로 상기 SiON층(23), 질화막(21), 텅스텐층(19) 및 베리어 금속층(17)을 식각하여 비트라인을 형성한다.
여기서, 상기 텅스텐층(19)의 갭필 특성이 좋지 않고, 상기 비트라인 콘택홀(15)의 지름이 커져 상기 비트라인 콘택홀(15) 중심에 심(Seam) 현상(S)이 발생된다.
상기 심 현상(S)의 발생으로 후속 공정에서 비트라인 형성을 위한 노광 공정 시 빛의 난반사가 발생되어 비정상적인 비트라인이 형성된다.
특히, 도 2에서와 같이, 주변부의 센스 앰프 영역에 비정상적인 비트라인이 형성되는 현상을 센스앰프 브릿지(A)라고 한다.
그러나 종래의 반도체 소자의 제조 방법은 비트라인 콘택 형성 공정에 있어서, 센스 앰프 브릿지 발생을 감소시키기 위해 콘택 세정 공정 시간을 줄여 콘택 지름의 증가를 억제하기 때문에 상기 콘택 세정 공정 시간이 짧아 상기 비트라인 콘택 하부의 자연 산화막 제거가 충분하지 못하여 상기 비트라인 콘택 저항이 증가됨으로 소자의 전기적 특성 열화를 초래하는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 비트라인 콘택 형성 공정에 있어서, 비트라인용 콘택홀 내벽에 산화막 식각액에 저항이 강한 실리콘 질화막 스페이서를 형성한 후, 콘택 세정 공정을 진행함으로써, 상기 콘택 세정 공정으로 상기 비트라인용 콘택홀 하부의 자연 산화막을 제거할 경우 상기 비트라인용 콘택홀의 지름 증가를 억제하는 소자의 특성, 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명은,
기판 상에 비트라인용 콘택홀이 구비된 층간 산화막을 형성하는 단계와,
상기 비트라인용 콘택홀 내벽에 질화막 스페이서를 형성하는 단계와,
세정 공정으로 상기 비트라인용 콘택홀 바닥부위의 자연 산화막을 제거하는 단계와,
상기 질화막 스페이서를 제거하는 단계와,
상기 비트라인용 콘택홀과 층간 산화막 상에 도전층을 형성하는 단계와,
비트라인용 마스크를 사용한 사진식각 공정으로 상기 도전층을 식각하여 비트라인을 형성하는 단계를 포함한 반도체 소자의 제조 방법을 제공하는 것과,
상기 세정 공정은 SPM 용액, NH4F : HF 비가 200 : 1 ∼ 400 : 1의 BOE 및 APM 용액을 사용하고 상기 BOE 딥(Dip) 시간은 10 ∼ 80초로 진행하는 것과,
상기 질화막 스페이서는 0.1 ∼ 2.0Torr의 증착 압력과 700 ∼ 1000℃의 증착 온도하에 50 ∼ 200Å 두께의 실리콘 질화막을 형성한 다음, 에치백하여 형성하는 것과,
상기 질화막 스페이서를 80 ∼ 100℃로 가열된 인산(H3PO4) 수용액을 사용하며 딥(Dip) 시간은 30 ∼ 300초로 진행하여 제거하는 것을 특징으로 한다.
본 발명의 원리는 비트라인 콘택 형성 공정에 있어서, 비트라인용 콘택홀 내벽에 산화막 식각액에 저항이 강한 실리콘 질화막 스페이서를 형성한 후, 콘택 세정 공정을 진행함으로써, 상기 콘택 세정 공정으로 상기 비트라인용 콘택홀 하부의 자연 산화막을 제거할 경우 상기 실리콘 질화막 스페이서의 베리어 역할로 상기 비트라인용 콘택홀의 지름 증가를 억제하여 센스앰프(Sense amp.) 브릿지(Bridge) 발생을 방지하고, 상기 자연 산화막의 잔재로 발생되는 상기 비트라인 콘택 저항의 증가를 방지하기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(31) 상에 층간 절연막(33)을 형성한다.
그리고, 비트라인 콘택용 마스크를 사용한 사진식각 공정으로 상기 층간 절연막(33)을 식각하여 비트라인 콘택홀(35)을 형성하고, 제 1 세정 공정을 진행한다. 이때, 상기 제 1 세정 공정은 사진식각 공정 시 사용된 감광막 찌꺼기를 제거하기 위한 SPM(Sulfuric acid hydrogen peroxide method) 용액, NH4F : HF 비가 200 : 1 ∼ 400 : 1의 BOE(Buffered Oxide Etcher) 및 APM(Ammonium hydroxide Sulfuric acid hydrogen peroxide method) 용액을 사용하여 진행한다.
도 3b를 참조하면, 이어, 상기 비트라인 콘택홀(35)을 포함한 층간 절연막(33) 상에 0.1 ∼ 2.0Torr의 증착 압력과 700 ∼ 1000℃의 증착 온도하에 50 ∼ 200Å 두께의 실리콘 질화막을 형성한 다음, 에치백(Etch-back)하여 상기 비트라인 콘택홀(35) 내벽에 실리콘 질화막 스페이서(37)를 형성한다.
이어, 상기 비트라인 콘택홀(35) 바닥부위에 존재하는 자연 산화막 제거 공정인 제 2 세정 공정을 진행한다. 이때, 상기 제 2 세정 공정은 SPM 용액, NH4F : HF 비가 200 : 1 ∼ 400 : 1의 BOE 및 APM 용액을 사용하고 상기 BOE 딥(Dip) 시간은 10 ∼ 80초로 한다.
도 3c를 참조하면, 상기 실리콘 질화막 스페이서(37)를 제거한다. 이때, 80 ∼ 100℃로 가열된 인산(H3PO4) 수용액을 사용하며 딥(Dip) 시간은 30 ∼ 300초로 한다.
그리고, 상기 비트라인 콘택홀(35)을 포함한 층간 절연막(33) 상에 베리어 금속층(39), 텅스텐층(41), 하드 마스크층인 질화막(43) 및 반사방지막인 SiON층(45)을 순차적으로 형성한다.
이후 후속 공정으로서, 비트라인용 마스크를 사용한 사진식각 공정으로 상기 SiON층(45), 질화막(43), 텅스텐층(41) 및 베리어 금속층(39)을 식각하여 비트라인을 형성한다.
본 발명의 반도체 소자의 제조 방법은 비트라인 콘택 형성 공정에 있어서, 비트라인용 콘택홀 내벽에 산화막 식각액에 저항이 강한 실리콘 질화막 스페이서를 형성한 후, 콘택 세정 공정을 진행함으로써, 상기 콘택 세정 공정으로 상기 비트라인용 콘택홀 하부의 자연 산화막을 제거할 경우 상기 실리콘 질화막 스페이서의 베리어 역할로 상기 비트라인용 콘택홀의 지름 증가를 억제하여 센스앰프 브릿지 발생을 방지하고, 상기 비트라인 콘택 저항의 증가를 방지함으로 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (4)

  1. 기판 상에 비트라인용 콘택홀이 구비된 층간 산화막을 형성하는 단계와,
    상기 비트라인용 콘택홀 내벽에 질화막 스페이서를 형성하는 단계와,
    세정 공정으로 상기 비트라인용 콘택홀 바닥부위의 자연 산화막을 제거하는 단계와,
    상기 질화막 스페이서를 제거하는 단계와,
    상기 비트라인용 콘택홀과 층간 산화막 상에 도전층을 형성하는 단계와,
    비트라인용 마스크를 사용한 사진식각 공정으로 상기 도전층을 식각하여 비트라인을 형성하는 단계를 포함한 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 세정 공정은 SPM 용액, NH4F : HF 비가 200 : 1 ∼ 400 : 1의 BOE 및 APM 용액을 사용하고 상기 BOE 딥(Dip) 시간은 10 ∼ 80초로 진행함을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 질화막 스페이서는 0.1 ∼ 2.0Torr의 증착 압력과 700 ∼ 1000℃의 증착 온도하에 50 ∼ 200Å 두께의 실리콘 질화막을 형성한 다음, 에치백하여 형성함 을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 질화막 스페이서를 80 ∼ 100℃로 가열된 인산(H3PO4) 수용액을 사용하며 딥(Dip) 시간은 30 ∼ 300초로 진행하여 제거함을 특징으로 하는 반도체 소자의 제조 방법.
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