CN1494127A - 半导体装置及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 238000000034 method Methods 0.000 title claims description 44
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 37
- 239000001301 oxygen Substances 0.000 claims abstract description 37
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 33
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims description 30
- 230000000630 rising effect Effects 0.000 claims description 25
- 239000002023 wood Substances 0.000 claims description 24
- 230000003647 oxidation Effects 0.000 claims description 18
- 238000007254 oxidation reaction Methods 0.000 claims description 18
- 238000000576 coating method Methods 0.000 claims description 2
- 230000005764 inhibitory process Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 40
- 238000002955 isolation Methods 0.000 abstract description 8
- 239000012466 permeate Substances 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 150000002926 oxygen Chemical class 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
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Abstract
本发明提供一种可以降低由于结晶缺陷而引起的漏电流的半导体装置及其制造方法。该半导体装置具有在半导体基板(11)的元件形成区域(Re)上设置的MISFET和包围元件形成区域(Re)侧面的沟槽元件分离部(13)，从沟槽元件分离部(13)的上方一直延伸到元件形成区域(Re)中沟槽元件分离部(13)相邻部分的上面，设置氧气通过抑制膜(23)。氧气通过抑制膜(23)由氧气难以穿过的氮化硅等构成。由此，半导体基板(11)的元件形成区域(Re)的上缘部就不容易被氧化，因而可以使该上缘部的体积膨胀得到抑制，降低应力。
Description
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及具有沟槽的元件分离结构的半导体装置及其制造方法。
背景技术
作为将半导体基板上的元件之间进行电分离的方法之一，有一种沟槽元件分离法。所谓沟槽元件分离法是在元件与元件之间的区域上挖出适当深度的沟槽，通过在其中埋设绝缘体，使元件之间相互分离(例如，参照专利文献1)的方法。
下面就以往的半导体装置中的沟槽元件分离结构的制造方法参照图5(a)-(f)加以说明。图5(a)-(f)是表示以往半导体装置沟槽元件分离结构的制造工序的剖面图。
首先，在图5(a)所示的工序中，将半导体基板51的表面氧化后形成热氧化膜52。然后用化学汽相淀积法(CVD)法，通过在热氧化膜52上堆积半导体氮化物而形成氮化膜53。
然后，在如图5(b)所示的工序中，利用光刻技术，在氮化膜53上形成在元件分离区域具有开口的掩模54。其后，利用掩模54进行各向异性蚀刻，穿透氮化膜53及热氧化膜52，在半导体基板51上刻出所要求的深度，形成沟槽55。
然后，在如图5(c)所示的工序中，将掩模54去掉后用热氧化法在沟槽55内露出的半导体基板51的表面形成第1氧化膜56。
然后，在如图5(d)所示的工序中，用高密度等离子CVD法等方法将基板的沟槽55掩埋，形成第2氧化膜57。
然后，在如图5(e)所示的工序中，用CMP等方法使第2氧化膜平坦化。第2氧化膜57的平坦化一直做到露出氮化膜53为止。
然后，在如图5(f)所示的工序中，通过蚀刻有选择地除去氮化膜53和热氧化膜52，由此，形成在沟槽55处被第1氧化膜56及第2氧化膜57所掩埋的沟槽元件分离部58。此外，在清除热氧化膜52时，第2氧化膜57的上部也同样被清除。特别是由于在第2氧化膜57中的上缘部容易被除去，所以形成了阶差部59。
[专利文献1]
特开平11-26571号公报
然而，具有所述沟槽元件分离结构的以往的半导体装置会产生以下的问题。
以往的半导体装置，是在沟槽元件分离部58形成后，还需要经过为了形成栅极绝缘膜的热氧化工序及杂质离子注入后的热扩散等热处理工序等而形成。在这样的工序中，在半导体基板中与沟槽元件分离结构的上端部相接的部分也逐渐被氧化。
图6是表示在以往的半导体装置中，为了形成栅极绝缘膜而在半导体基板的上部进行热氧化的工序的剖面图。如图6所示，在半导体基板51的元件形成区域的上端部，由于不仅从上部而且从沟槽元件分离部处58的方向也有氧气供给，从而形成了过剩氧化区域61。由于当形成过剩氧化区域61后，该部分的体积就会膨胀而产生应力，因此在半导体基板上容易产生结晶的缺陷。因此，通过结晶缺陷很容易产生泄漏电流，从而将会导致元件分离效果的降低。
另外，当在半导体基板51的元件形成区域内所形成的元件为N型MISFET时，由于受到过剩氧化区域应力的影响使电子的迁移率降低，因而产生晶体管驱动力降低的问题。
发明内容
鉴于以上的问题，本发明的目的就是提供一种通过抑制从沟槽元件分离部波及到元件形成区域的应力，降低由于结晶缺陷带来的漏电流的半导体装置及其制造方法。
另外，本发明的目的是，通过在N型MISFET中防止驱动力的降低，而提供一种高可靠性、高性能的半导体装置。
本发明的半导体装置，包括具有元件形成区域的半导体层、在所述半导体层上面包围所述元件形成区域的沟槽元件分离部，至少覆盖在所述沟槽元件分离部与所述元件形成区域的边界的，在所述沟槽元件分离部与所述元件形成区域上跨越设置的具有抑制氧气通过的性质的覆膜。
由此，半导体层的元件形成区域的上缘部就不容易被氧化，所述上缘部的体积就不容易膨胀。因而可以抑制应力的发生，抑制泄漏电流的产生。
所述覆膜通过与所述半导体层直接接触，在半导体装置制造过程中抑制半导体层上缘部的氧化。
所述半导体层的所述元件形成区域内设置的源·漏区域及在所述半导体层的所述元件形成区域上，用热氧化处理形成栅极绝缘膜以及当所述栅极绝缘膜上面进一步设置有栅极电极时，即使为了形成栅极绝缘膜进行半导体层的热氧化，也可以抑制元件形成区域上缘部的氧化。
当所述元件为N型MISFET时，由于抑制了应力的产生、提高了电子的移动率，因而可以提高其驱动力。
所述覆膜最好用硅形成。
所述覆膜覆盖所述沟槽元件分离部的上缘部，可以延伸到与所述半导体层相邻的2个所述元件形成区域的上缘部。
所述沟槽元件分离部的上缘部设有阶差，所述覆膜可以延伸到从所述阶差的底面到所述元件形成区域的上缘部，因而可以使基板表面趋于平坦。
本发明的第一半导体装置的制造方法，包括在半导体层面上围绕元件形成区域的沟槽元件分离部的形成工序(a)及，覆盖从所述半导体层面上一直延伸到所述沟槽元件分离部的上缘部，形成具有抑制氧气通过的性质的覆膜(b)及，清除所述覆膜的一部分，至少使其覆盖所述沟槽元件分离部与所述半导体层的所述元件形成区域的边界，从所述沟槽元件分离部一直延伸到所述元件形成区域上的覆膜形成工序(c)。
由此，在工序(c)以后，半导体层的元件形成区域的上缘部就难以氧化，所述上缘部的体积就难以膨胀。由此可以抑制应力的产生，因而能够制造出不容易产生电流泄漏的半导体装置。
在所述工序(c)之后，进一步包括在所述半导体装置的所述元件形成区域的上部进行热氧化处理形成了栅极绝缘膜工序(d)及，在所述栅极上形成栅极电极的工序(e)及，作为所述栅极电极掩模，所述元件形成区域内的源·漏区域的形成工序(f)的情况下，工序(e)由于被元件形成区域的上缘部的部分覆膜所覆盖，因而可以抑制所述上缘部分被氧化。
在所述工序(b)，所述覆膜最好用硅氮化物形成。
本发明的第二半导体装置的制造方法，包括在半导体层面上围绕元件形成区域的沟槽元件分离部的形成工序(a)、形成具有露出所述沟槽元件分离部及在所述元件形成区域内的接近所述沟槽元件分离部的区域的有开口的掩模工序(b)、在所述掩模上，覆盖所述开口部的侧面及底面，形成具有抑制氧气通过的性质的覆膜工序(c)、通过清除所述掩模的上部与所述覆膜的上部，覆盖所述沟槽元件及所述半导体层的所述元件形成区域的边界上，形成从所述沟槽元件分离部延伸到所述元件形成区域上的部分覆膜形成工序(d)及，清除残留的所述掩模工序(e)。
由此，在所述工序(d)之后，半导体层的元件形成区域的上缘部就难以被氧化，所述上缘部区域就不容易膨胀。因而，可以抑制应力的产生，从而能够制造出不容易产生电流泄漏的半导体装置。
在所述工序(e)之后，进一步包括通过对所述半导体层的所述元件形成区域的上部进行热氧化处理，形成栅极绝缘膜工序(f)及，在所述栅极绝缘膜上形成栅极电极的工序(g)及，将所述栅极电极作为掩模，形成所述元件形成区域内源·漏区域的工序(h)的情况下，在工序(g)中由于被元件形成区域的上缘部的部分覆膜所覆盖，因而可以抑制所述上缘部分被氧化。
在所述工序(a)中，在所述沟槽元件分离部的上缘部上形成阶差，在所述工序(d)中，通过形成从所述元件阶差的底面延伸到所述元件形成区域上的所述覆膜，可以使基板进一步平坦化。
在所述工序(c)，所述覆膜最好用硅形成。
附图说明
图1是表示实施例1的半导体装置结构的剖面图。
图2的(a)～(d)是表示在实施例1半导体装置的第一制造工序中的，氧气通过抑制膜23的制造工序的剖面图。
图3的(a)～(e)是表示在实施例1的第二制造工序中抑制氧气通过用膜23的制造工序的剖面图。
图4是表示实施例2的半导体装置结构的剖面图。
图5的(a)～(f)是表示以往半导体装置沟槽分离部结构的剖面图。
图6是表示在以往的半导体装置中为了形成栅极绝缘膜在半导体基板的上部进行热氧化处理的剖面图。
图中：11-半导体基板，13-沟槽元件分离部，14-高浓度杂质扩散层，15-低浓度杂质扩散层，16-源漏·区域，17-栅极绝缘膜，18-栅极电极，19-侧壁，20-第一氧化膜，21-第二氧化膜，22-阶差部，23-氧气通过抑制膜，23a-硅氮化膜，24-保护膜，30-开口部，31-保护膜，41-氧气通过抑制膜
具体实施方式
以下参照附图对本发明的实施例进行说明。
实施例1
本实施例的半导体装置的特征为从沟槽元件分离部到位于元件形成区域内的沟槽元件分离部的周围区域的上面，利用抑制氧气供给的抑制氧气通过膜覆盖。以下针对本实施例的半导体装置的结构参照图1进行说明。图1为表示第一项实施形态的半导体装置结构的剖面图。
如图1所示，本实施例的半导体装置是由设置在半导体基板11的元件形成区域Re的MISFET及，包围元件形成区域Re侧面的沟槽元件分离部13构成。
MISFET是由高浓度杂质扩散层14与低浓度杂质扩散层15构成的N型源漏·区域16、设置在半导体基板11中夹在源漏·区域16之间的区域上部的由厚度为2nm的氧化硅膜构成的栅极绝缘膜17、设置在栅极绝缘膜17上部的由厚度为150nm的聚酯硅形成的栅极电极18及设置在栅极电极18侧面上的由宽度为60nm的氧化硅膜形成的绝缘性侧壁19构成。
沟槽元件分离部13，是由覆盖沟槽内表面的第一层氧化膜20及夹在第1氧化膜之间并填埋沟槽的第2氧化膜构成。另外，在沟槽元件分离部13的上缘部形成有阶差部22。阶差部22是在沟槽分离部13形成时形成的。
而且，从沟槽元件分离部13的上方，到接近半导体基板11的元件形成区域Re内的沟槽元件分离部13部分的上方设置厚度为80nm的氧气通过抑制膜23。氧气通过抑制膜23将沟槽元件分离部13上方覆盖，从沟槽元件分离部13的上部向元件形成区域Re上延伸约40nm左右的长度。
氧气通过抑制膜23，在制造工序上，是以防止在半导体基板11的元件形成区域Re的上缘部发生过剩氧化为目的而设置的。作为氧气通过抑制膜23，最好采用非导电性物质的氧气不容易穿过的材料，例如氮化硅就很合适。
另外，侧壁19也可以由氧化硅膜与氮化硅膜的堆积层构成。
下面，对本实施例的半导体装置的制造方法进行说明。该制造方法有两种。首先参照图2(a)-(d)说明第1中制造方法。图2(a)-(d)是表示在实施例1的半导体装置的第一种制造工序中的氧气通过抑制膜23的制造工序的剖面图。在此，省略了MISFET等的图示。
首先，在图2(a)表示的工序中，采用与背景技术章节中讲述的方法相同的方法，在半导体基板11上形成由第1氧化膜20及第2氧化膜21构成的沟槽分离部13。此时，在沟槽元件分离部的上缘部形成阶差部22。
然后，在图2(b)所示的工序中，在基板上，堆积覆盖沟槽元件分离部13的氮化硅膜23a。
然后，在图2(c)所示的工序中，利用光刻技术及蚀刻技术，从沟槽元件分离部13上方延伸到在其侧面位置的半导体基板11的上面的一部分上，形成由CVD氧化膜构成的保护膜24。而且，以保护膜24为掩模，通过用热磷酸对氮化硅进行蚀刻，形成氧气通过抑制膜23。
只要使该氧气通过抑制膜23，将沟槽元件分离部13完全覆盖，达到不露出第1氧化膜20及第2氧化膜21的程度，重叠覆盖在半导体基板11上即可。
另外，保护膜24也可以是氮化硅膜23a(氧气通过抑制膜23)及可以对半导体基板11进行选择蚀刻的BPSG膜等。
然后，在图(d)所示的工序中，将保护膜24除去。其后，在半导体基板11的元件形成区域Re内形成MISFET等元件。
然后，对实施例1的半导体装置的第二种制造方法参照图3(a)-(e)进行说明。图3(a)-(e)是表示在实施例1的第二种制造工序中的氧气通过抑制膜23的制造工序的剖面图。
首先，在图3(a)所示的工序中，采用与背景技术章节中讲述的方法相同的方法。在半导体基板11上形成由第1氧化膜20及第2氧化膜21构成的沟槽分离部13。
然后，在如图3(a)所示的工序中，利用光刻技术及蚀刻技术，在有开口部30用BPSG膜形成保护膜31。开口部30将沟槽元件分离部13及半导体基板11内沟槽元件分离部13的边界附近区域上方露出。另外，保护膜31只要采用填埋沟槽元件分离部13的材料及可以对半导体基板进行可选择性蚀刻的膜就可以。
然后，在图3(c)所示的工序中，堆积覆盖开口部30内表面的，并一直延伸到保护膜31上的堆积氮化硅膜23a。
然后，在图3(d)所示的工序中，用CMP等使基板表面平坦化。该平坦化的进行至少要达到氮化硅膜23a内沟槽元件分离部13上的位置部分。由此，就形成了覆盖从沟槽元件分离部13的上部到半导体基板11内的沟槽分离部13的侧面附近的上方的氧气通过抑制膜23。
然后，在图3(e)所示的工序中，将残留的保护膜31清除。然后，在半导体基板11内的元件形成区域Re上形成MISFET等元件。
本实施例在形成氧气通过抑制膜23后，为了形成栅极绝缘膜17(如图1所示)进行氧化及扩散杂质的热处理等。为此，元件形成区域Re内沟槽元件分离部13与其边界部分氧气就不容易到达。所以，能够抑制体积膨胀进而也能抑制应力的产生。因此，半导体基板就不容易产生结晶的缺陷，避免了电流泄漏的发生。
另外，在半导体基板11的元件形成区域Re形成N型MISFET时，通过降低影响元件形成区域Re的应力，从而提高了电子的移动能力，提高了元件的驱动力。
实施例2
本实施例，对利用氧气通过抑制膜，不是将沟槽元件分离部的上部全部覆盖，而只是将沟槽元件分离部与元件分离部形成区域的边界部分覆盖的情况进行说明。
图4为表示实施例2的半导体装置结构的剖面图。
如图4所示，本实施例的半导体装置，在沟槽元件分离部13的外缘部形成阶差部22。通常，该阶差部22是在沟槽元件分离部13形成工序中，清除半导体基板11元件形成区域Re上覆盖的保护氧化膜时自然形成的。但是，阶差部22可以在其他工序进行过程中逐渐形成，也可以故意使其形成。氧气通过抑制膜41，是从形成在沟槽元件分离部13上的深度达40nm的阶差部22的上方，延伸形成到半导体基板11内元件形成区域Re外缘部。该氧气通过抑制膜41从沟槽元件分离部13的上端部以40nm的长度延伸到元件形成区域Re上。元件形成区域Re以外的结构与实施例1相同，所以这里将说明省略。
以下对本实施例的氧气通过抑制膜41的形成方法进行说明。
在实施例1的第二种制造工序中，在图3(d)所示的工序中，用CMP方式进行平坦化，直到将氮化硅膜23a内的沟槽元件分离部13上方位置部分露出的程度。本实施例在相同的工序，将氮化硅膜23a用CMP方式平坦化到沟槽元件13的上缘部露出为止。这样，在沟槽元件分离部13的上缘部就形成了埋住阶差部22的氧气通过抑制膜41。然后，将除了沟槽元件分离部13上缘部之外的部分上表面及氧气通过抑制膜41的上表面平坦化。
本实施例，可以与实施例1取得相同的效果。另外，还可以缓解基板的阶差。
关于所述两项实施例，是针对氧气通过抑制膜为氮化硅的情况进行了说明，然而在本发明中，作为氧气通过抑制膜23还可以采用其他的材料。例如，也可以使用多结晶硅。
此外，在所述两项实施例中，作为半导体基板，也可以使用硅基板或SOI基板。
本发明在半导体装置制造工序中抑制沟槽元件分离部与半导体层元件形成区域的边界附近氧气的供给。因此，即使在沟槽元件分离部形成后进行热处理，所述边界附近的氧化作用也不容易产生，从而抑制过剩氧化引起的体积膨胀。
因此，由于降低了影响半导体层的应力，所以可以抑制应力引起的结晶缺陷。另外，当在元件形成区域形成了N型MISFET时，电子的移动率提高，从而抑制了驱动力的下降，可以得到比以往更好的高可靠性、高性能的半导体装置。
Claims (14)
1.一种半导体装置，其特征在于：包括：
具有元件形成区域的半导体层；
包围所述半导体层的所述元件形成区域的沟槽元件分离部；
至少覆盖所述沟槽元件分离部与所述元件形成区域的边界，在所述沟槽元件分离部与所述元件形成区域上跨越设置的，具有抑制氧气通过性质的覆膜。
2.如权利要求1所述的半导体装置，其特征在于：所述覆膜与所述半导体层直接接触。
3.如权利要求1或2所述的半导体装置，其特征在于：还包括：
在所述半导体层的所述元件形成区域内设置的源·漏区域；
通过在所述半导体层的所述元件形成区域上进行热氧化处理而形成的栅极绝缘膜；
在所述栅极绝缘膜上设置的栅极电极。
4.如权利要求3所述的半导体装置，其特征在于：
所述元件为N型MISFET。
5.如权利要求在1～4中任意一项所述的半导体装置，其特征在于：
所述覆膜是由硅氮化物形成的。
6.如权利要求1～5中的任意一项所述的半导体装置，其特征在于：
设置有多个所述元件形成区域，
所述覆膜覆盖在所述沟槽元件分离部上，并延伸到邻接所述半导体层的两个所述元件形成区域上。
7.如权利要求1～5中的任意一项所述的半导体装置，其特征在于：
在所述沟槽元件分离部的上缘部上设有阶差部，
所述覆膜从所述阶差的底面的上面一直延伸到所述元件形成区域的上面。
8.一种半导体装置的制造方法，包括：
在半导体层上形成包围元件形成区域的沟槽元件分离部的工序(a)；
从所述半导体层的上面到所述沟槽元件分离部的上面，形成具有抑制氧气通过性质的覆膜的工序(b)；
通过清除所述覆膜的一部分，形成至少覆盖到所述沟槽元件分离部及所述半导体层的所述元件形成区域的边界上的，跨越所述沟槽元件分离部与所述元件形成区域上的部分覆膜的形成工序(c)。
9.如权利要求8所述的半导体装置的制造方法，其特征在于：还包括：
在所述工序(c)之后，通过对所述半导体层的所述元件形成区域的上部进行热氧化处理，形成栅极绝缘膜的工序(d)；
在所述栅极绝缘膜的上面形成栅极电极的工序(e)；
将所述栅极电极作为掩模，在所述元件形成区域内形成源·漏区域的工序(f)。
10.如权利要求8或9所述的半导体装置的制造方法，其特征在于：
在所述工序(b)中，用硅氮化物形成所述覆膜。
11.一种半导体装置的制造方法，包括：
在半导体层上形成包围元件形成区域的沟槽元件分离部的形成工序(a)；
形成具有露出所述沟槽元件分离部和所述元件形成区域内的临近的所述沟槽元件分离部的区域的上面的开口部的掩模的工序(b)；
在所述掩模上，形成覆盖所述开口部分的侧面及底面的，并具有抑制氧气通过性质的覆膜的工序(c)；
通过清除所述掩模的上部与所述覆膜的上部，形成覆盖所述沟槽元件分离部与所述元件形成区域的边界的上面的，跨越所述沟槽元件分离部和所述元件形成区域的上面的部分覆膜工序(d)；
清楚残留的所述掩模的工序(e)。
12.如权利要求11所述的半导体装置的制造方法，其特征在于：还包括：
在所述工序(e)之后，通过对所述半导体层的所述元件形成区域的上面进行热氧化处理，而形成栅极绝缘膜的工序(f)；
在所述绝缘膜上形成栅极电极的工序(g)；
将所述栅极电极作为掩模，在所述元件形成区域内形成源·漏区域的工序(h)。
13.如权利要求11或12所述的半导体装置的制造方法，其特征在于：
在所述工序(a)中，在所述沟槽元件分离部的上缘部形成阶差部，
在所述工序(d)中，形成从阶差部的底面一直延伸到所述元件形成区域上面的所述部分覆膜。
14.如权利要求11～13的任意一项所述的半导体装置的制造方法，其特征在于：在所述工序(c)中，用硅氮化物形成所述覆膜。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002288531 | 2002-10-01 | ||
| JP2002288531A JP2004128123A (ja) | 2002-10-01 | 2002-10-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1494127A true CN1494127A (zh) | 2004-05-05 |
Family
ID=32025427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA031602509A Pending CN1494127A (zh) | 2002-10-01 | 2003-09-28 | 半导体装置及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6764921B2 (zh) |
| JP (1) | JP2004128123A (zh) |
| CN (1) | CN1494127A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103107197A (zh) * | 2011-11-14 | 2013-05-15 | 台湾积体电路制造股份有限公司 | 应力增强的半导体器件 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070072928A (ko) * | 2004-10-25 | 2007-07-06 | 가부시끼가이샤 르네사스 테크놀로지 | 반도체 장치 및 그 제조 방법 |
| KR100716664B1 (ko) * | 2005-12-23 | 2007-05-09 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| US7618857B2 (en) * | 2007-01-17 | 2009-11-17 | International Business Machines Corporation | Method of reducing detrimental STI-induced stress in MOSFET channels |
| JP5557632B2 (ja) * | 2010-07-14 | 2014-07-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN114068411B (zh) * | 2020-08-06 | 2024-10-01 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| US12002707B2 (en) * | 2020-08-06 | 2024-06-04 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256591A (en) * | 1991-01-07 | 1993-10-26 | Gold Star Electron Co., Ltd. | Method for forming isolation region in semiconductor device using trench |
| JPH05304205A (ja) * | 1992-04-27 | 1993-11-16 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5275965A (en) * | 1992-11-25 | 1994-01-04 | Micron Semiconductor, Inc. | Trench isolation using gated sidewalls |
| TW389999B (en) * | 1995-11-21 | 2000-05-11 | Toshiba Corp | Substrate having shallow trench isolation and method of manufacturing the same |
| JPH09260484A (ja) * | 1996-03-25 | 1997-10-03 | Toshiba Corp | 半導体装置の製造方法 |
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-
2002
- 2002-10-01 JP JP2002288531A patent/JP2004128123A/ja active Pending
-
2003
- 2003-07-31 US US10/630,800 patent/US6764921B2/en not_active Expired - Lifetime
- 2003-09-28 CN CNA031602509A patent/CN1494127A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103107197A (zh) * | 2011-11-14 | 2013-05-15 | 台湾积体电路制造股份有限公司 | 应力增强的半导体器件 |
| CN103107197B (zh) * | 2011-11-14 | 2017-03-01 | 台湾积体电路制造股份有限公司 | 应力增强的半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6764921B2 (en) | 2004-07-20 |
| JP2004128123A (ja) | 2004-04-22 |
| US20040063299A1 (en) | 2004-04-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
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| WD01 | Invention patent application deemed withdrawn after publication |