CN103107197A - 应力增强的半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件。该半导体器件包括半导体衬底。半导体器件包括设置在衬底上方的栅极。衬底具有凹槽。半导体器件包括沿着凹槽涂覆的沟槽衬垫。沟槽衬垫包括半导体晶体材料。沟槽衬垫直接邻接源极/漏极应力源器件。半导体器件还包括设置在沟槽衬垫上并填充凹槽的介电沟槽元件。半导体器件包括设置在衬底中的源极/漏极应力源器件。该源极/漏极应力源器件被设置在栅极和沟槽衬垫之间。本发明提供了应力增强的半导体器件。

Description

应力增强的半导体器件
技术领域
本发明涉及半导体器件，具体而言，涉及应力增强的半导体器件。
背景技术
半导体集成电路(IC)产业经历了快速增长。IC材料和设计上的技术进步产生了IC代，其中，每代都具有比前一代更小且更复杂的电路。然而，这些进步增加了加工和制造IC的复杂性，为了实现这些进步，需要在IC加工和制造方面的类似发展。在集成电路发展过程中，功能密度(即，每芯片面积上互连器件的数量)大幅增加了，而几何尺寸(即，采用制造工艺可以做出的最小元件(或线))降低了。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而带来益处。这种按比例缩小也产生了相对较高的功耗值，其可以通过使用低功耗器件(诸如，互补金属氧化物半导体(CMOS)器件)来解决。
晶体管器件可以是应变的-例如，通过施加应力-以改进其导电沟道中的载流子迁移率。应力可以由邻近沟道形成的源极/漏极应力源提供。然而，根据源极/漏极应力源相对于自由边界(例如，浅沟槽隔离)的位置，可以基本上减小由源极/漏极应力源提供的应力，从而降低了载流子迁移率。常规应变的晶体管器件没有对这个问题提供很好的解决方案。因此，虽然现有应变的晶体管器件大体上足以实现它们的预期目的，但是在各个方面尚不是完全令人满意的。
发明内容
一方面，本发明提供了一种半导体器件，该半导体器件包括：栅极结构，其位于衬底上方；源极/漏极元件，其位于所述栅极结构旁边且至少部分位于所述衬底中；以及隔离结构，其位于所述衬底中且邻近所述源极/漏极元件，其中：所述隔离结构包括被衬垫层至少部分包围的介电部；以及所述衬垫层包括晶体材料。
在所述的半导体器件中，所述衬垫层与所述源极/漏极元件物理接触。
在所述的半导体器件中，所述衬垫层产生所述隔离结构和所述源极/漏极元件之间的应力。
在所述的半导体器件中，所述衬垫层的所述晶体材料包括不同于所述衬底的材料的半导体材料。
在所述的半导体器件中，所述衬底包含硅；以及所述晶体材料包括III-V族化合物和II-VI族化合物中之一。
在所述的半导体器件中，所述隔离结构的所述介电部包括浅沟槽隔离(STI)。
在所述的半导体器件中，所述源极/漏极元件的材料组分不同于所述衬底的材料组分。
在所述的半导体器件中，所述源极/漏极元件包括硅锗材料和碳化硅材料之一。
另一方面，本发明提供了一种半导体器件，所述半导体器件包括：栅极，其被设置在半导体衬底上方；沟槽衬垫，其沿着所述衬底中的凹槽涂覆；介电沟槽元件，其被设置在所述沟槽衬垫上并填充所述凹槽；以及源极/漏极应力源器件，其被设置在所述衬底中且在所述栅极和所述沟槽衬垫之间；其中：所述沟槽衬垫包含半导体晶体材料；以及所述沟槽衬垫直接邻接所述源极/漏极应力源器件。
在所述的半导体器件中，所述沟槽衬垫的所述半导体晶体材料包括III-V族材料和II-VI族材料之一。
在所述的半导体器件中，所述沟槽衬垫将应力传递至所述源极/漏极应力源器件。
在所述的半导体器件中，所述介电沟槽元件通过所述沟槽衬垫与所述衬底的所述半导体材料隔离。
在所述的半导体器件中，所述源极/漏极应力源器件基本上不与所述衬底的表面共面。
在所述的半导体器件中，所述源极/漏极应力源器件包括硅锗和碳化硅之一。
又一方面，本发明提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底中形成凹槽；沿着所述凹槽形成衬垫层，所述衬垫层包含不同于所述衬底的材料的半导体晶体材料；此后，用介电材料填充所述凹槽，在所述衬垫层上形成所述介电材料，以使其被所述衬垫层至少部分地包围；以及在所述衬底中形成源极/漏极元件，所述源极/漏极元件与所述衬垫层物理接触。
在所述的方法中，所述衬垫层和所述源极/漏极元件之间的物理接触产生对所述源极/漏极元件的应力。
在所述的方法中，所述衬垫层包括选自由III-V族化合物、和II-VI族化合物组成的组的材料。
在所述的方法中，形成所述源极/漏极元件包括：在所述衬底中形成开口；以及在所述开口中外延生长硅锗材料和碳化硅材料之一。
在所述的方法中，形成开口包括：以使得所述衬垫层在一个或多个蚀刻工艺期间基本上不被蚀刻的方式实施对所述衬底的一个或多个蚀刻工艺。
所述的方法进一步包括：在形成所述源极/漏极元件之前，在所述衬底上方形成栅极结构。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制。实际上，为了清楚讨论起见，各种部件的尺寸可以被任意增大或缩小。
图1是示出根据本发明的各个方面的制造半导体器件的方法的流程图。
图2至图8是根据本发明的各个方面的在各个制造阶段中的半导体器件的简化横截面图。
具体实施方式
应当了解为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不打算限定。再者，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接触形成的实施例，并且也可以包括其中可以形成介入第一和第二部件中的额外的部件，使得第一和第二部件可以不直接接触的实施例。为了简明和清楚，可以任意地以不同的比例绘制各种部件。
图1中示出了根据本发明的各个方面的制造应变半导体器件的方法20的流程图。方法20包括框30，其中，在半导体衬底中形成凹槽。方法20包括框40，其中，沿着凹槽形成衬垫层。衬垫层包含不同于衬底的材料的半导体晶体材料。在一些实施例中，衬垫层包含选自由III-V族化合物和II-VI族化合物组成的组的材料。方法20包括框50，其中，用介电材料填充凹槽。在衬垫层上形成介电材料，以使其被衬垫层至少部分地包围。
方法20包括框60，其中，在衬底中形成源极/漏极元件。源极/漏极元件与衬垫层物理接触。衬垫层和源极/漏极元件之间的物理接触产生对源极/漏极元件的应力。在一些实施例中，框60包括在衬底中形成开口并且在该开口中外延生长硅锗材料和碳化硅材料之一。可以通过以使得衬垫层在一个或多个蚀刻工艺期间基本上不被蚀刻的方式对衬底实施一个或多个蚀刻工艺来形成开口。可以理解，在图1的方法20之前、期间、以及之后可以提供额外的工艺，并且在本文中对一些其他工艺仅进行简述。
图2至图8是根据图1的方法20的实施例的在各个制造阶段的半导体器件100的一部分的示意性部分横截面侧视图。半导体器件100可以是集成电路或者其一部分，可以包括存储器电路和/或逻辑电路、无源元件(诸如，电阻器、电容器、以及电感器)和有源元件(诸如，P-沟道场效应晶体管(pFET)、N-沟道FET(nFET)、金属氧化物半导体场效应晶体管(MOSFET)或互补金属氧化物半导体(CMOS)晶体管)。应该注意，半导体器件100的一些部件可以用CMOS工艺流程制造。为了更好地理解本发明的发明概念，简化了图2至图8。
现在参考图2，半导体器件100包括衬底110。根据本领域中公知的设计要求，衬底110可以具有各种掺杂结构。在所示出的实施例中，衬底110包括晶体硅材料。可选地，衬底110还可以包括其他元素半导体，诸如，锗和金刚石。而且，在一些实施例中，衬底110可以包括化合物半导体和/或合金半导体。还可以理解，为了简明起见，此处的横截面图仅示出衬底110的一部分，并且衬底110可以包含本文未示出的其他部件。
在衬底110中形成多个开口(或凹槽/沟槽)，在图2中示出其中的两个，为开口120和121。可以通过本领域中已知的蚀刻工艺(例如，干蚀刻工艺)形成开口120和121。在形成开口120和121之后，实施沉积工艺130。在一些实施例中，沉积工艺130包括金属有机化学汽相沉积(MOCVD)工艺。在其他实施例中，可以采用可选的沉积工艺来实施沉积工艺130，诸如，化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、或其组合。
沉积工艺130在衬底110的暴露表面上方形成衬垫层140。衬垫层140包含半导体晶体材料。半导体晶体材料与衬底110的材料不同。例如，在其中衬底110包含硅的实施例中，衬垫层140可以包含由周期表III-V族组成的化合物。III-V族化合物包括周期表“III”族中的一种元素，以及周期表“V”族中的另一种元素。例如，III族元素可以包括硼、铝、镓、铟、和钛，以及V族元素可以包括氮、磷、砷、锑、和铋。在可选实施例中，衬垫层140可以包含由周期表II-VI族组成的化合物。
如图2中所示，衬垫层140部分地填充开口120和121。换句话说，沿着开口120和121的侧壁和底表面涂覆衬垫层140。衬垫层140具有厚度145。在一些实施例中，厚度145处于约1纳米至约3纳米的范围内。
现在参考图3，在衬底上方且在衬垫层140上形成介电材料150。介电材料150完全填充开口120和121。在实施例中，介电材料150包含氧化硅。在其他实施例中，介电材料可以包括氮化硅、氮氧化硅、氟掺杂的硅酸盐(FSG)、和/或本领域中已知的低-k介电材料。
现在参考图4，实施抛光工艺160以去除在开口120和121外部的部分介电材料150和部分衬垫层140。在一些实施例中，抛光工艺160包括化学机械抛光(CMP)工艺。CMP工艺研磨掉介电材料150和衬垫层140，直到填充开口120和121的介电材料150和衬垫层140的剩余部分与衬底110的表面基本上共面为止。在该制造阶段，填充开口120和121的部分介电层150形成浅沟槽隔离(STI)器件150A。STI器件150A被留在开口120和121中的衬垫层140A至少部分地包围(或围绕)。换句话说，STI器件150A通过衬垫层140A与衬底110绝缘或隔离。
现在参考图5，在衬底110上方且在STI器件150A之间形成栅极结构200(还被称为栅极堆叠件)。栅极结构200包括栅极介电元件210、设置在栅极介电元件210上的栅电极元件220、以及设置在栅电极元件220上的掩模元件230。可以通过在衬底110上方形成栅极介电层，在栅极介电层上方形成栅电极层，然后通过掩模元件230图案化栅电极层和栅极介电层来形成栅极结构200。在一些实施例中，栅极介电元件210包括氧化硅，栅电极元件220包括多晶硅，以及掩模元件230包括合适的介电硬掩模。在栅极结构200下方的衬底110的区域250可以被称为沟道区250，这是因为其是当晶体管器件(包括栅极结构200)在运行中时将形成导电沟道的区域。
在栅极结构200的侧壁上还形成栅极间隔件240。采用沉积工艺，之后进行本领域中已知的蚀刻工艺(例如，各向异性蚀刻工艺)形成栅极间隔件240。栅极间隔件240包含合适的介电材料，诸如，氮化硅、氧化硅、碳化硅、氮氧化硅、或其组合。在一些实施例中，栅极间隔件240还可以被视为栅极结构200的一部分。
现在参考图6，在栅极结构200的相对两侧上形成衬底110中的开口(或凹槽)260和261。可以通过一个或多个蚀刻工艺形成开口。例如，在一些实施例中，在使用栅极结构200(包括掩模元件230和栅极间隔件240)作为保护掩模时，可以对衬底110实施干蚀刻工艺。在一些实施例中，蚀刻工艺可以使用HBr等离子体气体作为蚀刻剂。调谐等离子体气体的偏置电压，以实现用于经蚀刻的凹槽区域的期望轮廓。此后，可以实施湿蚀刻工艺，以在栅极结构200下方向内进一步扩展凹槽。湿蚀刻工艺可以使用酸作为蚀刻剂。
在干蚀刻工艺或随后的湿蚀刻工艺期间，所用的蚀刻剂基本上不去除任何衬垫层140A。换句话说，以使得在衬垫层140A的材料(例如，III-V族化合物)和衬底110的材料(例如，硅)之间存在高蚀刻选择性的方式调谐蚀刻工艺。从而，在蚀刻工艺期间衬底材料的去除对衬垫层材料无显著影响。可以理解，在其他实施例中，可以实施可选的蚀刻工艺，以实现用于开口260和261的期望形状和轮廓。
如图6中所示出的，开口260和261直接邻接衬垫层140A。可选地，可以说，衬垫层140A的部分外表面实际上构成开口260和261的部分侧壁。开口260和261的深度可以根据不同实施例而改变。
现在参考图7，在开口260和261中外延生长半导体材料。可以通过选择性外延生长工艺(SEG)或其他合适的外延技术工艺生长半导体材料。SEG工艺可以使用特定的CVD工艺。例如，特定的CVD工艺可以实现低沉积率或低衬底温度。可选地，ALD可以被用于SEG工艺。作为SEG工艺的结果，分别在开口260和261中形成源极/漏极应力源元件280和281。
源极/漏极应力源元件280和281具有与衬底110不同的材料组分。可以选择用于在源极/漏极应力源元件280、281和衬底210之间形成应力的不同材料组分，以使可以增强沟道区(位于栅极结构200下方)的载流子迁移率。增强的载流子迁移率在无需必须增加栅电压的情况下，实现了更大的沟道电流。应力产生对源极/漏极应力源元件280和281以及设置在源极/漏极应力源元件之间的衬底110的应力。从而，源极/漏极应力源元件280和281可以被称为“应变”器件，并且衬底110和源极/漏极应力源元件280和281之间的界面可以被称为“应变”界面。
源极/漏极应力源元件280和281可以不与衬底110的表面共面。事实上，可以将源极/漏极应力源元件280和281上升到衬底110之上(如图7中所示)或之下。在其中将形成的晶体管器件是PMOS器件的实施例中，源极/漏极应力源元件280和281可以包含硅锗(SiGe)。在其中将形成的晶体管器件是NMOS器件的实施例中，源极/漏极应力源元件280和281可以包含碳化硅(SiC)。
对于传统制造工艺，不形成衬垫层140A，并且STI器件与衬底材料直接接触，因而构成其中形成有源极/漏极应力源元件的凹槽的部分侧壁。然而，可以注意到，用于形成源极/漏极应力源元件的SEG工艺可能不能在诸如STI器件的介电材料上生长半导体材料。而是，通常在晶体表面上外延生长源极/漏极应力源元件的半导体材料。因此，在传统工艺中，源极/漏极应力源元件可以具有倾斜表面。在这种情况下，也可以说，源极/漏极应力源元件立在自由边界(STI器件)上。发生这种情况时，基本上减小了由源极/漏极应力源元件带来的应力，这部分是由于减小了STI器件和源极/漏极应力源元件之间的界面面积。应力减小导致在沟道区中很少的(如果存在)载流子迁移率增强。
相比之下，根据在本文中所公开的实施例，在形成STI器件140A之前形成衬垫层140A。衬垫层140A包括适合于外延生长源极/漏极应力源元件280和281的半导体材料(即，SiGe或SiC)的晶体材料。鉴于此，当形成源极/漏极应力源元件280和281时，其也在衬垫层140A的外侧壁上形成，并且其可以形成用于填充凹槽260和261。可以说，根据本文所公开的实施例，形成的源极/漏极应力源元件280和281立在衬垫层140A的晶体材料上，而不是立在自由边界上，或者源极/漏极应力源元件280和281与衬垫层140A直接物理接触。从而，STI器件150A可以有效地将应力传递至源极/漏极应力源元件280和281，其可以被转移到栅极结构200下方的沟道区250。由于这种应力，可以增强沟道区250中的载流子迁移率，从而改进半导体器件性能。
现在参考图8，可以对衬底110实施一个或多个注入工艺290，以形成源极/漏极区290和291。根据晶体管器件是PMOS器件还是NMOS器件，可以将多种p-型或n-型掺杂剂离子注入到源极/漏极区290和291内。可以理解，可以将掺杂剂离子注入到源极/漏极应力源元件280和281外侧的衬底110的区域中和/或掺杂剂离子可以不穿透整个源极/漏极应力源元件280和281。换句话说，晶体管器件的源极/漏极区290和291可以不必须与源极/漏极应力源元件280和281一致或对准。
可以理解，在一些实施例中，可以在STI器件150A上(上方)形成伪栅极结构。为了简明起见，在本文中未示出伪栅极结构。而且，上面论述的以及图2至图8中示出的实施例包括“先栅极”工艺。本发明的概念还可以适用于“后栅极”工艺或涉及高-k金属栅极的“后高-k”工艺。在下面对“后栅极”工艺和“后高-k”工艺的详情进行简述。
在“后栅极”工艺中，在衬底上方形成伪(或替换)栅极结构。伪栅极结构包括高-k栅极电介质，例如，包含氧化铪(HfOx)、或LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、Al2O3、Si3N4、氮氧化物等的栅极电介质。伪栅极结构还包括在高-k栅极电介质上方形成的伪多晶硅栅电极。在形成源极/漏极区之后，去除伪多晶硅栅电极，但是保留高-k栅极电介质。然后，在伪栅电极的位置中且在高-k栅极电介质上方形成金属栅电极。金属栅电极包括功函数金属，其可以是N-型的并且包括Ti、Al、Ta、ZrSi2、或TaN，或者可以是P型的并且包括Mo、Ru、Ir、Pt、PtSi、MoN、或WNx。在本文中，功函数金属具有相关的各自的功函数值范围。功函数金属调谐其相应晶体管的功函数，以使实现期望的阈值Vt电压。金属栅电极还包括用作栅电极的主要导电部分的填充金属部分。填充金属部分可以包括钨、铝、铜、或其组合。
“后高-k”工艺在许多方面都类似于“后栅极”工艺。然而，在“后高-k”工艺中，伪栅极结构中的栅极电介质也是伪栅极电介质。换句话说，不形成作为伪栅极结构的一部分的高-k栅极电介质。而是，最初形成作为伪栅极结构的一部分的伪栅极电介质(例如，氧化物栅极电介质)。在形成源极/漏极区之后，伪栅极电介质和伪栅电极分别被高-k栅极电介质和金属栅电极替换。
通过“后栅极”或“后高-k”工艺形成的高-k金属栅极与多晶硅栅极相比可以提供改进的性能。为了简明起见，在本文中未示出“后栅极”和“后高-k”工艺的详细工艺流程，但是可以理解，它们也可以受益于上面所论述的本发明的各个方面。而且，可以理解，可以实施额外的制造工艺，以完成半导体器件的制造。例如，这些额外的制造工艺可以包括：形成互连结构，封装，以及测试工艺。为了简明起见，在本文中对这些额外的制造工艺不进行详述。
本发明的更广泛形式之一涉及一种半导体器件。该半导体器件包括：位于衬底上方的栅极结构；位于栅极结构旁边并且至少部分位于衬底中的源极/漏极元件；以及位于衬底中并且邻近源极/漏极元件的隔离结构；其中：隔离结构包括被衬垫层至少部分包围的介电部；以及衬垫层包括晶体材料。
在一些实施例中，衬垫层与源极/漏极元件物理接触。
在一些实施例中，衬垫层产生隔离结构和源极/漏极元件之间的应力。
在一些实施例中，衬垫层的晶体材料包括不同于衬底的材料的半导体材料。
在一些实施例中，衬底包含硅；以及晶体材料包括III-V族化合物和II-VI族化合物之一。
在一些实施例中，隔离结构的介电部包括浅沟槽隔离(STI)。
在一些实施例中，源极/漏极元件的材料组分不同于衬底的材料组分。
在一些实施例中，源极/漏极元件包含硅锗材料和碳化硅材料之一。
本发明的更广泛形式中的另一个涉及一种半导体器件。该半导体器件包括：设置在半导体衬底上方的栅极；沿着衬底中的凹槽涂覆的沟槽衬垫；设置在沟槽衬垫上并填充凹槽的介电沟槽元件；以及设置在衬底中并位于栅极和沟槽衬垫之间的源极/漏极应力源器件；其中：沟槽衬垫包含半导体晶体材料；以及沟槽衬垫直接邻接源极/漏极应力源器件。
在一些实施例中，沟槽衬垫的半导体晶体材料包括III-V族材料和II-VI族材料之一。
在一些实施例中，沟槽衬垫将应力传递至源极/漏极应力源器件。
在一些实施例中，介电沟槽元件通过沟槽衬垫与衬底的半导体材料隔离。
在一些实施例中，源极/漏极应力源器件基本上不与衬底的表面共面。
在一些实施例中，源极/漏极应力源器件包含硅锗和碳化硅之一。
本发明的更广泛形式中的又一个涉及一种制造半导体器件的方法。该方法包括：在半导体衬底中形成凹槽；沿着凹槽形成衬垫层，该衬垫层包含不同于衬底的材料的半导体晶体材料；此后，用介电材料填充凹槽，在衬垫层上形成该介电材料，以使其被衬垫层至少部分地包围；以及在衬底中形成源极/漏极元件，该源极/漏极元件与衬垫层物理接触。
在一些实施例中，衬垫层和源极/漏极元件之间的物理接触产生对源极/漏极元件的应力。
在一些实施例中，衬垫层包括选自由III-V族化合物、和II-VI族化合物组成的组的材料。
在一些实施例中，形成源极/漏极元件包括：在衬底中形成开口；以及在开口中外延生长硅锗材料和碳化硅材料之一。
在一些实施例中，形成开口包括：以使得衬垫层在一个或多个蚀刻工艺期间基本上不被蚀刻的方式对衬底实施一个或多个蚀刻工艺。
在一些实施例中，制造半导体器件的方法还包括：在形成源极/漏极元件之前，在衬底上方形成栅极结构。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解随后的详细说明。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍的实施例相同的目的和/或实现相同的优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。例如，本文所公开的实施例可以应用于栅极替换工艺(或后栅极工艺)、或者包括先栅极工艺和后栅极工艺的混合工艺。

Claims (10)

1.一种半导体器件，包括：
栅极结构，位于衬底上方；
源极/漏极元件，位于所述栅极结构旁边且至少部分位于所述衬底中；以及
隔离结构，位于所述衬底中且邻近所述源极/漏极元件；
其中：
所述隔离结构包括被衬垫层至少部分包围的介电部；以及
所述衬垫层包括晶体材料。
2.根据权利要求1所述的半导体器件，其中，所述衬垫层与所述源极/漏极元件物理接触。
3.根据权利要求1所述的半导体器件，其中，所述衬垫层产生所述隔离结构和所述源极/漏极元件之间的应力。
4.根据权利要求1所述的半导体器件，其中，所述衬垫层的所述晶体材料包括不同于所述衬底的材料的半导体材料。
5.根据权利要求4所述的半导体器件，其中：
所述衬底包含硅；以及
所述晶体材料包括III-V族化合物和II-VI族化合物中之一。
6.根据权利要求1所述的半导体器件，其中，所述隔离结构的所述介电部包括浅沟槽隔离(STI)。
7.根据权利要求1所述的半导体器件，其中，所述源极/漏极元件的材料组分不同于所述衬底的材料组分。
8.根据权利要求1所述的半导体器件，其中，所述源极/漏极元件包括硅锗材料和碳化硅材料之一。
9.一种半导体器件，包括：
栅极，设置在半导体衬底上方；
沟槽衬垫，沿着所述衬底中的凹槽涂覆；
介电沟槽元件，设置在所述沟槽衬垫上并填充所述凹槽；以及
源极/漏极应力源器件，设置在所述衬底中且在所述栅极和所述沟槽衬垫之间；
其中：
所述沟槽衬垫包含半导体晶体材料；以及
所述沟槽衬垫直接邻接所述源极/漏极应力源器件。
10.一种制造半导体器件的方法，包括：
在半导体衬底中形成凹槽；
沿着所述凹槽形成衬垫层，所述衬垫层包含不同于所述衬底的材料的半导体晶体材料；
此后，用介电材料填充所述凹槽，在所述衬垫层上形成所述介电材料，以使其被所述衬垫层至少部分地包围；以及
在所述衬底中形成源极/漏极元件，所述源极/漏极元件与所述衬垫层物理接触。
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