KR20130053362A - 증대된 스트레인을 갖는 반도체 디바이스 - Google Patents
증대된 스트레인을 갖는 반도체 디바이스 Download PDFInfo
- Publication number
- KR20130053362A KR20130053362A KR1020120034456A KR20120034456A KR20130053362A KR 20130053362 A KR20130053362 A KR 20130053362A KR 1020120034456 A KR1020120034456 A KR 1020120034456A KR 20120034456 A KR20120034456 A KR 20120034456A KR 20130053362 A KR20130053362 A KR 20130053362A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- source
- semiconductor device
- semiconductor
- drain
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 75
- 239000002178 crystalline material Substances 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 66
- 239000000463 material Substances 0.000 claims description 42
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 239000003989 dielectric material Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 14
- 150000001875 compounds Chemical class 0.000 claims description 13
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 8
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 7
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 5
- 230000008569 process Effects 0.000 description 55
- 238000005530 etching Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 238000005137 deposition process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910017121 AlSiO Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910015345 MOn Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910008764 WNx Inorganic materials 0.000 description 1
- 229910006249 ZrSi Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000009740 moulding (composite fabrication) Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/795—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in lateral device isolation regions, e.g. STI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/01—Manufacture or treatment
- H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명개시는 반도체 디바이스를 제공한다. 반도체 디바이스는 반도체 기판을 포함한다. 반도체 디바이스는 기판 위에 배치된 게이트를 포함한다. 기판은 리세스를 갖는다. 반도체 디바이스는 리세스를 따라 코팅된 트렌치 라이너를 포함한다. 트렌치 라이너는 반도체 결정 재료를 포함한다. 트렌치 라이너는 소스/드레인 스트레서 디바이스와 직접 접해 있다. 반도체 디바이스는 또한 트렌치 라이너 상에 배치되고 리세스를 채우는 유전체 트렌치 컴포넌트를 포함한다. 반도체 디바이스는 기판 내에 배치된 소스/드레인 스트레서 디바이스를 포함한다. 소스/드레인 스트레서 디바이스는 게이트와 트렌치 라이너 사이에 배치된다.
Description
본 발명은 증대된 스트레인을 갖는 반도체 디바이스에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 급성장을 경험해왔다. IC 재료 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. 하지만, 이러한 기술적 진보들은 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요하다. 집적 회로 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 갯수)는 일반적으로 증가되어 왔던 반면에 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다. 이와 같은 스케일링 축소는 또한 상대적으로 높은 전력 소모값을 산출시키는데, 이것은 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스들과 같은 저전력 소모 디바이스들을 이용하여 해결될 수 있다.
트랜지스터 디바이스는 자신의 도전 채널에서의 캐리어 이동도를 향상시키기 위해, 예컨대 응력의 인가를 통해, 스트레인드(strained)될 수 있다. 응력은 도전 채널에 인접하여 형성된 소스/드레인 스트레서(stressor)들에 의해 제공될 수 있다. 하지만, 자유 경계(예컨대, 얕은 트렌치 격리)에 대한 상대적인 소스/드레인 스트레서의 위치에 따라, 소스/드레인 스트레서에 의해 제공된 응력은 실질적으로 감소되어 캐리어 이동도를 저하시킬 수 있다. 통상적인 스트레인드 트랜지스터 디바이스들은 이러한 문제점에 대한 훌륭한 해결책을 제공하지 않았다. 이에 따라, 기존의 스트레인드 트랜지스터 디바이스들은 대체적으로 각자의 의도된 목적에 대해서는 적당하였지만, 모든 면에서 완전히 만족스럽지는 않았다.
반도체 디바이스는, 기판 위에 위치한 게이트 구조물; 게이트 구조물 옆에 위치하며 적어도 부분적으로 기판 내에 있는 소스/드레인 컴포넌트; 및 기판 내에 위치하며 소스/드레인 컴포넌트에 인접해 있는 격리 구조물을 포함하며, 격리 구조물은 라이너 층(liner layer)에 의해 적어도 부분적으로 둘러싸여진 유전체부를 포함하며, 라이너 층은 결정 재료를 포함한다.
STI 디바이스들은 소스/드레인 스트레서 컴포넌트들에게 응력을 효율적으로 전달할 수 있으며, 이 응력은 게이트 구조물 아래의 채널 영역으로 전송될 수 있다. 이러한 응력으로 인해, 채널 영역에서의 캐리어 이동도는 증대될 수 있고, 이로써 반도체 디바이스 성능을 향상시킬 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 양태들에 따른 반도체 디바이스를 제조하는 방법을 도시한 흐름도이다.
도 2 내지 도 8은 본 발명개시의 다양한 양태들에 따른 다양한 제조 단계들에서의 반도체 디바이스의 단순화된 단면도들이다.
도 1은 본 발명개시의 다양한 양태들에 따른 반도체 디바이스를 제조하는 방법을 도시한 흐름도이다.
도 2 내지 도 8은 본 발명개시의 다양한 양태들에 따른 다양한 제조 단계들에서의 반도체 디바이스의 단순화된 단면도들이다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해되어야 한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 뿐만 아니라, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에 개재하여 형성될 수 있는 실시예를 포함할 수 있다. 단순 명료함을 위해 다양한 피처들은 여러 치수들로 임의적으로 작도될 수 있다.
도 1에서는 본 발명개시의 다양한 양태들에 따른 스트레인드(strained) 반도체 디바이스를 제조하는 방법(20)의 흐름도가 도시된다. 방법(20)은 리세스(recess)가 반도체 기판 내에서 형성되는 블록(30)을 포함한다. 방법(20)은 라이너 층(liner layer)이 리세스를 따라 형성되는 블록(40)을 포함한다. 라이너 층은 기판의 재료와는 상이한 반도체 결정 재료(crystal material)를 포함한다. 몇몇 실시예들에서, 라이너 층은 Ⅲ-Ⅴ족 화합물과, Ⅱ-Ⅵ족 화합물로 구성된 그룹으로부터 선택된 재료를 포함한다. 방법(20)은 리세스가 유전체 재료로 채워지는 블록(50)을 포함한다. 유전체 재료는 라이너 층에 의해 적어도 부분적으로 둘러싸여지도록 라이너 층 상에서 형성된다.
방법(20)은 소스/드레인 컴포넌트가 기판 내에 형성되는 블록(60)을 포함한다. 소스/드레인 컴포넌트는 라이너 층과 물리적으로 접촉한다. 라이너 층과 소스/드레인 컴포넌트간의 물리적 접촉은 소스/드레인 컴포넌트에 대한 응력을 야기시킨다. 몇몇 실시예들에서, 블록(60)은 기판 내에 개구부를 형성하고, 실리콘 게르마늄 재료와 실리콘 카바이드 재료 중 하나를 개구부 내에서 에피 성장(epi-growing)시키는 것을 포함한다. 개구부는, 하나 이상의 에칭 공정들 동안에 라이너 층이 실질적으로 에칭되지 않도록 하는 방식으로, 기판에 대해 하나 이상의 에칭 공정들을 수행함으로써 형성될 수 있다. 추가적인 공정들이 도 1의 방법(20) 이전에, 그 도중에, 및 그 이후에 제공될 수 있다는 것과, 다른 몇몇의 공정들은 여기서 단지 간략하게 설명될 수 있다는 것이 이해된다.
도 2 내지 도 8은 도 1의 방법(20)의 실시예들에 따른 다양한 제조 단계들에서의 반도체 디바이스(100)의 일부분의 개략적인 단편적 측단면도들이다. 반도체 디바이스(100)는 메모리 회로 및/또는 논리 회로, 저항기, 캐패시터 및 인덕터와 같은 수동 컴포넌트들, 및 P채널 전계 효과 트랜지스터(P-channel field effect transistors; pFET), N채널 FET(N-channel FET; nFET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 또는 상보적 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터와 같은 능동 컴포넌트들을 포함할 수 있는 집적 회로 또는 집적 회로의 일부분일 수 있다. 반도체 디바이스(100)의 몇몇 피처들은 CMOS 공정 흐름으로 제조될 수 있다는 것을 유념해야 한다. 도 2 내지 도 8은 본 발명개시의 발명적 개념들의 보다 나은 이해를 위해 단순화되었다.
이제 도 2를 참조하면, 반도체 디바이스(100)는 기판(110)을 포함한다. 기판(110)은 본 발명분야에서 알려진 설계 요건들에 따라 다양한 도핑 구성들을 가질 수 있다. 도시된 실시예들에서, 기판(110)은 결정 실리콘 재료를 포함한다. 이와 달리, 기판(110)은 또한 게르마늄과 다이아몬드와 같은 다른 기본적 반도체들을 포함할 수 있다. 뿐만 아니라, 몇몇의 실시예들에서, 기판(110)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 여기서 도시된 단면도들은 간략화를 위해 기판(110)의 일부분만을 도시하였다는 것과, 기판(110)은 여기서 도시되지 않은 추가적인 피처들을 포함할 수 있다는 것이 또한 이해된다.
복수의 개구들(또는 리세스들/트렌치들)이 기판(110) 내에서 형성되며, 도 2에서는 이들 중 두 개가 개구부들(120, 121)로서 도시된다. 개구부들(120, 121)은 예컨대 건식 에칭 공정과 같은, 본 발명분야에서 알려진 에칭 공정에 의해 형성될 수 있다. 개구부들(120, 121)이 형성된 후, 퇴적(deposition) 공정(130)이 수행된다. 일부 실시예들에서, 퇴적 공정(130)은 금속 유기 화학적 기상 증착(Metal-Organic Chemical Vapour Deposition; MOCVD) 공정을 포함한다. 다른 실시예들에서, 퇴적 공정(130)을 수행하기 위해, 화학적 기상 증착(Chemical Vapor Deposition; CVD), 물리적 기상 증착(Physical Vapor Deposition; PVD), 원자층 퇴적(Atomic Layer Deposition; ALD), 또는 이들의 조합과 같은 대안적인 퇴적 공정들이 이용될 수 있다.
퇴적 공정(130)은 기판(110)의 노출면 위에 라이너 층(140)을 형성한다. 라이너 층(140)은 반도체 결정 재료를 포함한다. 반도체 결정 재료는 기판(110)의 재료와는 상이하다. 예를 들어, 기판(110)이 실리콘을 포함한 실시예들에서, 라이너 층(140)은 주기표의 Ⅲ-Ⅴ패밀리(또는 족)로부터의 화합물을 포함할 수 있다. Ⅲ-Ⅴ족 화합물은 주기표의 "Ⅲ"족으로부터의 원소와, 주기표의 "Ⅴ"족으로부터의 또 다른 원소를 포함한다. 예를 들어, Ⅲ패밀리 원소들은 붕소, 알루미늄, 갈륨, 인듐, 및 티타늄을 포함할 수 있으며, Ⅴ패밀리 원소들은 질소, 인, 비소, 안티몬, 및 비스무스를 포함할 수 있다. 대안적인 실시예들에서, 라이너 층(140)은 주기표의 Ⅱ-Ⅵ패밀리(또는 족)로부터의 화합물을 포함할 수 있다.
도 2에서 도시된 바와 같이, 라이너 층(140)은 부분적으로 개구부들(120, 121)을 채운다. 다시 말하면, 라이너 층(140)은 개구부들(120, 121)의 측벽들과 바닥면을 따라 코팅된다. 라이너 층(140)은 두께(145)를 갖는다. 몇몇의 실시예들에서, 두께(150)는 약 1 나노미터 내지 약 3 나노미터의 범위에 있다.
이제 도 3을 참조하면, 유전체 재료(150)가 기판 위와 라이너 층(140) 상에서 형성된다. 유전체 재료(150)는 개구부들(120, 121)을 완전히 채운다. 실시예에서, 유전체 재료(150)는 실리콘 산화물을 포함한다. 다른 실시예들에서, 유전체 재료는 실리콘 질화물, 실리콘 산화질화물, 플루오르화물 도핑된 실리케이트(fluoride-doped silicate; FSG), 및/또는 본 발명분야에서 알려진 로우 k 유전체 재료를 포함할 수 있다.
이제 도 4를 참조하면, 폴리싱 공정(160)이 수행되어 유전체 재료(150)의 일부분들과 개구부들(120, 121) 외부의 라이너 층(140)의 일부분들을 제거한다. 몇몇 실시예들에서, 폴리싱 공정(160)은 화학적 기계적 폴리싱(chemical-mechanical-polishing; CMP) 공정을 포함한다. CMP 공정은, 개구부들(120, 121)을 채우는 라이너 층(140)과 유전체 재료(150)의 남아있는 부분들이 기판(110)의 표면과 실질적으로 동일한 평면이 될 때 까지, 유전체 재료(150)와 라이너 층(140)을 그라인딩하여 제거시킨다. 이 제조 단계에서, 개구부들(120, 121)을 채우는 유전체 층(150)의 일부분들은 얕은 트렌치 격리(shallow trench isolation; STI) 디바이스들(150A)을 형성한다. STI 디바이스들(150A)은 개구부들(120, 121)에 남아있는 라이너 층(140A)에 의해 적어도 부분적으로 둘러싸인다(또는 에워싸진다). 다르게 말하면, STI 디바이스들(150A)은 라이너 층(140A)에 의해 기판(110)으로부터 절연되거나 격리된다.
이제 도 5를 참조하면, 게이트 구조물(200)(이것을 또한 게이트 스택이라고도 칭한다)이 STI 디바이스들(150A) 사이와 기판(110) 위에 형성된다. 게이트 구조물(200)은 게이트 유전체 컴포넌트(210), 게이트 유전체 컴포넌트(210) 상에 배치된 게이트 전극 컴포넌트(220), 및 게이트 전극 컴포넌트(220) 상에 배치된 마스크 컴포넌트(230)를 포함한다. 게이트 구조물(200)은, 기판(110) 위에 게이트 유전체 층을 형성하고, 게이트 유전체 층 위에 게이트 전극 층을 형성하며, 그런 후 마스크 컴포넌트(230)로 게이트 전극 층과 게이트 유전체 층을 패턴화함으로써 형성될 수 있다. 몇몇 실시예들에서, 게이트 유전체 컴포넌트(210)는 실리콘 산화물을 포함하며, 게이트 전극 컴포넌트(220)는 폴리실리콘을 포함하며, 마스크 컴포넌트(230)는 적절한 유전체 하드 마스크를 포함한다. 게이트 구조물(200) 아래의 기판(110)의 영역(250)은 채널 영역(250)이라고 칭해질 수 있는데, 그 이유는 이것은 (게이트 구조물(200)을 포함한) 트랜지스터 디바이스가 동작중에 있을 때 도전 채널이 형성될 영역이기 때문이다.
게이트 스페이서들(240)이 또한 게이트 구조물(200)의 측벽들 상에서 형성된다. 게이트 스페이서들(240)은 퇴적 공정을 이용하고, 이어서, 본 발명분야에서 알려진 에칭 공정(예컨대, 이방성 에칭 공정)을 이용함으로써 형성된다. 게이트 스페이서들(240)은 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 산화질화물, 또는 이들의 조합과 같은 적절한 유전체 재료를 포함한다. 게이트 스페이서들(240)은 또한 몇몇 실시예들에서 게이트 구조물(200)의 일부로서 고려될 수 있다.
이제 도 6을 참조하면, 기판(110) 내의 개구부들(또는 리세스들)(260, 261)이 게이트 구조물(200)의 양측(opposite sides)에 형성된다. 개구부들은 하나 이상의 에칭 공정들에 의해 형성될 수 있다. 예를 들어, 몇몇의 실시예들에서, (마스크 컴포넌트(230)와 게이트 스페이서들(240)을 포함하여) 게이트 구조물(200)을 보호 마스크로서 이용하면서 건식 에칭 공정이 기판(110)에 대해 수행될 수 있다. 몇몇 실시예들에서, 에칭 공정은 HBr 플라즈마 가스를 에천트(etchant)로서 이용할 수 있다. 플라즈마 가스의 바이어스 전압은 에칭된 리세스 영역에 대한 희망하는 프로파일을 취득하도록 조정된다. 이 후, 습식 에칭 공정이 수행되어 게이트 구조물(200) 아래에서 리세스들을 안쪽으로 더욱 확장시킬 수 있다. 습식 에칭 공정은 에천트로서 산을 이용할 수 있다.
건식 에칭 공정 또는 후속의 습식 에칭 공정 동안에, 이용된 에천트들은 어떠한 라이너 층(140A)도 실질적으로 제거하지 않을 것이다. 다시 말하면, 라이너 층(140A)의 재료(예컨대, Ⅲ-Ⅴ족 화합물)와 기판(110)의 재료(예컨대, 실리콘) 사이에서 높은 에칭이 선택적으로 존재하도록 하는 방식으로 에칭 공정들이 조정된다. 이에 따라, 에칭 공정들 동안의 기판 재료들의 제거는 라이너 층 재료에 상당한 영향을 미치지 않을 것이다. 다른 실시예들에서의 개구부들(260, 261)에 대한 희망하는 형상 및 프로파일을 달성하기 위해 대안적인 에칭 공정들이 수행될 수 있다는 것이 이해된다.
도 6에서 도시된 바와 같이, 개구부들(260, 261)은 라이너 층(140A)에 직접 접해 있다. 이와 달리, 라이너 층(140A)의 외면의 일부는 개구부들(260, 261)의 부분적인 측벽들을 사실상 구성한다라고 말할 수 있다. 개구부들(260, 261)의 깊이는 실시예마다 다를 수 있다.
이제 도 7을 참조하면, 반도체 재료가 개구부들(260, 261)에서 에피 성장(epi-grown)된다. 반도체 재료는 선택적인 에피 성장 공정(selective epi-growth process; SEG) 또는 다른 적절한 에피 기술 공정을 통해 성장될 수 있다. SEG 공정은 특수한 CVD 공정을 이용할 수 있다. 예를 들어, 특수한 CVD 공정은 낮은 퇴적 레이트 또는 낮은 기판 온도를 구현할 수 있다. 이와 달리, ALD는 SEG 공정을 위해 이용될 수 있다. SEG 공정의 결과로서, 소스/드레인 스트레서 컴포넌트들(280, 281)이 각각 개구부들(260, 261)에서 형성된다.
소스/드레인 스트레서 컴포넌트들(280, 281)은 기판(110)과는 상이한 재료 조성을 갖는다. 소스/드레인 스트레서 컴포넌트들(280, 281)과 기판(210) 사이에 응력을 생성하여 (게이트 구조물(200) 아래의) 채널 영역의 캐리어 이동도가 증대될 수 있도록 상이한 재료 조성이 선택될 수 있다. 증대된 캐리어 이동도는 게이트 전압을 증가시키지 않고서 보다 큰 채널 전류를 가능하게 해준다. 응력은 소스/드레인 스트레서 컴포넌트들(280, 281)과 소스/드레인 스트레서 컴포넌트들 사이에 배치된 기판(110)에 대한 스트레인을 야기시킨다. 이에 따라, 소스/드레인 스트레서 컴포넌트들(280, 281)을 "스트레인드(strained)" 디바이스들이라고 칭할 수 있으며, 기판(110)과 소스/드레인 스트레서 컴포넌트들(280, 281) 사이의 계면을 "스트레인드" 계면이라고 칭할 수 있다.
소스/드레인 스트레서 컴포넌트들(280, 281)은 기판(110)의 표면과 동일 평면을 이루지 않을 수 있다. 사실상, 소스/드레인 스트레서 컴포넌트들(280, 281)은 (도 7에서 도시된 바와 같이) 기판(110) 위 또는 아래로 융기될 수 있다. 형성될 트랜지스터 디바이스가 PMOS 디바이스인 실시예들에서, 소스/드레인 스트레서 컴포넌트들(280, 281)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 형성될 트랜지스터 디바이스가 NMOS 디바이스인 실시예들에서, 소스/드레인 스트레서 컴포넌트들(280, 281)은 실리콘 카바이드(SiC)를 포함할 수 있다.
종래의 제조 공정들의 경우, 라이너 층(140A)은 형성되지 않고, STI 디바이스들은 기판 재료와 직접적으로 접촉할 것이며, 이에 따라 소스/드레인 스트레서 컴포넌트들이 형성된 리세스들의 측벽들의 일부분들을 구성할 것이다. 하지만, 소스/드레인 스트레서 컴포넌트들을 형성하기 위한 SEG 공정은 STI 디바이스들과 같은 유전체 재료 상에서 반도체 재료를 성장시킬 수 없을 수 있다는 것이 관측되어 왔다. 오히려, 소스/드레인 스트레서 컴포넌트들의 반도체 재료는 일반적으로 결정면 상에서 에피 성장된다. 결과적으로, 종래의 공정들에서, 소스/드레인 스트레서 컴포넌트들은 경사진 표면을 가질 수 있다. 이러한 경우들에서, 소스/드레인 스트레서 컴포넌트들은 자유 경계(STI 디바이스들) 상에 서있다(standing)라고 말할 수도 있다. 이것이 발생하면, 소스/드레인 스트레서 컴포넌트들에 의해 제공된 응력은 실질적으로 감소되는데, 이것은 적어도 부분적으로 소스/드레인 스트레서 컴포넌트들과 STI 디바이스간의 계면 영역의 감소로 인한 것이다. 감소된 응력은 채널 영역에서의 (만약 존재하는 경우) 작은 캐리어 이동도 증대를 야기시킨다.
이와 비교하여, 여기서 개시된 실시예들에 따르면, STI 디바이스들(140A)의 형성 이전에 라이너 층(140A)이 형성된다. 라이너 층(140A)은 소스/드레인 스트레서 컴포넌트들(280, 281)의 반도체 재료(즉, SiGe 또는 SiC)를 에피 성장시키는데 적절한 결정 재료를 포함한다. 이에 따라, 소스/드레인 스트레서 컴포넌트들(280, 281)이 형성될 때, 이 컴포넌트들은 라이너 층(140A)의 외부 측벽들 상에서도 형성되며 리세스들(260, 261)을 채우도록 형성될 수 있다. 여기서 개시된 실시예들에 따르면, 소스/드레인 스트레서 컴포넌트들(280, 281)은 자유 경계 상에 서있기보다는 라이너 층(140A)의 결정 재료 상에 서있도록 형성된다라거나 또는 소스/드레인 스트레서 컴포넌트들(280, 281)이 라이너 층(140A)과 직접적으로 물리적 접촉한다라고 말할 수 있다. 결과적으로, STI 디바이스들(150A)은 소스/드레인 스트레서 컴포넌트들(280, 281)에게 응력을 효율적으로 전달할 수 있으며, 이 응력은 게이트 구조물(200) 아래의 채널 영역(250)으로 전송될 수 있다. 이러한 응력으로 인해, 채널 영역(250)에서의 캐리어 이동도는 증대될 수 있고, 이로써 반도체 디바이스 성능을 향상시킬 수 있다.
이제 도 8을 참조하면, 소스/드레인 영역들(290, 291)을 형성하도록 기판(110)에 대해 하나 이상의 주입(implantation) 공정들(290)이 수행될 수 있다. 트랜지스터 디바이스가 PMOS 디바이스인지 또는 NMOS 디바이스인지 여부에 따라, 복수의 p형 또는 n형 도펀트 이온들이 소스/드레인 영역들(290, 291) 내에 주입될 수 있다. 도펀트 이온들은 소스/드레인 스트레서 컴포넌트들(280, 281) 외부에 있는 기판(110)의 영역들 내로 주입될 수 있거나 및/또는 전체적인 소스/드레인 스트레서 컴포넌트들(280, 281)을 관통하지 않을 수 있다는 것이 이해된다. 다시 말하면, 트랜지스터 디바이스의 소스/드레인 영역들(290, 291)은 소스/드레인 스트레서 컴포넌트들(280, 281)과 반드시 일치하거나 또는 이와 정렬될 필요는 없을 수 있다.
몇몇의 실시예들에서, 더미 게이트 구조물들이 STI 디바이스들(150A) 상(위)에 형성될 수 있다는 것이 이해된다. 간략화를 위해, 여기서는 더미 게이트 구조물들은 도시되지 않는다. 뿐만 아니라, 위에서 논의되고 도 2 내지 도 8에서 도시된 실시예들은 "게이트 최초(gate first)" 공정을 수반한다. 본 발명개시의 개념들은 또한 "게이트 최종(gate last)" 공정 또는 하이 k 금속 게이트를 수반한 "하이 k 최종(high-k last)" 공정에 적용될 수 있다. "게이트 최종" 공정과 "하이 k 최종"의 상세사항을 아래에서 간략하게 설명한다.
"게이트 최종" 공정에서, 더미(또는 교체) 게이트 구조물이 기판 위에 형성된다. 더미 게이트 구조물은 하이 k 게이트 유전체, 예컨대 하프늄 산화물(HfOx), 또는 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3, BaTiO3, BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, Al2O3, Si3N4, 산화질화물 등을 포함하는 게이트 유전체를 포함한다. 더미 게이트 구조물은 또한 하이 k 게이트 유전체 위에 형성된 더미 폴리실리콘 게이트 전극을 포함한다. 소스/드레인 영역들의 형성 이후, 더미 폴리실리콘 게이트 전극은 제거되지만, 하이 k 게이트 유전체는 보존된다. 그 후 금속 게이트 전극이 더미 게이트 전극을 대신하여 하이 k 게이트 유전체 위에서 형성된다. 금속 게이트 전극은, N형일 수 있고 Ti, Al, Ta, ZrSi2, 또는 TaN을 포함하는 일 함수 금속, 또는 P형일 수 있고 Mo, Ru, Ir, Pt, PtSi, MoN, 또는 WNx를 포함하는 일 함수 금속을 포함한다. 일 함수 금속은 연관된 각각의 일 함수 값들의 범위를 갖는다. 일 함수 금속은 희망하는 문턱값(Vt) 전압이 달성되도록 자신의 각각의 트랜지스터의 일 함수를 조정한다. 금속 게이트 전극은 또한 게이트 전극의 메인 도전부로서 역할을 하는 금속 충진부를 포함한다. 금속 충진부들은 텅스텐, 알루미늄, 구리, 또는 이들의 조합을 포함할 수 있다.
"하이 k 최종" 공정은 많은 측면들에서 "게이트 최종" 공정과 유사하다. 하지만, "하이 k 최종" 공정에서, 더미 게이트 구조물에서의 게이트 유전체는 또한 더미 게이트 유전체이다. 다르게 말하면, 하이 k 게이트 유전체는 더미 게이트 구조물의 부분으로서 형성되지 않는다. 이보다는, 더미 게이트 유전체(예컨대, 산화물 게이트 유전체)는 초기에 더미 게이트 구조물의 부분으로서 형성된다. 소스/드레인 영역들의 형성 이후, 더미 게이트 유전체와 더미 게이트 전극은 각각 하이 k 게이트 유전체와 금속 게이트 전극으로 교체된다.
"게이트 최종" 또는 "하이 k 최종" 공정들에 의해 형성된 하이 k 금속 게이트는 폴리실리콘 게이트들과 비교하여 향상된 성능을 제공할 수 있다. 간략화를 이유로, "게이트 최종" 및 "하이 k 최종" 공정들의 상세한 공정 흐름들은 여기서는 설명되지 않지만, 이 공정들은 또한 위에서 설명한 본 발명개시의 다양한 양태들로부터 이로울 수 있다는 것이 이해된다. 뿐만 아니라, 반도체 디바이스의 제조를 완성하기 위한 추가적인 제조 공정들이 수행될 수 있다는 것이 이해된다. 예를 들어, 이러한 추가적인 제조 공정들은 상호접속 구조물을 형성하는 것, 패키징하는 것, 및 공정들을 테스트하는 것을 포함할 수 있다. 간략화를 위해, 이러한 추가적인 제조 공정들은 여기서는 자세하게 설명하지 않는다.
본 발명개시의 광범위한 형태들 중 하나는 반도체 디바이스를 포함한다. 이 반도체 디바이스는, 기판 위에 위치한 게이트 구조물; 게이트 구조물 옆에 위치하며 적어도 부분적으로 기판 내에 있는 소스/드레인 컴포넌트; 및 기판 내에 위치하며 소스/드레인 컴포넌트에 인접해 있는 격리 구조물을 포함하며, 격리 구조물은 라이너 층(liner layer)에 의해 적어도 부분적으로 둘러싸여진 유전체부를 포함하며, 라이너 층은 결정 재료를 포함한다.
몇몇 실시예들에서, 라이너 층은 소스/드레인 컴포넌트와 물리적으로 접촉한다.
몇몇 실시예들에서, 라이너 층은 격리 구조물과 소스/드레인 컴포넌트 사이에 응력을 야기시킨다.
몇몇 실시예들에서, 라이너 층의 결정 재료는 기판의 재료와는 상이한 반도체 재료를 포함한다.
몇몇 실시예들에서, 기판은 실리콘을 포함하며; 결정 재료는 Ⅲ-Ⅴ족 화합물과 Ⅱ-Ⅵ족 화합물 중 하나를 포함한다.
몇몇 실시예들에서, 격리 구조물의 유전체부는 얕은 트렌치 격리(STI)를 포함한다.
몇몇 실시예들에서, 소스/드레인 컴포넌트의 재료 조성은 기판의 재료와는 상이하다.
몇몇 실시예들에서, 소스/드레인 컴포넌트는 실리콘 게르마늄 재료와 실리콘 카바이드 재료 중 하나를 포함한다.
본 발명개시의 광범위한 형태들 중의 또 다른 하나는 반도체 디바이스를 포함한다. 이 반도체 디바이스는, 반도체 기판 위에 배치된 게이트; 기판 내의 리세스를 따라 코팅된 트렌치 라이너(trench liner); 트렌치 라이너 상에 배치되고 리세스를 채우는 유전체 트렌치 컴포넌트; 및 기판 내에 배치되고 게이트와 트렌치 라이너 사이에 있는 소스/드레인 스트레서 디바이스를 포함하고, 트렌치 라이너는 반도체 결정 재료를 포함하며, 트렌치 라이너는 소스/드레인 스트레서 디바이스와 직접 접해 있다.
몇몇 실시예들에서, 트렌치 라이너의 반도체 결정 재료는 Ⅲ-Ⅴ패밀리 재료와 Ⅱ-Ⅵ패밀리 재료 중 하나를 포함한다.
몇몇 실시예들에서, 트렌치 라이너는 소스/드레인 스트레서 디바이스에 응력을 전달한다.
몇몇 실시예들에서, 유전체 트렌치 컴포넌트는 트렌치 라이너에 의해 기판의 반도체 재료로부터 격리된다.
몇몇 실시예들에서, 소스/드레인 스트레서 디바이스는 기판의 표면과 실질적으로 동일한 평면을 이루지 않는다.
몇몇 실시예들에서, 소스/드레인 스트레서 디바이스는 실리콘 게르마늄과 실리콘 카바이드 중 하나를 포함한다.
본 발명개시의 광범위한 형태들 중의 또 다른 하나는 반도체 디바이스를 제조하는 방법을 포함한다. 본 방법은, 반도체 기판 내에 리세스를 형성하는 단계; 반도체 기판의 재료와는 상이한 반도체 결정 재료를 포함한 라이너 층을 리세스를 따라 형성하는 단계; 그런 후 유전체 재료로 리세스를 채우는 단계로서, 유전체 재료는 라이너 층에 의해 적어도 부분적으로 둘러싸여지도록 라이너 층 상에서 형성되는 것인, 상기 리세스를 채우는 단계; 및 소스/드레인 컴포넌트를 기판 내에 형성하는 단계로서, 상기 소스/드레인 컴포넌트는 라이너 층과 물리적으로 접촉하는 것인, 상기 소스/드레인 컴포넌트 형성 단계를 포함한다.
몇몇 실시예들에서, 라이너 층과 소스/드레인 컴포넌트간의 물리적 접촉은 소스/드레인 컴포넌트에 대한 응력을 야기시킨다.
몇몇 실시예들에서, 라이너 층은 Ⅲ-Ⅴ족 화합물과, Ⅱ-Ⅵ족 화합물로 구성된 그룹으로부터 선택된 재료를 포함한다.
몇몇 실시예들에서, 소스/드레인 컴포넌트를 형성하는 단계는, 기판 내에 개구부를 형성하는 단계와; 실리콘 게르마늄 재료와 실리콘 카바이드 재료 중 하나를 개구부 내에서 에피 성장(epi-growing)시키는 단계를 포함한다.
몇몇 실시예들에서, 개구부를 형성하는 단계는, 하나 이상의 에칭 공정들 동안에 라이너 층이 실질적으로 에칭되지 않도록 하는 방식으로, 기판에 대해 하나 이상의 에칭 공정들을 수행하는 단계를 포함한다.
몇몇 실시예들에서, 반도체 디바이스를 제조하는 방법은, 소스/드레인 컴포넌트를 형성하기 전에, 기판 위에 게이트 구조물을 형성하는 단계를 더 포함한다.
이상과 같이 뒤따르는 상세한 설명을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다. 예를 들어, 여기서 개시된 실시예들은 게이트 교체 공정(또는 게이트 최종 공정)에서 구현될 수 있거나, 또는 게이트 최초 공정과 게이트 최종 공정을 포함한 하이브리드 공정에서 구현될 수 있다.
Claims (10)
- 반도체 디바이스에 있어서,
기판 위에 위치한 게이트 구조물;
상기 게이트 구조물 옆에 위치하고 적어도 부분적으로 상기 기판 내에 위치하는 소스/드레인 컴포넌트; 및
상기 기판 내에 위치하며 상기 소스/드레인 컴포넌트에 인접해 있는 격리 구조물
을 포함하며,
상기 격리 구조물은 라이너 층(liner layer)에 의해 적어도 부분적으로 둘러싸여진 유전체부를 포함하며;
상기 라이너 층은 결정 재료(crystal material)를 포함하는 것인, 반도체 디바이스. - 제1항에 있어서, 상기 라이너 층은 상기 격리 구조물과 상기 소스/드레인 컴포넌트 사이에 응력을 야기시키는 것인, 반도체 디바이스.
- 제1항에 있어서, 상기 라이너 층의 결정 재료는 상기 기판의 재료와는 상이한 반도체 재료를 포함하는 것인, 반도체 디바이스.
- 제3항에 있어서,
상기 기판은 실리콘을 포함하며;
상기 결정 재료는 Ⅲ-Ⅴ족 화합물과 Ⅱ-Ⅵ족 화합물 중 하나를 포함하는 것인, 반도체 디바이스. - 제1항에 있어서, 상기 격리 구조물의 유전체부는 얕은 트렌치 격리(shallow trench isolation; STI)를 포함하는 것인, 반도체 디바이스.
- 제1항에 있어서, 상기 소스/드레인 컴포넌트의 재료 조성은 상기 기판의 재료 조성과는 상이한 것인, 반도체 디바이스.
- 반도체 디바이스에 있어서,
반도체 기판 위에 배치된 게이트;
상기 기판 내의 리세스를 따라 코팅된 트렌치 라이너(trench liner);
상기 트렌치 라이너 상에 배치되고 상기 리세스를 채우는 유전체 트렌치 컴포넌트; 및
상기 기판 내에 배치되고 상기 게이트와 상기 트렌치 라이너 사이에 있는 소스/드레인 스트레서 디바이스
를 포함하고,
상기 트렌치 라이너는 반도체 결정 재료(semiconductor crystal material)를 포함하며,
상기 트렌치 라이너는 상기 소스/드레인 스트레서 디바이스와 직접 접해 있는 것인, 반도체 디바이스. - 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판 내에 리세스를 형성하는 단계;
상기 반도체 기판의 재료와는 상이한 반도체 결정 재료를 포함한 라이너 층(liner layer)을 상기 리세스를 따라 형성하는 단계;
그런 후 유전체 재료로 상기 리세스를 채우는 단계로서, 상기 유전체 재료는 상기 라이너 층에 의해 적어도 부분적으로 둘러싸여지도록 상기 라이너 층 상에서 형성되는 것인, 상기 리세스를 채우는 단계; 및
소스/드레인 컴포넌트를 상기 반도체 기판 내에 형성하는 단계로서, 상기 소스/드레인 컴포넌트는 상기 라이너 층과 물리적으로 접촉하는 것인, 상기 소스/드레인 컴포넌트 형성 단계
를 포함한, 반도체 디바이스를 제조하는 방법. - 제8항에 있어서, 상기 소스/드레인 컴포넌트 형성 단계는,
상기 반도체 기판 내에 개구부를 형성하는 단계; 및
실리콘 게르마늄 재료와 실리콘 카바이드 재료 중 하나를 상기 개구부 내에서 에피 성장(epi-growing)시키는 단계
를 포함한 것인, 반도체 디바이스를 제조하는 방법. - 제8항에 있어서, 상기 소스/드레인 컴포넌트를 형성하기 전에, 상기 반도체 기판 위에 게이트 구조물을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/295,178 | 2011-11-14 | ||
| US13/295,178 US9601594B2 (en) | 2011-11-14 | 2011-11-14 | Semiconductor device with enhanced strain |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130053362A true KR20130053362A (ko) | 2013-05-23 |
| KR101472176B1 KR101472176B1 (ko) | 2014-12-12 |
Family
ID=48279747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120034456A KR101472176B1 (ko) | 2011-11-14 | 2012-04-03 | 증대된 스트레인을 갖는 반도체 디바이스 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9601594B2 (ko) |
| KR (1) | KR101472176B1 (ko) |
| CN (1) | CN103107197B (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013095376A1 (en) * | 2011-12-20 | 2013-06-27 | Intel Corporation | Strained channel region transistors employing source and drain stressors and systems including the same |
| US9941405B2 (en) | 2016-03-21 | 2018-04-10 | Samsung Electronics Co., Ltd. | Nanosheet and nanowire devices having source/drain stressors and methods of manufacturing the same |
| US9871139B2 (en) | 2016-05-23 | 2018-01-16 | Samsung Electronics Co., Ltd. | Sacrificial epitaxial gate stressors |
| CN108074814B (zh) * | 2016-11-11 | 2020-06-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US10446683B2 (en) * | 2017-09-12 | 2019-10-15 | Globalfoundries Inc. | Methods, apparatus and system for forming sigma shaped source/drain lattice |
| US10439026B2 (en) * | 2017-10-17 | 2019-10-08 | Globalfoundries Inc. | Fins with single diffusion break facet improvement using epitaxial insulator |
| US10790391B2 (en) * | 2018-06-27 | 2020-09-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Source/drain epitaxial layer profile |
| CN113471138B (zh) * | 2021-07-05 | 2023-10-24 | 长鑫存储技术有限公司 | 半导体基底的制备方法及半导体器件 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5652176A (en) * | 1995-02-24 | 1997-07-29 | Motorola, Inc. | Method for providing trench isolation and borderless contact |
| US6413828B1 (en) * | 2000-03-08 | 2002-07-02 | International Business Machines Corporation | Process using poly-buffered STI |
| KR100382722B1 (ko) * | 2000-11-09 | 2003-05-09 | 삼성전자주식회사 | 트렌치 소자분리막 및 그 제조방법 |
| KR100389923B1 (ko) * | 2001-01-16 | 2003-07-04 | 삼성전자주식회사 | 트렌치 소자 분리구조를 가지는 반도체 소자 및 트렌치소자 분리 방법 |
| JP2004128123A (ja) * | 2002-10-01 | 2004-04-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US20040164373A1 (en) * | 2003-02-25 | 2004-08-26 | Koester Steven John | Shallow trench isolation structure for strained Si on SiGe |
| CN100437970C (zh) * | 2003-03-07 | 2008-11-26 | 琥珀波系统公司 | 一种结构及用于形成半导体结构的方法 |
| JP3951134B2 (ja) * | 2003-07-24 | 2007-08-01 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| KR100511924B1 (ko) * | 2003-12-19 | 2005-09-05 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| WO2005112129A1 (ja) * | 2004-05-13 | 2005-11-24 | Fujitsu Limited | 半導体装置およびその製造方法、半導体基板の製造方法 |
| JP4369379B2 (ja) * | 2005-02-18 | 2009-11-18 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| US7579617B2 (en) * | 2005-06-22 | 2009-08-25 | Fujitsu Microelectronics Limited | Semiconductor device and production method thereof |
| US20070069307A1 (en) * | 2005-09-27 | 2007-03-29 | Kentaro Eda | Semiconductor device and method of manufacturing the same |
| US7678630B2 (en) * | 2006-02-15 | 2010-03-16 | Infineon Technologies Ag | Strained semiconductor device and method of making same |
| US8017472B2 (en) * | 2006-02-17 | 2011-09-13 | Infineon Technologies Ag | CMOS devices having stress-altering material lining the isolation trenches and methods of manufacturing thereof |
| US7727856B2 (en) * | 2006-12-24 | 2010-06-01 | Chartered Semiconductor Manufacturing, Ltd. | Selective STI stress relaxation through ion implantation |
| US20080157200A1 (en) * | 2006-12-27 | 2008-07-03 | International Business Machines Corporation | Stress liner surrounded facetless embedded stressor mosfet |
| US20080290420A1 (en) | 2007-05-25 | 2008-11-27 | Ming-Hua Yu | SiGe or SiC layer on STI sidewalls |
| US9130058B2 (en) * | 2010-07-26 | 2015-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming crown active regions for FinFETs |
| US8790991B2 (en) * | 2011-01-21 | 2014-07-29 | International Business Machines Corporation | Method and structure for shallow trench isolation to mitigate active shorts |
| CN102881694A (zh) * | 2011-07-14 | 2013-01-16 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US9299837B2 (en) * | 2013-05-22 | 2016-03-29 | Globalfoundries Inc. | Integrated circuit having MOSFET with embedded stressor and method to fabricate same |
-
2011
- 2011-11-14 US US13/295,178 patent/US9601594B2/en active Active
-
2012
- 2012-04-03 KR KR1020120034456A patent/KR101472176B1/ko active IP Right Grant
- 2012-04-09 CN CN201210102388.7A patent/CN103107197B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN103107197B (zh) | 2017-03-01 |
| US20130119405A1 (en) | 2013-05-16 |
| KR101472176B1 (ko) | 2014-12-12 |
| US9601594B2 (en) | 2017-03-21 |
| CN103107197A (zh) | 2013-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220352151A1 (en) | Method of manufacturing semiconductor device | |
| US20230387304A1 (en) | Method of fabricating a source/drain recess in a semiconductor device | |
| US9419099B2 (en) | Method of fabricating spacers in a strained semiconductor device | |
| US9685441B2 (en) | Semiconductor device with tunable work function | |
| KR101472176B1 (ko) | 증대된 스트레인을 갖는 반도체 디바이스 | |
| CN103928515B (zh) | 半导体器件及其制造方法 | |
| CN102610637B (zh) | 制造应变的源极/漏极结构的方法 | |
| CN103066124B (zh) | 具有多个应力结构的半导体器件及其制造方法 | |
| KR101699133B1 (ko) | 반도체 구조물 및 그 제조 방법 | |
| US9337190B2 (en) | Semiconductor device including dummy isolation gate structure and method of fabricating thereof | |
| US8659089B2 (en) | Nitrogen passivation of source and drain recesses | |
| CN102290374A (zh) | 制造集成电路装置的方法 | |
| US20170005196A1 (en) | Semiconductor device and manufacturing method thereof | |
| US10163724B2 (en) | Integrated circuit device and method of manufacturing same | |
| US10090397B2 (en) | Semiconductor device structure and method for forming the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20120403 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20130612 Patent event code: PE09021S01D |
|
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20131231 Patent event code: PE09021S01D |
|
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20140730 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20131231 Comment text: Notification of reason for refusal Patent event code: PE06011S01I Patent event date: 20130612 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |
|
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| PX0901 | Re-examination |
Patent event code: PX09011S01I Patent event date: 20140730 Comment text: Decision to Refuse Application Patent event code: PX09012R01I Patent event date: 20140227 Comment text: Amendment to Specification, etc. Patent event code: PX09012R01I Patent event date: 20130812 Comment text: Amendment to Specification, etc. |
|
| PX0701 | Decision of registration after re-examination |
Patent event date: 20140916 Comment text: Decision to Grant Registration Patent event code: PX07013S01D Patent event date: 20140829 Comment text: Amendment to Specification, etc. Patent event code: PX07012R01I Patent event date: 20140730 Comment text: Decision to Refuse Application Patent event code: PX07011S01I Patent event date: 20140227 Comment text: Amendment to Specification, etc. Patent event code: PX07012R01I Patent event date: 20130812 Comment text: Amendment to Specification, etc. Patent event code: PX07012R01I |
|
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20141205 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20141205 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20171127 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20171127 Start annual number: 4 End annual number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20181123 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20181123 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20191127 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20191127 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20201125 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20211123 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20221123 Start annual number: 9 End annual number: 9 |