CN102290374A - 制造集成电路装置的方法 - Google Patents

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Abstract

本发明提供一种制造集成电路(IC)装置的方法。以上所揭露的方法在IC装置的表面接近量(Surface Proximity)以及顶端深度(Tip Depth)上提供受到改善的控制。在一实施例中，上述方法是利用，于IC装置的源极区与漏极区之中形成掺杂区及轻掺杂源极与漏极(Lightly Doped Source and Drain；LDD)区，来达成受到改善的控制。掺杂区是以相对于LDD区的掺质型态来进行植入。

Description

制造集成电路装置的方法
技术领域
本发明一般是有关于一种集成电路(IC)装置以及制造集成电路装置的方法，且特别是有关于一种具有受到改善的控制的表面接近量(Surface Proximity)与顶端深度(Tip Depth)的IC装置及其制造方法。
背景技术
半导体IC工业已历经快速成长的阶段。在IC发展的过程中，当几何尺寸[亦即使用制造程序所能产生的最小组件(或线)]已经缩小时，功能密度(亦即每一芯片范围中内连接装置的数量)已经普遍地增加。通过增加制造效率及降低相关的成本，此一尺度降低的程序普遍地提供许多优点。上述的尺度降低亦已增加加工与制造IC的复杂度，且为了实现上述的优点，在IC制造上类似的发展是必须的。例如，当半导体装置[例如金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistors；MOSFETs)]的尺度透过各种技术节点而降低时，应变型(Strained)源极/漏极(S/D)特征[例如压力源区域(Stressor Regions)]已使用磊晶[Epitaxial(Epi)]半导体材料来强化载子(Carrier)的移动率，并改善装置的性能。形成具有压力源区域的MOSFET是经常实施磊晶成长(Epitaxially Grown)硅(Si)以形成抬升的n型装置的源极与漏极特征，且经常实施磊晶成长硅化锗(SiGe)以形成抬升的p型装置的源极与漏极特征。与上述源极与漏极特征的形状、配置以及材料有关的各种技术已被实施，以尝试并更进一步地改善晶体管装置的性能。虽然，现有的方法一般已经适合于其所欲的目的，然而其尚无法完全满足各方面的要求。
发明内容
本发明的目的是在提供一种制造集成电路装置的方法，此方法可在IC装置的表面接近量以及顶端深度上提供受到改善的控制。
本发明提供许多不同的实施例。本发明的一实施例的其中一较广的型式包含一方法。此方法包含提供半导体基材；形成栅极结构于上述半导体基材之上；以第一掺质于上述半导体基材之上执行第一植入工艺，进而在半导体基材中形成轻掺杂源极与漏极(Lightly Doped Source and Drain；LDD)区，其中栅极结构插入于LDD区中；以第二掺质(第二掺质是相对于第一掺质)于上述半导体基材之上执行第二植入工艺，进而在半导体基材中形成掺杂区，其中栅极结构是插入于上述掺杂区中；形成栅极结构的间隙壁(Spacers)；以及在上述栅极结构的二侧形成源极与漏极特征。
本发明的一实施例的其中另一较广的型式包含一方法。此方法包含提供具有第一及第二区域的半导体基材；分别在半导体基材上的第一及第二区域的内形成第一及第二栅极结构；分别在第一及第二区域中形成第一及第二LDD区；形成介电层于半导体基材之上，其中包含位在第二栅极结构之上；在半导体基材第二区域内的第二栅极结构的二侧形成掺杂区；形成第一及第二栅极结构的间隙壁；在半导体基材中的第一栅极结构的二侧形成第一凹陷部(Recess)；磊晶成长第一半导体材料以填充第一凹陷部；在半导体基材中的第二栅极结构的二侧形成第二凹陷部；以及磊晶成长第二半导体材料以填充第二凹陷部，其中第二半导体材料不同于第一半导体材料。
根据本发明的又一较广的型式提供一方法。此方法包含提供具有第一及第二区域的半导体基材；分别在半导体基材上的第一及第二区域之内形成第一及第二栅极结构；分别第一及第二区域中形成第一及第二LDD区；在第一及第二栅极结构的侧壁上形成偏移间隙壁(Offset Spacers)；在半导体基材第二区域内的第二栅极结构的二侧形成掺杂区；在半导体基材中的第一栅极结构的二侧形成第一凹陷部；磊晶成长第一半导体材料以填充第一凹陷部；形成第一及第二栅极结构的主要间隙壁；在半导体基材中的第二栅极结构的二侧形成第二凹陷部；以及磊晶成长第二半导体材料以填充第二凹陷部，其中第二半导体材料不同于第一半导体材料。
本发明的优点在于，透过额外的植入以在装置的源极区与漏极区之中形成掺杂区，其中掺杂区的掺质型态是相对于先前用来形成LDD区的掺质型态，借此强化基材的蚀刻选择性。此外，本发明的方法可产生受到改善的装置性能，例如：在短通道效应中受到改善的控制、增加的饱和电流、冶金(Metallurgical)栅极长度中受到改善的控制、增加的载子移动率、以及介于S/D特征与硅化物特征之间的降低的接触电阻。故本发明可提升IC装置的性能，并增加IC装置产品的竞争性。
附图说明
为了能够对本发明有最佳的理解，请参照上述的详细说明并配合相应的附图。要强调的是，根据工业的标准常规，附图中的各种特征并未依比例绘示且仅用来做为说明之用。事实上，为了讨论的清楚起见，可任意地放大或缩小各种特征的尺寸。相关附图内容说明如下。
图1是绘示根据本发明的一实施例的制造IC装置的方法的流程图；
图2至图10是分别绘示根据一实施例的IC装置于各个制造阶段的概略性剖面图，其中各个制造阶段是根据图1的方法而来；
图11是绘示根据本发明的另一实施例的制造IC装置的方法的流程图；
图12至图21是分别绘示根据一实施例的IC装置于各个制造阶段的概略性剖面图，其中各个制造阶段是根据图11的方法而来。
【主要组件符号说明】
100：制造IC装置的方法        102：区块
104：区块                    106：区块
108：区块                    110：区块
112：区块                    114：区块
116：区块                    118：区块
120：区块                    122：区块
124：区块                    126：区块
200：IC装置                  210：基材
212：NFET装置区              214：PFET装置区
216：隔离特征                220：栅极结构
221：栅极结构                222：栅极介电层
224：栅极层                  226：硬屏蔽层
228：LDD区                   230：LDD区
230A：LDD区                  232：介电层
234：光阻层                  236：植入工艺
238：掺杂区                    240：间隙壁衬垫
242：间隙壁                    244：覆盖层
246：覆盖层                    248：光阻层
250：凹陷部                    252：源极与漏极特征
254：覆盖层                    256：覆盖层
258：光阻层                    260：凹陷部
261A：晶面                     261B：晶面
261C：晶面                     261D：晶面
261E：晶面                     261F：晶面
262：源极与漏极特征            300：制造IC装置的方法
302：区块                      304：区块
306：区块                      308：区块
310：区块                      312：区块
314：区块                      316：区块
318：区块                      320：区块
322：区块                      324：区块
326：区块                      400：IC装置
410：基材                      412：NFET装置区
414：PFET装置区                416：隔离特征
420：栅极结构                  421：栅极结构
422：栅极介电层                424：栅极层
426：硬屏蔽层                  428：LDD区
430：LDD区                     430A：LDD区
432：间隙壁衬垫                434：偏移间隙壁
436：光阻层                    438：植入工艺
440：掺杂区                    442：覆盖层
444：覆盖层                    446：光阻层
448：陷部                      450：源极与漏极特征
452：间隙壁                    454：覆盖层
456：覆盖层                    458：光阻层
460：凹陷部               461A：晶面
461B：晶面                461C：晶面
461D：晶面                461E：晶面
461F：晶面                462：源极与漏极特征
t：厚度                   α1：角度
α2：角度                 θ1：角度
θ2：角度
具体实施方式
可理解的是，本发明以下提供许多不同的实施例或范例，其是用以施行本发明的不同特征。特定的组件和配置的范例描述如下，借以简化本发明。当然，这些仅做为范例而并非用来限制本发明。例如，以下说明中所述的第一特征形成于第二特征上，或第一特征形成在第二特征之上，可包含第一特征及第二特征形成直接接触的实施例，亦可包含额外的特征形成于第一及第二特征间，使得第一及第二特征无直接接触的实施例。再者，为了简化及清楚说明起见，重复使用参考数字及/或符号于各实施例中，然而此重复本身并非规定所讨论的各实施例及/或配置之间必须有任何的关联。
图1是绘示根据本发明的各种观点的一实施例的制造IC装置的方法100的流程图。方法100开始于区块102，提供具有第一及第二区域的半导体基材。在区块104中，分别在半导体基材上的第一及第二区域之内形成第一及第二栅极结构。在区块106中，分别在半导体基材的第一及第二区域中形成第一及第二LDD区。方法继续进行至区块108，在半导体基材之上形成介电层。在区块110中，在半导体基材第二区域内的第二栅极结构的二侧形成掺杂区。掺杂区包含一掺质，此掺质的型态是相对于用来形成第二LDD区的掺质的型态。在区块112中，方法100包含形成第一及第二栅极结构的主要间隙壁。
在区块114及区块116中，在第二区域之上形成第一保护层，且在半导体基材第一区域中的第一栅极结构的二侧形成第一凹陷部。方法继续进行至区块118，磊晶成长第一半导体材料以填充第一凹陷部，进而在第一区域中形成源极与漏极特征。在区块120及区块122中，从第二区域移除第一保护层，在第一区域之上形成第二保护层，并在半导体基材中的第二栅极结构的二侧形成第二凹陷部。在区块124中，磊晶成长第二半导体材料以填充第二凹陷部，进而形成第二区域的源极与漏极特征。方法继续进行至区块126，完成IC装置的制造。额外的步骤可在方法100之前、之中与之后被提供，且部分以下所述的步骤能够被置换或删除以做为本方法额外的实施例。以下的讨论是介绍IC装置的各种实施例，其中IC装置可根据图1的方法100加以制造。
图2至图10是分别绘示根据一实施例的IC装置200于各个制造阶段的概略性剖面图，其中各个制造阶段是根据图1的方法100而来。为了清楚起见，以期对本发明的发明概念能有较佳的了解，图2至图10已经被简化。在所绘的实施例中(如以下即将进一步讨论的实施例)，IC装置200包含FET装置，特别是n型通道FET(NEET)以及p型通道FET(PFET)。IC装置200还可包含内存单元(Memory Cells)及/或逻辑电路、如电阻、电容、电感及/或熔丝(Fuses)的被动组件、以及主动组件[例如MOSFETs、互补式金属氧化物半导体晶体管(Complementary Metal-Oxide-Semiconductor Transistors；CMOSs)、高压晶体管及/或高频晶体管]、其它适当组件或上述的组合。额外特征可被加入至IC装置200中，且部分以下所述的特征能够被置换或删除以做为IC装置200额外的实施例。
在图2中，提供基材210。在所绘的实施例中，基材210包含硅的半导体基材料。上述基材料可为p型或n型基材。此外，基材210包含其它元素半导体[例如锗(Germanium)]；包含碳化硅(Silicon Carbide)、砷化镓(GalliumArsenic)、磷化镓(Gallium Phosphide)、磷化铟(Indium Phosphide)、砷化铟(IndiumArsenide)及/或锑化铟(Indium Antimonide)的复合半导体(CompoundSemiconductor)；包含硅化锗(SiGe)、磷砷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化铝镓(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)及/或磷砷化镓铟(GaInAsP)的合金半导体；或上述的组合。在又一其它实施例中，基材210为绝缘体硅(Semiconductor On Insulator；SOI)。在其它实施例中，基材210可包含掺杂磊晶层、梯度(Gradient)半导体层、及/或覆盖在不同型态的另一半导体层之上的半导体层(例如在硅锗层上的硅层)。
基材210可包含依据已知技艺中所熟知的设计需求而来的各种掺杂区(例如p型井或n型井)。掺杂区可用p型掺质[例如硼(Boron)或二氟化硼(BF2)]；n型掺质[例如磷(Phosphorus)或砷]；或上述的组合来加以掺杂。掺杂区可直接形成在基材210上的p型井结构中、n型井结构中、双井(Dual-Well)结构中、或使用一抬升结构(Raised Structure)而直接形成在基材210上。IC装置200包含基材210的装置区212以及其它的装置区214，因此，在装置区212及装置区214中，基材210均可包含为一特定装置配置的各种掺杂区。在所绘的实施例中，上述NFET将形成在装置区212中(其被称之为NFET装置区)，且上述PFET将形成在装置区214中(其被称之为PFET装置区)。因此，装置区212可包含为NFET装置而配置的掺杂区，且装置区214可包含为PFET装置而配置的掺杂区。
隔离特征216形成于基材210中，借以隔离基材210的各种区域(例如装置区212与装置区214)。隔离特征216亦可隔离将装置区212及装置区214与其它装置(未绘示)隔离。隔离特征216利用隔离技术[例如硅区域氧化法(LOCOS)或浅沟渠隔离(STI)]来定义并电性隔离各种区域。隔离特征216包含氧化硅(Silicon Oxide)、氮化硅(Silicon Nitride)、氮氧化硅(Silicon Oxynitride)、其它适当的材料或上述材料的组合。隔离特征216可通过任何适当的工艺来形成。举例来说，STI的形成可包含微影工艺、蚀刻一沟渠于基材中(例如，使用干式蚀刻与/或湿式蚀刻工艺)，以及以一或多种介电材料填充上述沟渠[例如，使用化学气相沉积(CVD)工艺]。被填充的沟渠可具有如填充有氮化硅或氧化硅的热氧化衬垫层(Thermal Oxide Liner Layer)的多层结构。在另一范例中，STI结构可使用如下之一工艺序列来产生：成长衬垫氧化物(Pad Oxide)、形成低压化学气相沉积(LPCVD)氮化物层、使用光阻与遮蔽(Masking)图案化STI开口部、蚀刻一沟渠于基材中、选择性地成长热氧化沟渠衬垫以改善沟渠界面、以氧化物填充上述沟渠、使用化学机械研磨(Chemical Mechanical Polishing；CMP)工艺来回蚀并平坦化、以及使用氮化物剥除工艺(Stripping Processes)来移除氮化硅。
IC装置200包含NFET装置的栅极结构220以及PFET装置的栅极结构221。栅极结构220是设置在基材210中的NFET装置区212之上，且栅极结构221是设置在基材210中的PFET装置区214之上。在所绘的实施例中，栅极结构220与栅极结构221包含栅极介电层222、栅极层224(称之为栅极电极)、以及硬屏蔽(Hard Mask)层226。栅极介电层222、栅极层224、以及硬屏蔽层226形成栅极结构220与栅极结构221的栅极堆叠。栅极结构220与栅极结构221可包含如已知技艺所熟知的额外的层。利用沉积、微影图案化、蚀刻工艺或上述工艺的组合来形成栅极结构220与栅极结构221。沉积工艺包含CVD、物理气相沉积(Physical Vapor Deposition；PVD)、原子层沉积(Atomic LayerDeposition；ALD)、高密度等离子化学气相沉积(High Density Plasma ChemicalVapor Deposition；HDPCVD)、有机金属化学气相沉积(Metal Organic CVD；MOCVD)、远距离等离子化学气相沉积(Remote Plasma CVD；RPCVD)、等离子增强化学气相沉积(Plasma Enhanced CVD；PECVD)、电镀(Plating)、其它适当的沉积工艺、或上述的组合。微影图案化工艺包含光阻涂布[例如旋转涂布(Spin-On Coating)]、软烘烤(Soft Baking)、屏蔽对齐(Mask Aligning)、曝光、曝光后烘烤(Post-Exposure Baking)、光阻显影(Developing The Photoresist)、清洗(Rinsing)、干燥[例如硬烘烤(Hard Baking)]、其它适当工艺、或上述工艺的组合。此外，微影曝光工艺可被其它适当方法[例如无屏蔽微影(MasklessPhotolithography)、电子束写入(Electron-Beam Writing)、或离子束写入(Ion-Beam Writing)]所执行或取代。蚀刻工艺包含干式蚀刻、湿式蚀刻、其它蚀刻方法、或上述的组合。栅极结构220与栅极结构221可利用相同的工艺步骤与工艺材料来同时形成；利用各种的工艺步骤与工艺材料而分别独立地形成；或使用上述同时形成的工艺步骤与工艺材料，以及上述独立形成的工艺步骤与工艺材料的组合来形成。
栅极介电层222是形成在基材210之上，且包含介电材料(例如氧化硅、氮氧化硅、氮化硅、高介电系数的介电材料、其它适当的介电材料、或上述材料的组合)。例示性的高介电系数的介电材料包含如二氧化铪(HfO2)、硅氧化铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化铪钽(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、其它适当材料、或上述材料的组合。栅极介电层222可包含多层结构。例如，栅极介电层222可包含界面层(Interfacial Layers)，以及形成在上述界面层上的高介电系数材料层。例示性界面层可为利用热工艺或ALD工艺所形成的成长氧化硅层。
栅极层224是形成于栅极介电层222之上。在本实施例中，栅极层224为多晶硅(Polycrystalline Silicon/Polysilicon)层。多晶硅层可被掺杂成具有适当的传导性。此外，假如其是欲形成一虚拟栅极并于后续的栅极置换工艺中加以置换，则多晶硅层并不需要进行掺杂。再者，栅极层224可包含具有适当功函数(Work Function)的传导层，因此，栅极层224亦可称之为功函数层。功函数层包含任何适当的材料，使得此层能够被调整成具有适当的功函数层，借此强化相关装置的性能。例如，假如需要应用于PFET装置的p型功函数金属[p金属(p-Metal)]，则可使用氮化钛(TiN)或氮化钽(TaN)。另一方面，假如需要应用于NFET装置的n型功函数金属(n金属)，则可使用钽、钛铝(TiAl)、氮化铝钛(TiAlN)、碳氮化钽(TaCN)。功函数层可包含掺杂传导氧化物材料。栅极层224可包含其它传导材料，例如铝、铜、钨(Tungsten)、金属合金、金属硅化物(MetalSilicide)、其它适当的材料、或上述材料的组合。例如，栅极层224包含一功函数层，另一传导层可形成在上述功函数层之上。
硬屏蔽层226是形成于栅极层224之上。硬屏蔽层226包含氧化硅、氮化硅、氮氧化硅、碳化硅、其它适当的介电材料、或上述材料的组合。硬屏蔽层226可具有多层结构。
在图3中，LDD区是形成在基材210的装置区212与装置区214的源极区与漏极区之中。在所绘的实施例中，LDD区228是形成于基材210的NFET装置区212之中，且栅极结构220插入于LDD区228之中；LDD区230是形成于基材210的PFET装置区214之中，且栅极结构221插入于LDD区230之中。LDD区228与LDD区230是对准栅极结构220与栅极结构221的栅极堆叠的侧壁。LDD区228与LDD区230是以离子植入(Ion Implantation)工艺、扩散工艺、其它适当工艺、或上述工艺的组合所形成。在NFET装置区212中的LDD区228形成的过程中，可对PFET装置区214进行保护，且在PFET装置区214中的LDD区230形成的过程中，可对NFET装置区212进行保护。例如，在NFET装置区212中的LDD区228形成的过程中，光阻层或硬屏蔽层可在PFET装置区214之上沉积并图案化，且在PFET装置区214中的LDD区230形成的过程中，光阻层或硬屏蔽层可在NFET装置区212之上沉积并图案化。在所绘的实施例中，NFET装置的LDD区228(NLDD)是以n型掺质(例如磷或砷)进行掺杂，且PFET装置的LDD区230(PLDD)是以p型掺质(硼或二氟化硼)进行掺杂。
在图4中，介电层232是形成于基材210之上，且掺杂特征是形成于基材210的PFET装置区214之中。在所绘的实施例中，介电层232包含氧化物材料(例如氧化硅或氮氧化硅)。此外，介电层232包含氮化硅。光阻层(或硬屏蔽层)234是在NFET装置区212之上沉积并图案化，且植入工艺236是在PFET装置区214上执行，借以在基材210的PFET装置区214中形成掺杂区238。植入工艺236所利用的掺质的型态是相对于LDD区230的掺质的型态。在所绘的实施例中，由于LDD区230是以p型掺质进行掺杂，所以掺杂区238以n型掺质(例如磷或砷)进行掺杂。在植入工艺236中，介电层232是做为一屏蔽，使得栅极结构221插入至基材210的掺杂区238之中，与LDD区230相同的是，掺杂区238与栅极结构221间隔有一距离。特别的是，掺杂区238是以一距离与栅极结构221互相间隔，其中上述距离是等同于设置在栅极结构221的侧壁上的介电层232的厚度t。在植入工艺236之后，LDD区230A留存于基材210的PFET装置区214之中。如以下即将进一步讨论的内容，由于掺杂区238具有不同于留存的LDD区230A的掺杂种类(Doping Species)，包含掺杂区238的基材210的蚀刻速率是大于包含LDD区230A的基材210的蚀刻速率。在此之后，图案化的光阻层234是以如光阻剥除工艺加以移除。
在图5中，形成栅极结构220与栅极结构221的间隙壁。在所绘的实施例中，以一适当工艺形成间隙壁衬垫240与间隙壁242。例如，介电层(例如氮化硅层)是完全沉积在IC装置200之上，其中包含沉积在介电层232之上；接着，上述如氮化硅层的介电层以及介电层232进行非等向性(Anisotropically)蚀刻，借此移除介电层232以形成如图5所示的间隙壁衬垫240，并借此移除上述如氮化硅层的介电层以形成如图5所示的间隙壁242。间隙壁衬垫240与间隙壁242是设置在邻近于栅极结构220与栅极结构221的栅极堆叠(栅极介电层222、栅极层224、以及硬屏蔽层226)的侧壁之处。此外，间隙壁242包含其它介电材料(例如氧化硅、氮氧化硅、或上述材料的组合)。间隙壁衬垫240亦可包含其它适当的介电材料。
在图6至图10中，进行S/D工程以配置NFET装置的NFET装置区212的S/D区，并配置PFET装置的PFET装置区214的S/D区。在图6与图7中，S/D特征是形成在NFET装置区212中。例如，在图6中，移除在NFET装置区212中栅极结构220二侧的基材210的部分，特别是在上述NFET装置的源极区以及漏极区。在所绘的实施例中，覆盖(Capping)层244、其它覆盖层246、以及光阻层248是形成于IC装置200之上，且被图案化以在NFET装置区212的工艺中保护PFET装置。覆盖层244可包含氧化物材料，且覆盖层246可包含氮化物材料。覆盖层244与覆盖层246可包含其它已知技艺中所熟知的适当材料。光阻层248可包含抗反射涂布(Antireflective Coating)层[例如底部抗反射涂布(Bottom Antireflective Coating；BARC)层及/或顶部抗反射涂布(TopAntireflective Coating；TARC)层]。被图案化的覆盖层244、覆盖层246与光阻层248可利用微影图案化工艺来形成。例示性微影图案化工艺可包含光阻涂布、软烘烤、屏蔽对齐、曝光、曝光后烘烤、光阻显影、以及硬烘烤之工艺步骤。微影曝光工艺亦可被其它适当技术[如无屏蔽微影、电子束写入、离子束写入、以及分子压印(Molecular Imprint)]所执行或取代。
接着蚀刻工艺移除部分的基材210，借以在基材210中形成凹陷部250。凹陷部250是形成于NFET装置区212之内的NFET装置的源极区以及漏极区之中。蚀刻工艺包含干式蚀刻、湿式蚀刻、或上述的组合。在所绘的实施例中，蚀刻工艺是使用干式蚀刻与湿式蚀刻的组合。干式蚀刻工艺与湿式蚀刻工艺具有可调整的蚀刻参数，例如所使用的蚀刻剂(Etchants)、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、射频偏压(RF Bias Voltage)、射频偏压功率(RF BiasPower)、蚀刻剂流率、以及其它适当的参数。例如，干式蚀刻工艺可使用约1毫托耳(mT)至约200mT的蚀刻压力、约200瓦特(W)至约2000W的电源功率、约0伏特(V)至约100V的RF偏压、以及包含三氟化氮(NF3)、氯(Cl2)、六氟化硫(SF6)、氦(He)、氩(Ar)、四氟化碳(CF4)或上述的组合的蚀刻剂。在一范例中，干式蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、约5sccm至约30sccm的三氟化氮气体流率、约0sccm至约100sccm的氯气体流率、约0sccm至约500sccm的氦气体流率、以及约0sccm至约500sccm的氩气体流率。在另一范例中，蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、约5sccm至约30sccm的六氟化硫气体流率、约0sccm至约100sccm的氯气体流率、约0sccm至约500sccm的氦气体流率、以及约0sccm至约500sccm的氩气体流率。在又一范例中，蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、约5sccm至约100sccm的四氟化碳气体流率、约0sccm至约100sccm的氯气体流率、约0sccm至约500sccm的氦气体流率、以及约0sccm至约500sccm的氩气体流率。湿式蚀刻溶液可包含氢氧化铵(NH4OH)、氢氟酸(Hydrofluoric Acid；HF)、四甲铵氢氧化物(Tetramethylammonium Hydroxide；TMAH)、其它适当的湿式蚀刻溶液、或上述的组合。在一范例中，湿式蚀刻工艺首先于室温下实施100∶1的浓度的氢氟酸溶液，且接着于约20℃至约60℃的温度实施氢氧化铵溶液。在另一范例中，湿式蚀刻工艺首先于室温下实施100∶1的浓度的氢氟酸溶液，且接着于约20℃至约60℃的温度实施TMAH溶液。在蚀刻工艺之后，可实施预清洗(Pre-Cleaning)工艺，以氢氟酸溶液或其它适当溶液来清洁凹陷部250。
在图7中，半导体材料沉积在凹陷部250，借此在NFET装置区212中形成应变结构。半导体材料在凹陷部250中形成源极与漏极特征252。源极与漏极特征252可选择性地被称为抬升源极与漏极区。在所绘的实施例中，执行磊晶工艺以在凹陷部250中沉积半导体材料。磊晶工艺可包含选择性磊晶成长(Selective Epitaxy Growth；SEG)工艺、CVD沉积技术[例如气相磊晶(Vapor-Phase Epitaxy；VPE)及/或超高真空CVD(Ultra-High Vacuum CVD；UHV-CVD)]、分子束磊晶(Molecular Beam Epitaxy)、其它适当的磊晶工艺、或上述工艺的组合。磊晶工艺可使用气体及/或液体的前驱物(Precursors)，其中前驱物可与基材210的组成互相反应。在所绘的实施例中，在磊晶工艺之前移除保护PFET装置区214的图案化光阻层248。再者，在所绘的实施例中，源极与漏极特征252包含磊晶成长硅(Epi Si)。上述与栅极结构220相关的NFET装置的硅磊晶成长(Si Epi)源极与漏极特征252，可在磊晶工艺中于原位(In-Situ)进行掺杂或未掺杂(Undoped)。例如，硅磊晶成长源极与漏极特征252可以磷加以掺杂以形成硅∶磷(Si∶P)源极与漏极特征。当上述源极与漏极特征为未掺杂时，可以理解的是，其可在后续的工艺中进行掺杂。可通过离子植入工艺、等离子浸入离子植入(Plasma Immersion Ion Implantation；PIII)工艺、气体及/或固体源极扩散工艺(Source Diffusion Process)、其它适当工艺、或上述工艺的组合来达成上述的掺杂。更可将源极与漏极特征252暴露至退火(Annealing)工艺中，例如快速热退火(Rapid Thermal Annealing)工艺。此后，以适当的工艺移除图案化的覆盖层246与覆盖层248。
在图8A、图8B与图9中，S/D特征是形成于PFET装置区214中。例如，在图8A中，移除在PFET装置区214中栅极结构221二侧的基材210的部分，特别是在上述PFET装置的源极区以及漏极区。在所绘的实施例中，覆盖层254、其它覆盖层256、以及光阻层258是形成于IC装置200之上，且被图案化以在PFET装置区214的工艺中保护NFET装置。覆盖层254可包含氧化物材料，且覆盖层256可包含氮化物材料。覆盖层254与覆盖层256可包含其它已知技艺中所熟知的适当材料。光阻层258可包含抗反射涂布层(例如BARC层及/或TARC层)。被图案化的覆盖层254、覆盖层256与光阻层258可利用微影图案化工艺来形成。例示性微影图案化工艺可包含光阻涂布、软烘烤、屏蔽对齐、曝光、曝光后烘烤、光阻显影、以及硬烘烤的工艺步骤。微影曝光工艺亦可被其它适当技术(如无屏蔽微影、电子束写入、离子束写入、以及分子压印)所执行或取代。
接着蚀刻工艺移除部分的基材210，借以在基材210中形成凹陷部260。凹陷部260是形成于PFET装置区214之内的PFET装置的源极区以及漏极区之中。蚀刻工艺包含干式蚀刻、湿式蚀刻、或上述的组合。在所绘的实施例中，蚀刻工艺是使用干式蚀刻与湿式蚀刻的组合。干式蚀刻工艺与湿式蚀刻工艺具有可调整的蚀刻参数，例如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏压、RF偏压功率、蚀刻剂流率、以及其它适当的参数。例如，干式蚀刻工艺可使用约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、以及包含三氟化氮、氯、六氟化硫、氦、氩、四氟化碳或上述的组合的蚀刻剂。在一范例中，干式蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、约5sccm至约30sccm的三氟化氮气体流率、约0sccm至约100sccm的氯气体流率、约0sccm至约500sccm的氦气体流率、以及约0sccm至约500sccm的氩气体流率。在另一范例中，蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、约5sccm至约30sccm的六氟化硫气体流率、约0sccm至约100sccm的氯气体流率、约0sccm至约500sccm的氦气体流率、以及约0sccm至约500sccm的氩气体流率。在又一范例中，蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、约5sccm至约100sccm的四氟化碳气体流率、约0sccm至约100sccm的氯气体流率、约0sccm至约500sccm的氦气体流率、以及约0sccm至约500sccm的氩气体流率。湿式蚀刻溶液可包含氢氧化铵、氢氟酸、TMAH、其它适当的湿式蚀刻溶液、或上述的组合。在一范例中，湿式蚀刻工艺首先于室温下实施100∶1的浓度的氢氟酸溶液，且接着于约20℃至约60℃的温度实施氢氧化铵溶液[以形成如{111}的晶面(Facet)]。在另一范例中，湿式蚀刻工艺首先于室温下实施100∶1的浓度的氢氟酸溶液，且接着于约20℃至约60℃的温度实施TMAH溶液(以形成如{111}的晶面)。在蚀刻工艺之后，可实施预清洗工艺，以氢氟酸溶液或其它适当溶液来清洁凹陷部260。
凹陷部260的蚀刻轮廓强化了IC装置200的性能。为了能对凹陷部260的蚀刻轮廓有更佳的了解，在图8B中，将IC装置200的PFET装置区214加以放大。凹陷部260的蚀刻轮廓定义上述PFET装置的源极区与漏极区，且凹陷部260的蚀刻轮廓是由基材210的晶面261A、261B、261C、261D、261E、及261F所定义。晶面261A、261B、261D、及261E可称之为表面(Shallow)晶面，且晶面261C与261F可称之为底部(Bottom)晶面。在所绘的实施例中，凹陷部260的蚀刻轮廓，是由位在基材210的{111}晶体平面(CrystallographicPlane)中的晶面261A、261B、261D、及261E，以及位在基材210的{100}晶体平面中的晶面261C与261F所定义。介于表面晶面261A与261B之间的角度α1是从约45.0°至约80.0°，且介于晶面261B与261C之间的角度θ1是从约50.0°至约70.0°。介于表面晶面261C与261D之间的角度α2是从约45.0°至约80.0°，且介于基材210的晶面261E与261F之间的角度θ2是从约50.0°至约70.0°。在所绘的实施例中，角度α1与角度α2是约54.7°，且角度θ1与角度θ2亦约54.7°。
凹陷部260还定义一表面接近量以及顶端深度(或高度)。表面接近量定义一距离，其中此距离是基材210的顶表面从栅极结构(亦即包含栅极介电层222、栅极层224、以及硬屏蔽层226的栅极堆叠)的一侧壁延伸至凹陷部260(或当凹陷部被填满时的源极与漏极特征)的距离。在所绘的实施例中，被揭露的凹陷部260的蚀刻轮廓达到约1纳米(nm)至约3nm的表面接近量。顶端深度是定义介于基材210的顶表面以及晶面261A与261B的交会处(Intersection)(或晶面261D与261E的交会处)之间的距离。在所绘的实施例中，凹陷部260的蚀刻轮廓达到约5nm至约10nm的顶端深度。
改善装置性能的凹陷部260的蚀刻轮廓，是利用以上所述的方法100来达成。一般，为了强化IC装置200的性能，会发生必须有所取舍的状况。例如，已知工艺降低表面接近量以改善饱和电流(Saturation Current)，其经常产生较大的顶端深度，因此导致增加的短通道效应(Short Channel Effects)以及降低的IC装置的启/闭速率。因此，需要在凹陷部260的蚀刻轮廓上做精确控制，特别是在源极与漏极区的最后表面接近量以及顶端形状的精确控制。以上所揭露的方法100提供此一所需的控制，产生以上所述图8A与图8B所示的凹陷部260的蚀刻轮廓。请参照以上所述的图4，特别的是，掺杂区238是形成于PFET装置的源极与漏极区之中，留下LDD区230A。如以上所述，被实施以形成掺杂区238的额外植入工艺，强化了基材210的表面区域对于蚀刻工艺的蚀刻速率，其中上述的蚀刻工艺是用来形成凹陷部260。特别的是，在包含掺杂区238的基材210与包含LDD区230A的基材210之间的蚀刻速率的差异增加了。留存的LDD区230A从而可在用以形成凹陷部260的蚀刻工艺期间，提供干式蚀刻减速与湿式蚀刻停止的作用，而使得LDD区230A可被设计来达成所需的表面接近量以及顶端深度。
在图9中，半导体材料是沉积在凹陷部260中，借此在PFET装置区214中形成应变结构。在所绘的实施例中，执行磊晶工艺以沉积半导体材料于凹陷部260中。磊晶工艺可包含SEG工艺、CVD沉积技术(例如VPE及/或UHV-CVD)、分子束磊晶、其它适当的磊晶工艺、或上述工艺的组合。磊晶工艺可使用气体及/或液体的前驱物，其中前驱物可与基材210的组成互相反应。沉积的半导体材料不同于基材210的材料。因此，PFET装置的通道区是受到应变或应力(Stressed)，借此强化装置的载子移动率以及装置的性能。在所绘的实施例中，在磊晶工艺之前移除保护NFET装置区212的图案化光阻层258。再者，在所绘的实施例中，硅化锗是以磊晶工艺沉积于基材210的凹陷部260中，借此在硅基材210的结晶状态中形成硅化锗源极与漏极特征262。硅化锗源极与漏极特征262可选择性地被称为抬升源极与漏极区。上述与栅极结构221相关的PFET装置的源极与漏极特征262，可在磊晶工艺中于原位进行掺杂或未掺杂。当上述源极与漏极特征为未掺杂时，可以理解的是，其可在后续的工艺中进行掺杂。可通过离子植入工艺、等离子浸入离子植入工艺、气体及/或固体源极扩散工艺、其它适当工艺、或上述工艺的组合来达成上述的掺杂。更可将源极与漏极特征262暴露至退火工艺中，例如快速热退火工艺。
此后，如图10所示，以适当的工艺移除图案化的覆盖层254与256。IC装置200继续工艺以完成如以下所简述的制造。例如，位在NFET装置区212中的NFET装置的重掺杂源极与漏极(Heavily Doped Source and Drain；HDD)区，可利用n型掺质(例如磷或砷)的离子植入加以形成，且位在PFET装置区214中的PFET装置的HDD区，可利用p型掺质(例如硼)的离子植入加以形成。可以理解的是，NFET装置区212以及PFET装置区214中的HDD区，可在比所绘的实施例更早之前加以形成。此外，硅化物特征是形成在抬升的S/D特征之上，借此降低如接触电阻。硅化物特征可通过包含沉积金属层、对上述金属层退火以使得金属层能够与硅反应生成硅化物、以及随后移除未反应金属层的工艺而形成在源极与漏极区之上。
层间介电(Inter-Level Dielectric；ILD)层是形成于基材之上，且更使用CMP工艺于基材上以平坦化基材。再者，在形成ILD层之前，接触窗蚀刻终止层(Contact Etch Stop Layer；CESL)可形成在栅极结构220与221的顶部之上。在一实施例中，在最终的装置中，栅极电极224仍为多晶硅。在另一实施例中，多晶硅被移除，且在栅极最后工艺或栅极取代工艺中以金属加以取代。在栅极最后工艺中，ILD层之上的CMP工艺是继续进行以暴露出栅极结构的多晶硅，并执行蚀刻工艺以移除多晶硅，进而形成沟渠。上述的沟渠以PFET装置与NFET装置的适当功函数金属(例如p型功函数金属与n型功函数金属)加以填充。
包含金属层与金属间介电层(Inter-Metal Dielectric；IMD)的多层内连线(Multilayer Interconnection；MLI)，是形成在基材210之上，借以电性连接IC装置200的各种特征或结构。MLI包含垂直内连线[例如已知的介层窗(Vias)或接触窗(Contacts)]，以及水平内连线(例如金属线)。各种内连线特征可实施包含铜、钨以及硅化物的各种传导材料。在一范例中，镶嵌(Damascene)工艺用来形成铜MLI结构。
图11是绘示根据本发明的各种观点的另一实施例的制造IC装置的方法300的流程图。方法300开始于区块302，提供具有第一及第二区域的半导体基材。在区块304中，分别在半导体基材上的第一及第二区域之内形成第一及第二栅极结构。在区块306中，分别在半导体基材的第一及第二区域中形成第一及第二LDD区。方法继续进行至区块308，在第一及第二栅极结构的侧壁上形成偏移间隙壁。在区块310中，在半导体基材第二区域内的第二栅极结构的二侧形成掺杂区。掺杂区包含一掺质，此掺质的型态是相对于用来形成第二LDD区的掺质的型态。
在区块312与314中，在第二区域之上形成第一保护层，且在半导体基材第一区域中的第一栅极结构的二侧形成第一凹陷部。方法继续进行至区块316，磊晶成长第一半导体材料以填充第一凹陷部，进而在第一区域中形成源极与漏极特征。在区块318中，从第二区域移除第一保护层，并形成第一及第二栅极结构的主要间隙壁。主要间隙壁可形成在邻近于侧壁间隙壁之处。在区块320与322中，在第一区域之上形成第二保护层，并在半导体基材中的第二栅极结构的二侧形成第二凹陷部。在区块324中，磊晶成长第二半导体材料以填充第二凹陷部，进而形成第二区域的源极与漏极特征。方法300继续进行至区块326，完成IC装置的制造。额外的步骤可在方法300之前、之中与之后被提供，且部分以下所述的步骤能够被置换或删除以做为本方法额外的实施例。以下的讨论是介绍IC装置的各种实施例，其中IC装置可根据图11的方法300加以制造。
图12至图21是分别绘示根据一实施例的IC装置400于各个制造阶段的概略性剖面图，其中各个制造阶段是根据图11的方法300而来。为了清楚起见，以期对本发明的发明概念能有较佳的了解，图12至图22已经被简化。在所绘的实施例中(如以下即将进一步讨论的实施例)，IC装置400包含FET装置，特别是NFET以及PFET。IC装置400还可包含内存单元及/或逻辑电路、如电阻、电容、电感及/或熔丝的被动组件、以及主动组件(例如MOSFETs、CMOSs、高压晶体管及/或高频晶体管)、其它适当组件或上述的组合。额外特征可被加入至IC装置400中，且部分以下所述的特征能够被置换或删除以做为IC装置400额外的实施例。
在图12中，提供基材410。在所绘的实施例中，基材410是包含硅的半导体基材料。上述基材料可为p型或n型基材。此外，基材410包含其它元素半导体(例如锗)；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的复合半导体；包含硅化锗、磷砷化镓、砷化铟铝、砷化铝镓、砷化铟镓、磷化铟镓及/或磷砷化镓铟的合金半导体；或上述的组合。在又一其它实施例中，基材410为SOI。在其它实施例中，基材410可包含掺杂磊晶层、梯度半导体层、及/或覆盖在不同型态的另一半导体层之上的半导体层(例如在硅锗层上的硅层)。
基材410可包含依据已知技艺中所熟知的设计需求而来的各种掺杂区(例如p型井或n型井)。掺杂区可用p型掺质(例如硼或二氟化硼)；n型掺质(例如磷或砷)；或上述的组合来加以掺杂。掺杂区可直接形成在基材410上的p型井结构中、n型井结构中、双井结构中、或使用一抬升结构而直接形成在基材210上。IC装置400包含基材410的装置区412以及其它的装置区414，因此，在装置区412及装置区414中，基材410均可包含为一特定装置配置的各种掺杂区。在所绘的实施例中，上述NFET将形成在装置区412中(其被称之为NFET装置区)，且上述PFET将形成在装置区414中(其被称之为PFET装置区)。因此，装置区412可包含为NFET装置而配置的掺杂区，且装置区414可包含为PFET装置而配置的掺杂区。
隔离特征416是形成于基材410中，借以隔离基材410的各种区域(例如装置区412与装置区414)。隔离特征416亦可隔离将装置区412及装置区414与其它装置(未绘示)隔离。隔离特征416利用隔离技术(例如LOCOS或STI)来定义并电性隔离各种区域。隔离特征416包含氧化硅、氮化硅、氮氧化硅、其它适当的材料或上述材料的组合。隔离特征416可通过任何适当的工艺来形成。举例来说，STI的形成可包含微影工艺、蚀刻一沟渠于基材中(例如，使用干式蚀刻与/或湿式蚀刻工艺)，以及以一或多种介电材料填充上述沟渠(例如，使用CVD工艺)。被填充的沟渠可具有如填充有氮化硅或氧化硅的热氧化衬垫层的多层结构。在另一范例中，STI结构可使用如下之一工艺序列来产生：成长衬垫氧化物、形成LPCVD氮化物层、使用光阻与遮蔽图案化STI开口部、蚀刻一沟渠于基材中、选择性地成长热氧化沟渠衬垫以改善沟渠界面、以氧化物填充上述沟渠、使用CMP工艺来回蚀并平坦化、以及使用氮化物剥除工艺来移除氮化硅。
IC装置400包含NFET装置的栅极结构420以及PFET装置的栅极结构421。栅极结构420是设置在基材410中的NFET装置区412之上，且栅极结构421是设置在基材410中的PFET装置区414之上。在所绘的实施例中，栅极结构420与栅极结构421包含栅极介电层422、栅极层424(称之为栅极电极)、以及硬屏蔽层426。栅极介电层422、栅极层424、以及硬屏蔽层426形成栅极结构420与栅极结构421的栅极堆叠。栅极结构420与栅极结构421可包含如已知技艺所熟知的额外的层。利用沉积、微影图案化、蚀刻工艺或上述工艺的组合来形成栅极结构420与栅极结构421。沉积工艺包含CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、电镀、其它适当的沉积工艺、或上述的组合。微影图案化工艺包含光阻涂布(例如旋转涂布)、软烘烤、屏蔽对齐、曝光、曝光后烘烤、光阻显影、清洗、干燥(例如硬烘烤)、其它适当工艺、或上述工艺的组合。此外，微影曝光工艺可被其它适当方法(例如无屏蔽微影、电子束写入、或离子束写入)所执行或取代。蚀刻工艺包含干式蚀刻、湿式蚀刻、其它蚀刻方法、或上述的组合。栅极结构420与栅极结构421可利用相同的工艺步骤与工艺材料来同时形成；利用各种的工艺步骤与工艺材料而分别独立地形成；或使用上述同时形成的工艺步骤与工艺材料，以及上述独立形成的工艺步骤与工艺材料的组合来形成。
栅极介电层422是形成在基材410之上，且包含介电材料(例如氧化硅、氮氧化硅、氮化硅、高介电系数的介电材料、其它适当的介电材料、或上述材料的组合)。例示性的高介电系数的介电材料包含如二氧化铪、硅氧化铪、氮氧化硅铪、氧化铪钽、氧化钛铪、氧化锆铪、其它适当材料、或上述材料的组合。栅极介电层422可包含多层结构。例如，栅极介电层422可包含界面层，以及形成在上述界面层上的高介电系数材料层。例示性界面层可为利用热工艺或ALD工艺所形成的成长氧化硅层。
栅极层424是形成于栅极介电层422之上。在本实施例中，栅极层424为多晶硅层。多晶硅层可被掺杂成具有适当的传导性。此外，假如其是欲形成一虚拟栅极并于后续的栅极置换工艺中加以置换，则多晶硅层并不需要进行掺杂。再者，栅极层424可包含具有适当功函数的传导层，因此，栅极层424亦可称之为功函数层。功函数层包含任何适当的材料，使得此层能够被调整成具有适当的功函数层，借此强化相关装置的性能。例如，假如需要应用于PFET装置的p型功函数金属(p金属)，则可使用氮化钛或氮化钽。另一方面，假如需要应用于NFET装置的n型功函数金属(n金属)，则可使用钽、钛铝、氮化铝钛、碳氮化钽。功函数层可包含掺杂传导氧化物材料。栅极层424可包含其它传导材料，例如铝、铜、钨、金属合金、金属硅化物、其它适当的材料、或上述材料的组合。例如，栅极层424包含一功函数层，另一传导层可形成在上述功函数层之上。
硬屏蔽层426是形成于栅极层424之上。硬屏蔽层426包含氧化硅、氮化硅、氮氧化硅、碳化硅、其它适当的介电材料、或上述材料的组合。硬屏蔽层426可具有多层结构。
在图13中，LDD区是形成在基材410的装置区412与装置区414的源极区与漏极区之中。在所绘的实施例中，LDD区428是形成于基材410的NFET装置区412之中，且栅极结构420插入于LDD区428之中；LDD区430是形成于基材410的PFET装置区414之中，且栅极结构421插入于LDD区430之中。LDD区428与LDD区430是对准栅极结构420与栅极结构421的栅极堆叠的侧壁。LDD区428与LDD区430是以离子植入工艺、扩散工艺、其它适当工艺、或上述工艺的组合所形成。在NFET装置区412中的LDD区428形成的过程中，可对PFET装置区414进行保护，且在PFET装置区414中的LDD区430形成的过程中，可对NFET装置区412进行保护。例如，在NFET装置区412中的LDD区428形成的过程中，光阻层或硬屏蔽层可在PFET装置区414之上沉积并图案化，且在PFET装置区414中的LDD区430形成的过程中，光阻层或硬屏蔽层可在NFET装置区412之上沉积并图案化。在所绘的实施例中，NFET装置的LDD区428(NLDD)是以n型掺质(例如磷或砷)进行掺杂，且PFET装置的LDD区430(PLDD)是以p型掺质(硼或二氟化硼)进行掺杂。
在图14，可形成应用于栅极结构420与421的间隙壁衬垫432与偏移(虚拟)间隙壁434。在所绘的实施例中，间隙壁衬垫432包含氧化物材料(例如氧化硅)，且偏移间隙壁434包含氮化物材料(例如氮化硅)。此外，偏移间隙壁434包含其它适当的介电材料，例如氧化硅、氮氧化硅、或上述材料的组合。间隙壁衬垫432亦可包含其它适当的介电材料。间隙壁衬垫432与偏移间隙壁434是以一适当工艺所形成。例如，如图14所示的间隙壁衬垫432与偏移间隙壁434，是通过完全沉积第一介电层(氧化硅层)于IC装置400之上，以及完全沉积第二介电层(氮化硅层)于第一介电层之上，接着进行非等向性蚀刻，借此移除上述介电层而形成。间隙壁衬垫432与偏移间隙壁434系设置在邻近于栅极结构420与栅极结构421的栅极堆叠(栅极介电层422、栅极层424、以及硬屏蔽层426)的侧壁之处。
在图15中，掺杂区是形成于基材410的PFET装置区414之中。光阻层(或硬屏蔽层)436是在NFET装置区412之上沉积并图案化，且植入工艺438是在PFET装置区414上执行，借以在基材410的PFET装置区414中形成掺杂区440。植入工艺所438是一倾角(Tilt-Angle)离子植入。倾角离子植入工艺是以与垂直基材410的方向夹一角度的方式实施一离子束。在所绘的实施例中，是使用约15°至约25°的倾角。植入工艺所438利用的掺质的型态是相对于LDD区430的掺质的型态。在所绘的实施例中，由于LDD区430是以p型掺质进行掺杂，所以掺杂区440以n型掺质(例如磷或砷)进行掺杂。栅极结构421是插入至基材410的掺杂区440之中，与LDD区430相同的是，掺杂区440是对准偏移间隙壁434，且掺杂区440与栅极结构421间隔有一距离。在植入工艺438之后，LDD区430A留存于基材410的PFET装置区414之中。如以下即将进一步讨论的内容，由于掺杂区440具有不同于留存的LDD区430A的掺杂种类，包含掺杂区440的基材410的蚀刻速率是大于包含LDD区430A的基材410的蚀刻速率。在此之后，图案化的光阻层434是以如光阻剥除工艺加以移除。
在图16至图21中，进行S/D工程以配置NFET装置的NFET装置区412的S/D区，并配置PFET装置的PFET装置区414的S/D区。在图16与图17中，S/D特征是形成在NFET装置区412中。例如，在图16中，移除在NFET装置区412中栅极结构420二侧的基材410的部分，特别是在上述NFET装置的源极区以及漏极区。在所绘的实施例中，覆盖层442、其它覆盖层444、以及光阻层446是形成于IC装置400之上，且被图案化以在NFET装置区412的工艺中保护PFET装置。覆盖层442可包含氧化物材料，且覆盖层444可包含氮化物材料。覆盖层442与覆盖层444可包含其它已知技艺中所熟知的适当材料。光阻层446可包含抗反射涂布层(例如BARC层及/或TARC层)。被图案化的覆盖层442、覆盖层444与光阻层446可利用微影图案化工艺来形成。例示性微影图案化工艺可包含光阻涂布、软烘烤、屏蔽对齐、曝光、曝光后烘烤、光阻显影、以及硬烘烤的工艺步骤。微影曝光工艺亦可被其它适当技术(如无屏蔽微影、电子束写入、离子束写入、以及分子压印)所执行或取代。
接着蚀刻工艺移除部分的基材410，借以在基材410中形成凹陷部448。凹陷部448是形成于NFET装置区412之内的NFET装置的源极区以及漏极区之中。蚀刻工艺包含干式蚀刻、湿式蚀刻、或上述的组合。在所绘的实施例中，蚀刻工艺是使用干式蚀刻与湿式蚀刻的组合。干式蚀刻工艺与湿式蚀刻工艺具有可调整的蚀刻参数，例如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏压、RF偏压功率、蚀刻剂流率、以及其它适当的参数。例如，干式蚀刻工艺可使用约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、以及包含三氟化氮、氯、六氟化硫、氦、氩、四氟化碳或上述的组合的蚀刻剂。在一范例中，干式蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、约5sccm至约30sccm的三氟化氮气体流率、约0sccm至约100sccm的氯气体流率、约0sccm至约500sccm的氦气体流率、以及约0sccm至约500sccm的氩气体流率。在另一范例中，蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、约5sccm至约30sccm的六氟化硫气体流率、约0sccm至约100sccm的氯气体流率、约0sccm至约500sccm的氦气体流率、以及约0sccm至约500sccm的氩气体流率。在又一范例中，蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、约5sccm至约100sccm的四氟化碳气体流率、约0sccm至约100sccm的氯气体流率、约0sccm至约500sccm的氦气体流率、以及约0sccm至约500sccm的氩气体流率。湿式蚀刻溶液可包含氢氧化铵、氢氟酸、TMAH、其它适当的湿式蚀刻溶液、或上述的组合。在一范例中，湿式蚀刻工艺首先于室温下实施100∶1的浓度的氢氟酸溶液，且接着于约20℃至约60℃的温度实施氢氧化铵溶液。在另一范例中，湿式蚀刻工艺首先于室温下实施100∶1的浓度的氢氟酸溶液，且接着于约20℃至约60℃的温度实施TMAH溶液。在蚀刻工艺之后，可实施预清洗工艺，以氢氟酸溶液或其它适当溶液来清洁凹陷部448。
在图17中，半导体材料沉积在凹陷部448，借此形成源极与漏极特征450。源极与漏极特征450可选择性地被称为抬升源极与漏极区。在所绘的实施例中，执行磊晶工艺以在凹陷部448中沉积半导体材料。磊晶工艺可包含SEG工艺、CVD沉积技术(例如VPE及/或UHV-CVD)、分子束磊晶、其它适当的磊晶工艺、或上述工艺的组合。磊晶工艺可使用气体及/或液体的前驱物，其中前驱物可与基材410的组成互相反应。在所绘的实施例中，源极与漏极特征450包含磊晶成长硅。上述与栅极结构420相关的NFET装置的硅磊晶成长源极与漏极特征450，可在磊晶工艺中于原位进行掺杂或未掺杂。例如，硅磊晶成长源极与漏极特征450可以磷加以掺杂以形成硅∶磷源极与漏极特征。当上述源极与漏极特征为未掺杂时，可以理解的是，其可在后续的工艺中进行掺杂。可藉由离子植入工艺、等离子浸没式离子植入等离子浸入离子植入工艺、气体及/或固体源极扩散工艺、其它适当工艺、或上述工艺的组合来达成上述的掺杂。更可将源极与漏极特征450暴露至退火工艺中，例如快速热退火工艺。此后，以适当的工艺移除图案化的覆盖层442、覆盖层444与光阻层446。
在图18中，以适当的工艺形成栅极结构420与栅极结构421的间隙壁452。例如，完全沉积介电层(例如氮化硅层)于IC装置400之上，且接着进行非等向性蚀刻以移除上述的介电层，借此形成如图18所示的间隙壁452。间隙壁452是设置在栅极结构420与栅极结构421的侧壁之处，且在所绘的实施例中，其是邻近于偏移间隙壁434。间隙壁452包含介电材料，例如氮化硅、氧化硅、氮氧化硅、其它适当材料、或上述材料的组合。
在图19A、图19B以及图20中，S/D特征是形成于PFET装置区414中。例如，在图19A中，移除在PFET装置区414中栅极结构421二侧的基材410的部分，特别是在上述PFET装置的源极区以及漏极区。在所绘的实施例中，覆盖层454、其它覆盖层456、以及光阻层458是形成于IC装置400之上，且被图案化以在PFET装置区414的工艺中保护NFET装置。覆盖层454可包含氧化物材料，且覆盖层456可包含氮化物材料。覆盖层454与覆盖层456可包含其它已知技艺中所熟知的适当材料。光阻层458可包含抗反射涂布层(例如BARC层及/或TARC层)。被图案化的覆盖层454、覆盖层456与光阻层458可利用微影图案化工艺来形成。例示性微影图案化工艺可包含光阻涂布、软烘烤、屏蔽对齐、曝光、曝光后烘烤、光阻显影、以及硬烘烤的工艺步骤。微影曝光工艺亦可被其它适当技术(如无屏蔽微影、电子束写入、离子束写入、以及分子压印)所执行或取代。
接着蚀刻工艺移除部分的基材410，借以在基材410中形成凹陷部460。凹陷部460是形成于PFET装置区414之内的PFET装置的源极区以及漏极区之中。蚀刻工艺包含干式蚀刻、湿式蚀刻、或上述的组合。在所绘的实施例中，蚀刻工艺是使用干式蚀刻与湿式蚀刻的组合。干式蚀刻工艺与湿式蚀刻工艺具有可调整的蚀刻参数，例如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏压、RF偏压功率、蚀刻剂流率、以及其它适当的参数。例如，干式蚀刻工艺可使用约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、以及包含三氟化氮、氯、六氟化硫、氦、氩、四氟化碳或上述的组合的蚀刻剂。在一范例中，干式蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、约5sccm至约30sccm的三氟化氮气体流率、约0sccm至约100sccm的氯气体流率、约0sccm至约500sccm的氦气体流率、以及约0sccm至约500sccm的氩气体流率。在另一范例中，蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、约5sccm至约30sccm的六氟化硫气体流率、约0sccm至约100sccm的氯气体流率、约0sccm至约500sccm的氦气体流率、以及约0sccm至约500sccm的氩气体流率。在又一范例中，蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压、约5sccm至约100sccm的四氟化碳气体流率、约0sccm至约100sccm的氯气体流率、约0sccm至约500sccm的氦气体流率、以及约0sccm至约500sccm的氩气体流率。湿式蚀刻溶液可包含氢氧化铵、氢氟酸、TMAH、其它适当的湿式蚀刻溶液、或上述的组合。在一范例中，湿式蚀刻工艺首先于室温下实施100∶1的浓度的氢氟酸溶液，且接着于约20℃至约60℃的温度实施氢氧化铵溶液。在另一范例中，湿式蚀刻工艺首先于室温下实施100∶1的浓度的氢氟酸溶液，且接着于约20℃至约60℃的温度实施TMAH溶液。在蚀刻工艺之后，可实施预清洗工艺，以氢氟酸溶液或其它适当溶液来清洁凹陷部460。
凹陷部460的蚀刻轮廓强化了IC装置400的性能。为了能对凹陷部460的蚀刻轮廓有更佳的了解，在图19B中，将IC装置400的PFET装置区414加以放大。凹陷部460的蚀刻轮廓定义上述PFET装置的源极区与漏极区，且凹陷部460的蚀刻轮廓系由基材410的晶面461A、461B、461C、461D、461E、及461F所定义。晶面461A、461B、461D、及461E可称之为表面晶面，且晶面461C与461F可称之为底部晶面。在所绘的实施例中，凹陷部460的蚀刻轮廓，系由位在基材410的{111}晶体平面的晶面461A、461B、461D、及461E，以及位在基材410的{100}晶体平面的晶面461C与461F所定义。介于表面晶面461A与461B之间的角度α1是从约45.0°至约80.0°，且介于晶面461B与461C之间的角度θ1是从约50.0°至约70.0°。介于表面晶面461C与461D之间的角度α2是从约45.0°至约80.0°，且介于基材410的晶面461E与461F之间的角度θ2是从约50.0°至约70.0°。在所绘的实施例中，角度α1与角度α2是约54.7°，且角度θ1与角度θ2亦约54.7°。
凹陷部460还定义一表面接近量以及顶端深度(或高度)。表面接近量定义一距离，其中此距离是基材410的顶表面从栅极结构421(亦即包含栅极介电层422、栅极层424、以及硬屏蔽层426的栅极堆叠)的一侧壁延伸至凹陷部460(或当凹陷部被填满时的源极与漏极特征)的距离。在所绘的实施例中，被揭露的凹陷部460的蚀刻轮廓达到约1nm至约3nm的表面接近量。顶端深度是定义介于基材410的顶表面以及晶面461A与461B的交会处(或晶面461D与461E的交会处)之间的距离。在所绘的实施例中，凹陷部460的蚀刻轮廓达到约5nm至约10nm的顶端深度。
改善装置性能的凹陷部460的蚀刻轮廓，是利用以上所述的方法300来达成。一般，为了强化IC装置400的性能，会发生必须有所取舍的状况。例如，已知工艺降低表面接近量以改善饱和电流，其经常产生较大的顶端深度，因此导致增加的短通道效应以及降低的IC装置的启/闭速率。因此，需要在凹陷部460的蚀刻轮廓上做精确控制，特别是在源极与漏极区的最后表面接近量以及顶端形状的精确控制。以上所揭露的方法300提供此一所需的控制，产生以上所述图19A与图19B所示的凹陷部460的蚀刻轮廓。请参照以上所述图15，特别的是，掺杂区440是形成于PFET装置的源极与漏极区之中，留下LDD区430A。如以上所述，被实施以形成掺杂区440的额外植入工艺，强化了基材410的表面区域对于蚀刻工艺的蚀刻速率，其中上述的蚀刻工艺是用来形成凹陷部460。特别的是，在包含掺杂区440的基材410与包含LDD区430A的基材410之间的蚀刻速率的差异增加了。LDD区430A从而可在用以形成凹陷部460的蚀刻工艺期间，提供干式蚀刻减速与湿式蚀刻停止的作用，而使得LDD区430A可被设计来达成所需的表面接近量以及顶端深度。
在图20中，半导体材料是沉积在凹陷部460中，借此在PFET装置区414中形成应变结构。在所绘的实施例中，执行磊晶工艺以沉积半导体材料于凹陷部460中。磊晶工艺可包含SEG工艺、CVD沉积技术(例如VPE及/或UHV-CVD)、分子束磊晶、其它适当的磊晶工艺、或上述工艺的组合。磊晶工艺可使用气体及/或液体的前驱物，其中前驱物可与基材410的组成互相反应。沉积的半导体材料是不同于基材410的材料。因此，PFET装置的通道区是受到应变或应力，借此强化装置的载子移动率以及装置的性能。在所绘的实施例中，在磊晶工艺之前移除保护NFET装置区412的图案化光阻层458。再者，在所绘的实施例中，硅化锗是以磊晶工艺沉积于基材410的凹陷部460中，借此在硅基材410的结晶状态中形成硅化锗源极与漏极特征462。硅化锗源极与漏极特征462可选择性地被称为抬升源极与漏极特征。上述与栅极结构421相关的PFET装置的源极与漏极特征462，可在磊晶工艺中于原位进行掺杂或未掺杂。当上述源极与漏极特征为未掺杂时，可以理解的是，其可在后续的工艺中进行掺杂。可藉由离子植入工艺、等离子浸入离子植入工艺、气体及/或固体源极扩散工艺、其它适当工艺、或上述工艺的组合来达成上述的掺杂。更可将源极与漏极特征462暴露至退火工艺中，例如快速热退火工艺。
此后，如图21所示，以适当的工艺移除图案化的覆盖层454与456。IC装置400继续工艺以完成如以下所简述的制造。例如，位于NFET装置区412中的NFET装置的HDD区，可利用n型掺质(例如磷或砷)的离子植入加以形成，且位于PFET装置区414中的PFET装置的HDD区，可利用p型掺质(例如硼)的离子植入加以形成。可以理解的是，NFET装置区412以及PFET装置区414中的HDD区，可在比所绘的实施例更早之前加以形成。此外，硅化物特征系形成在抬升的S/D特征之上，借此降低如接触电阻。硅化物特征可通过包含沉积金属层、对上述金属层退火以使得金属层能够与硅反应生成硅化物、以及随后移除未反应金属层的工艺而形成在源极与漏极区之上。
ILD层是形成于基材之上，且更使用CMP工艺于基材上以平坦化基材。再者，在形成ILD层之前，CESL可形成在栅极结构420与421的顶部之上。在一实施例中，在最终的装置中，栅极电极424仍为多晶硅。在另一实施例中，多晶硅被移除，且在栅极最后工艺或栅极取代工艺中以金属加以取代。在栅极最后工艺中，ILD层之上的CMP工艺是继续进行以暴露出栅极结构的多晶硅，并执行蚀刻工艺以移除多晶硅，进而形成沟渠。上述的沟渠以PFET装置与NFET装置的适当功函数金属(例如p型功函数金属与n型功函数金属)加以填充。
包含金属层与IMD的MLI，是形成在基材410之上，借以电性连接IC装置400的各种特征或结构。MLI包含垂直内连线(例如已知的介层窗或接触窗)，以及水平内连线(例如金属线)。各种内连线特征可实施包含铜、钨以及硅化物的各种传导材料。在一范例中，镶嵌工艺用来形成铜MLI结构。
IC装置200与400是仅做为范例。IC装置200与400可使用在如数字电路系统(Circuitry)、影像传感器(Imaging Sensor)装置、异质半导体(Hetero-Semiconductor)装置、动态随机存取内存(Dynamic Random AccessMemory；DRAM)单元、单电子晶体管(Single Electron Transistor；SET)、及/或其它微电子装置(在此统称为微电子装置)。当然，本发明的观点亦可应用及/或轻易的适用其它型式的晶体管(包含单栅极晶体管、双栅极晶体管、以及其它多栅极晶体管)，且可被采用至其它多种不同的应用中(包含传感器单元、内存单元、逻辑单元、以及其它组件)。
总之，以上所揭露的方法100与300在IC装置200与400中的表面接近量以及顶端深度上提供受到改善的控制。上述受到改善的控制是利用以下方式来达成：在形成LDD区之后，执行额外的植入以在一装置的源极区与漏极区之中形成掺杂区。上述掺杂区是以一掺质植入基材而形成，其中上述掺质的型态是相对于用来形成LDD区的掺质型态。上述方法可强化基材的蚀刻选择性。已观察到的是，上述所揭露的方法与IC装置产生受到改善的装置性能，其中包含(但不局限)在短通道效应中受到改善的控制、增加的饱和电流、冶金(Metallurgical)栅极长度中受到改善的控制、增加的载子移动率、以及介于S/D特征与硅化物特征之间的降低的接触电阻。可以理解的是，不同的实施例具有不同的优点，且并无特定的优点是任何实施例所不可或缺的。
上诉已经大致描述数个实施例的特征，使得熟悉此技艺者对于本发明的观点能有较佳的理解。熟悉此技艺者应能体会出，其可轻易地以本发明为基础来设计或修改其它程序与结构，以产生上述所介绍的实施例的相同目的及/或达到相同的优点。熟悉此技艺者亦可了解到在不脱离本发明的精神及范围的等价架构，以及在不脱离本发明的精神及范围内，其可作各种的更动、替代和润饰。

Claims (10)

1.一种制造集成电路装置的方法，其特征在于，包含：
提供一半导体基材；
形成一栅极结构于该半导体基材之上；
以一第一掺质于该半导体基材之上执行一第一植入工艺，进而在该半导体基材中形成一轻掺杂源极与漏极区，其中该栅极结构是插入于该轻掺杂源极与漏极区中；
以一第二掺质于该半导体基材之上执行一第二植入工艺，进而在该半导体基材中形成一掺杂区，其中该第二掺质相对于该第一掺质，该栅极结构插入于该掺杂区中；
形成该栅极结构的多个间隙壁；以及
在该栅极结构的二侧形成多个源极特征与漏极特征。
2.根据权利要求1所述的制造集成电路装置的方法，其特征在于，以该第二掺质于该半导体基材之上执行该第二植入工艺的步骤包含：
在该第二植入工艺之前，形成一介电层于该半导体基材之上，其中包含形成该介电层于该栅极结构之上；
在该第二植入工艺之中，使用该介电层做为一屏蔽，其中该掺杂区是以一距离与该栅极结构互相间隔，该距离是该介电层沿着该栅极结构的侧壁设置的部分的厚度；以及
于上述步骤之后，使用该介电层形成该些间隙壁。
3.根据权利要求1所述的制造集成电路装置的方法，其特征在于，以该第二掺质于该半导体基材之上执行该第二植入工艺的步骤包含：
执行一倾角离子植入于该半导体基材之上；
在该第二植入工艺之前，沿着该栅极结构的侧壁形成多个偏移间隙壁。
4.根据权利要求1所述的制造集成电路装置的方法，其特征在于，在该栅极结构的二侧形成该些源极特征与漏极特征的步骤包含：
移除该栅极结构的二侧的该半导体基材的部分，进而形成一凹陷部于该半导体基材之中，借以于该半导体基材之中定义一源极区与一漏极区；以及
磊晶成长一第一半导体材料以填充该凹陷部，进而形成该些源极特征与漏极特征。
5.根据权利要求4所述的制造集成电路装置的方法，其特征在于，形成该凹陷部于该半导体基材之中，借以于该半导体基材之中定义该源极区与该漏极区的步骤包含，为该源极区与该漏极区蚀刻位于该半导体基材的{111}晶体平面中的一第一晶面与一第二晶面，并蚀刻位于该半导体基材的{100}晶体平面中的一第三晶面。
6.一种制造集成电路装置的方法，其特征在于，包含：
提供具有一第一区域及一第二区域的一半导体基材；
分别于该半导体基材上的该第一区域及该第二区域之内形成一第一栅极结构及一第二栅极结构；
分别于该第一区域及该第二区域中形成一第一轻掺杂源极与漏极区及一第二轻掺杂源极与漏极区；
形成一介电层于该半导体基材之上，其中包含形成该介电层于该第二栅极结构之上；
于该半导体基材的该第二区域内的该第二栅极结构的二侧形成一掺杂区；
形成该第一栅极结构及该第二栅极结构的多个间隙壁；
于该半导体基材中的该第一栅极结构的二侧形成一第一凹陷部；
磊晶成长一第一半导体材料以填充该第一凹陷部；
于该半导体基材中的该第二栅极结构的二侧形成一第二凹陷部；以及
磊晶成长一第二半导体材料以填充该第二凹陷部，其中该第二半导体材料不同于该第一半导体材料。
7.根据权利要求6所述的制造集成电路装置的方法，其特征在于，形成该第二轻掺杂源极与漏极区的步骤包含以一第一型态掺质植入该半导体基材中，且形成该掺杂区的步骤包含以一第二型态掺质植入该半导体基材中，其中该第二型态掺质相对于该第一型态掺质。
8.根据权利要求6所述的制造集成电路装置的方法，其特征在于，形成该第一轻掺杂源极与漏极区的步骤包含以一n型掺质植入该半导体基材中，且形成该第二轻掺杂源极与漏极区的步骤包含以一p型掺质植入该半导体基材中；
其中形成该掺杂区的步骤包含以一n型掺质植入该半导体基材中。
9.一种制造集成电路装置的方法，其特征在于，包含：
提供具有一第一区域及一第二区域的一半导体基材；
分别于该半导体基材上的该第一区域及该第二区域之内形成一第一栅极结构及一第二栅极结构；
分别于该第一区域及该第二区域中形成一第一轻掺杂源极与漏极区及一第二轻掺杂源极与漏极区；
于该第一栅极结构及该第二栅极结构的侧壁上形成多个偏移间隙壁；
于该半导体基材的该第二区域内的该第二栅极结构的二侧形成一掺杂区；
于该半导体基材中的该第一栅极结构的二侧形成一第一凹陷部；
磊晶成长一第一半导体材料以填充该第一凹陷部；
形成该第一栅极结构及该第二栅极结构的多个主要间隙壁；
于该半导体基材中的该第二栅极结构的二侧形成一第二凹陷部；以及
磊晶成长一第二半导体材料以填充该第二凹陷部，其中该第二半导体材料不同于该第一半导体材料。
10.根据权利要求9所述的制造集成电路装置的方法，其特征在于，形成该第二轻掺杂源极与漏极区的步骤包含以一第一型态掺质植入该半导体基材中，且形成该掺杂区的步骤包含以一第二型态掺质植入该半导体基材中，其中该第二型态掺质相对于该第一型态掺质。
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