CN1581431A - 多结构的硅鳍形及制造方法 - Google Patents
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Abstract
公开了一种用于FinFET器件的半导体鳍形结构，该鳍形结构引入上区域和下区域，其中上区域形成有基本上垂直的侧壁，下区域形成有倾斜的侧壁，以制造宽的基础部分。公开的半导体鳍形结构一般还包括上区域和下区域之间的界面处的台阶区。也公开了制造半导体器件的一系列方法，该半导体器件引入具有该双结构的半导体鳍形和引入用于在相邻的半导体鳍形之间形成浅沟槽隔离(STI)结构的绝缘材料如二氧化硅和/或氮化硅的各种组合。
Description
与相关申请的关系
该美国非临时性专利申请根据35 U.S.C.§119要求2003年8月14日申请的韩国专利申请2003-56636的优先权，因此在此将其全部内容引入作为参考。
技术领域
本发明涉及改进的硅鳍形结构，引入这种硅鳍形结构的半导体器件，制造这种改进的硅鳍形结构的方法以及引入这种制造方法的半导体制造工艺。
背景技术
在过去的30年，基于硅的集成电路，具体，金属氧化物半导体(MOS)器件如场效应晶体管(FET或MOSFET)不断地提供更快的速度，增加集成度以及增强功能性，同时降低每个改进的半导体器件的工作成本。MOS器件一般形成在具有重掺杂源/漏(S/D)区12的衬底10中，源/漏(S/D)区12被更轻地掺杂的沟道区18分开。反过来，沟道区18被栅电极14控制，栅电极14通过栅介质16与沟道区隔开。
随着速度和功能改进的需求持续强劲，已研发了多种结构、工艺和设备，以便提供希望的改进。但是，如图1A所示，常规体MOS技术和设计接近技术的实际极限，且为了控制短沟道效应和获得100nm和更低的有用沟道长度产生更复杂的技术。但是，这些更复杂的技术易于增加成本和减小所得器件的成品率，使它们较少的实用于一般的半导体制造。
为了克服常规体MOS半导体器件的某些缺陷提出了各种晶体管设计，例如包括超薄体晶体管(图1B，其中在绝缘区上形成的薄层中形成沟道区18)和双栅极晶体管(图1C，其中通过两个栅极14a，14b控制单个沟道区18，两个栅极14a，14b通过分开的栅介质16a，16b与沟道区隔开)。
FinFETs，其中在半导体“鳍形”提供结构中形成沟道，其上形成栅介质，以及围绕半导体“鳍形”提供结构形成栅电极，在半导体“鳍形”提供结构中可以首先形成沟道，之后形成源和漏区，工序易于制造比沟道鳍形更高的源/漏区。然后可以形成介质和导电材料，以主要形成双栅极-或三栅极器件。
常规体-MOS器件利用重沟道掺杂控制短沟道效应。但是，随着沟道长度设计下降到约100nm以下时，这些工艺变得越来越难以控制。的确，当实现更小的临界尺寸时，常规体-MOS器件和技术易于表现出不合需要的沟道迁移率、亚阈值电压不稳定、结漏、结电容以及电流耗尽。
同样，超薄型体晶体管被认为比制造常规体-MOS器件更昂贵，尽管在某些区域提供改进的性能，但是易于表现出电性能变化如浮体和热传递效应以及具有被体厚度影响的电流限制。双栅极器件通过从两侧控制结点易于表现出改进的泄漏性能，但是通常需要使用复杂的制造工艺，该制造工艺即增加费用和又降低成品率。注意的特定结构并不是详尽的，因此所属领域的普通技术人员将意识到在努力解决用于制造具有低于约100nm沟道长度的器件的已知工艺和结构的缺陷过程中通过个人或团体已经执行或评价的其他具体的结构和/或工艺。
FinFET晶体管，即，其中在半导体材料的拱起“鳍形”中形成沟道的那些晶体管，能够提供与通过双栅极晶体管提供的泄漏性能相似或好于双栅极晶体管提供的泄漏性能，而且降低制造复杂性和降低制造费用。FinFET晶体管(或简化为FinFETs)还预计支持低于50nm的沟道长度规模，以及或许低于约10nm，由此允许附加改进集成度和功能速度。
如在此将其全部引入作为参考的美国专利号US 6,413,802所教导，FinFET器件可以由绝缘层上设置的硅层来制造，该绝缘层如形成在硅衬底上的掩埋氧化硅(BOX)层，以形成硅上绝缘体(SOI)结构。但是，以此方式形成的FinFETs可能保持昂贵的制造费用，限制了可能获得的集成度以及经受可变的电气性能和/或减小成品率。
如在此将其全部引入作为参考的美国专利申请号US 2002-0011612所教导，也可以在体半导体衬底上制造FinFET器件。但是，以此方式形成的FinFETs在鳍形材料和隔离氧化物之间的边界处可能产生机械应变和/或缺陷，这些将易于增加泄漏和损坏器件性能，以及增加均匀充填相邻鳍形结构之间的空间的困难。
发明内容
本发明的示例性实施例引入具有半导体鳍形结构的半导体器件，该半导体鳍形结构包括，上部，上部具有第一厚度t1和基本上恒定的宽度w0，下部，下部具有第二厚度t2，邻近上部的顶部宽度w1和底部宽度w2，其中w1＜w2。根据本发明的示例性实施例的半导体鳍形结构也易于以硅鳍形的上部宽度和半导体鳍形的下部顶宽满足关系w0＜w1以及第一厚度和第二厚度满足关系t1＜t2的方式来构成。
根据示例性实施例，半导体鳍形结构的上部具有基本上垂直的侧壁，而下部包括与垂直面倾斜角在约3度和约10度之间的倾斜侧壁。半导体鳍形的示例性实施例还可以包括在鳍形的上下部分之间的边界处的台阶区，台阶区具有基本上水平的表面以及约(w1-w0)/2的宽度。
也公开了用于制造引入这种半导体鳍形结构的半导体器件的示例性方法。该示例性方法可以包括在硅衬底形成刻蚀掩模图形，除去未被刻蚀掩模图形保护的第一厚度的硅衬底，以形成上硅图形，其中选择刻蚀条件的第一设置，以在上硅图形上制造基本上垂直的侧壁，以及除去未被刻蚀掩模图形保护的第二厚度的硅衬底，以形成下硅图形，其中选择刻蚀条件的第二设置，以在下硅图形上制造倾斜侧壁，上硅图形和下硅图形结合形成最后的硅图形。
这些示例性方法的变化可以包括改进的衬底，引入外延层用来制造具有某些性能范围的器件和/或通过提供具有性能不同于体衬底性能的薄层用来简化实现这种性能。这种衬底可以包括在体单晶硅衬底上形成的一个或多个外延硅层。
当利用这种衬底时，该示例性方法可以适合于制造半导体鳍形结构，其中在外延硅层中形成上硅图形，下硅图形延伸到体单晶硅。通过选择衬底材料、光刻工艺以及刻蚀工艺的各种组合，可以制备示例性半导体鳍形结构，其中第一厚度与第二厚度的比率约在1∶3至3∶1之间。
制造包括这种半导体鳍形结构的半导体器件的另一示例性方法包括，在硅衬底上形成刻蚀掩模图形，除去未被刻蚀掩模图形保护的第一厚度t1的硅衬底，以形成上硅图形。可以选择用于该刻蚀的刻蚀条件，以在中间硅图形上制造基本上垂直的侧壁。一旦上或中间硅图形形成，可以邻近中间硅图形的侧壁形成隔片结构，除去未被刻蚀掩模图形和隔片结构保护的第二厚度t2硅衬底，以形成下硅图形。可以选择用于该刻蚀的刻蚀条件，以在下硅图形上制造倾斜的侧壁。上硅图形和下硅图形结合形成最后的硅图形。一旦制备了最后的硅图形，后续处理可以包括在最后的硅图形上淀积绝缘材料，绝缘材料具有至少等于t2的厚度，除去绝缘材料的上部，以露出上硅图形的部分侧壁，在上硅图形的侧壁的露出部分上形成栅介质层，以及在栅极介质层上形成栅电极。
形成刻蚀掩模图形可以包括，在硅衬底上形成氧化层，在氧化层上形成氮化层，在氮化层上形成光刻胶图形，除去没有被光刻胶图形保护的部分氮化层和氧化层，以及除去光刻胶图形。在中间硅图形的侧壁上形成隔片结构可以包括，在中间硅图形上形成氧化层，在氧化层上形成氮化层，除去部分氮化层和部分氧化层，以在中间硅图形的侧壁上形成隔片结构。
在最后的硅图形上形成绝缘材料层(绝缘材料具有至少等于t2的厚度)可以包括，淀积绝缘材料层至大于t1+t2的厚度，以及除去绝缘材料层的上部，以露出中间硅图形的上表面和隔片结构的上表面。可以用来除去绝缘材料上部的各种常规方法包括深刻蚀和化学-机械平面化(CMP)，以从晶片除去材料的“高”点，以提高后续工序的平整度和均匀性。露出上硅图形的至少部分侧壁可以包括，除去隔片结构中包括的氮化物至少上部，以及除去隔片结构中包括的氧化物的至少上部。
在露出上硅图形的至少部分侧壁之后和在上硅图形的侧壁的露出部分上形成栅介质层之前，可以注入掺杂剂物质到中间硅图形的露出部分区域中，以改进晶体管沟道性能。在用于其顶表面上具有帽盖层的中间硅图形的掺杂剂注入工序过程中，用来递送掺杂剂物质到中间硅图形的露出部分区域的某些注入电子束可能相对于半导体器件的表面离开垂直方向约5度和约30度之间的偏角，以及某些注入电子束可能相对于半导体器件的表面离开垂直方向约0度和约7度之间的偏角。即，用与中间硅图形的侧壁成约5度和约30之间的倾角将掺杂剂物质注入中间硅图形的两个侧壁，以及用0度和7度之间的角度将掺杂剂物质注入中间图形的顶表面。在其顶表面上没有帽盖层的中间硅图形的掺杂剂注入工序过程中，用来递送掺杂剂物质到中间硅图形的露出部分区域的注入电子束可以相对于半导体器件的表面离开垂直方向约0度和约7度之间的偏角。
附图说明
参考下列结合附图提供的详细描述将容易理解本发明的这些及其他目的、特点和优点，附图中相同参考标记指相应的结构元件，其中：
图1A-C综合地图示了某些现有技术的晶体管结构；
图2A-H图示了根据本发明的第一示例性实施例的FinFET的制造；
图3A-E图示了根据本发明的第二示例性实施例的FinFET的制造；
图4A-E图示了根据本发明的第三示例性实施例的FinFET的制造；
图5A-E图示了根据本发明的第四示例性实施例的FinFET的制造；
图6A-I图示了根据本发明的第五示例性实施例的FinFET的制造；
图7图示了根据本发明的第六示例性实施例的FinFET；
图8图示了根据本发明的第七示例性实施例的FinFET；
图9图示了根据本发明的第八示例性实施例的FinFET；
图10图示了根据本发明的示例性实施例用来描述鳍形结构的剖面图的参考点。
提供这些附图仅仅用于说明性目的且没有按比例绘制。各个实施例中图示元件的空间关系和相对尺寸可以被缩小或扩大，以根据相应的描述提高图的清楚性，因此，该附图不应该被解释为反映相应结构元件的相对尺寸或位置，该相应的结构元件可以由根据本发明的示例性实施例制造的实际器件所包括。
具体实施方式
如图2A所示，用于制造引入示例性鳍形结构的FinFET器件的示例性方法由半导体衬底100如硅开始。利用的衬底可以选自包括例如，由Czochralski(CZ)或Float Zone(FZ)制备的单晶体硅衬底切割的晶片和改进的衬底，包括例如引入一个或多个特征如外延层、掩埋绝缘层或选择的掺杂区的衬底结构，以在完成的器件中提供希望的结构和性能特征。在衬底100上直接形成刻蚀掩模图形101，刻蚀掩模图形101一般地包括缓冲层102，如50-200的二氧化硅，以及在缓冲层上形成的上层104，如500-1000的氮化硅，通过使用常规光刻法和干法和/或湿法刻蚀构图和刻蚀该层可以在缓冲层上形成上层104。
如图2B所示，一旦形成了刻蚀图形，除去部分(例如500-1500)未保护的衬底100，以形成第一图形106。优选选择用来形成第一图形106的刻蚀气体和刻蚀条件的组合，以在第一图形上制造基本上垂直的侧壁。如图2C所示，然后可以在第一图形106上形成侧壁隔片108，一般通过在第一图形上形成第一材料的缓冲层如50-300氧化硅(未示出)和不同材料的第二层如100-300的氮化硅(未示出)，然后执行深刻蚀工序，以除去所有材料，但是留下邻近第一图形侧壁的那部分隔片材料。
如图2D所示，在形成侧壁隔片108之后，除去未保护的衬底的另一部分，例如1000-4500，以形成第二图形110。优选选择用来形成第二图形的刻蚀气体和刻蚀条件的组合，以制造非垂直的、铃形或倾斜的侧壁结构，该结构可以形成为与由衬底限定的平面成约80和89度之间的角度，更典型在约84和88度之间。
在使用常规干法刻蚀设备的干法刻蚀工艺中可以使用O2、HBr和Cl2的组合实现第一和第二刻蚀。常规干法或等离子体刻蚀设备允许操作者设置各种工艺条件，包括偏压功率、室压力、气体流量和HBr/Cl2比率。具体参数将取决于设备设计，被刻蚀材料、各种材料的相对厚度、刻蚀工艺的选择性、负载效应以及为等离子体刻蚀的技术人员所公知的其他变量的组合。但是，一般想要在硅衬底中实现基本上垂直侧面的刻蚀工艺与想要实现锥形或倾斜侧面的刻蚀工艺有关，倾向于利用低偏压功率、较高室压力、减小HBr/Cl2比率和增加流速。
所得的半导体鳍形结构113将包括第一图形106部分和第二图形110部分，第一图形106部分具有基本上垂直的侧壁，第二图形110部分具有倾斜的侧壁，两个图形之间的分界由一般的水平台阶部分112表示，台阶部分112的宽度主要由侧壁隔片108的厚度决定。然后除去掩模图形101和侧壁结构108，以在附加的处理或如下更详细的描述之前获得清洁的鳍形结构，在后续工序过程中某些或所有掩模图形和侧壁结构可以留在位置中。
如图2E所示，掩模图形101和侧壁结构108已被除去，可以在衬底100上形成绝缘层114如二氧化硅，以填充相邻的鳍形结构之间的空间。尽管一般图示为匀质膜，但是所属领域的普通技术人员应当理解绝缘层114可以不止引入一层和不止一种绝缘材料。具体，当利用保形膜形成绝缘层114时，绝缘层的上部可以被除去，以露出鳍形结构113的上表面和/或提供用于后续加工的平整表面。如图2F所示，例如，可以除去绝缘层114的上部，以露出半导体鳍形结构113的部分第一图形106。
如图2G所示，然后第一图形106的露出部分可以经受离子注入工序，在该工序过程中，注入预定剂量的一种或多种掺杂剂物质116，以建立沟道区118的电特性。在离子注入工序过程中，用与第一图形106的侧壁成约0度和约7度之间的偏角将掺杂剂物质注入第一图形106中，改变掺杂剂物质的投射范围(Rp)。考虑第一图形的高度控制掺杂剂物质的投射范围(Rp)。由此，掺杂剂物质被注入如图2G的阴影区所示的第一图形106的整个区域中。
如图2H所示，在离子注入工序之后，可以在第一图形的露出部分上形成栅介质120，例如5-50的二氧化硅层，以及可以在栅介质上形成栅电极122。
尽管为了方便起见栅电极图示为均质材料，但是所属领域的普通技术人员应当理解可以利用各种常规材料和工艺制造具有不同材料的多层栅电极结构，以控制所得器件的某些电气性能。然后可以利用另一些离子注入工艺设置由栅电极控制的源/漏区的掺杂。然后可以采用常规金属化工艺连接衬底100上形成的分立元件，以在完成的器件中提供希望的功能。
如图3A-E所示，用于制造引入示例性鳍形结构的FinFET器件的第二示例性方法与参考图2A-2E如上所述的第一示例性方法类似。但是，如图3A所示，在第二示例性实施例中，更多的绝缘层114被除去，由此露出第一图形106、台阶部分112和第二图形110的上部。然后可以在衬底上形成附加材料层，例如包括相对薄的50-300氧化层(未示出)、相对厚的氮化层124和第二绝缘填充层126衬底。
如图3B-C所示，可以除去一个或多个这些附加层的上部，以露出氮化层124或氮化层和半导体鳍形结构113。如果存在部分氮化层124，那么邻近半导体鳍形结构113的第一图形106侧壁的任一缓冲层可以被除去，以在半导体鳍形结构的基本上垂直的侧壁和第二绝缘填充层126的剩下部分之间形成开口128。
如图3D所示，然后第一图形106露出部分可以经受离子注入工序，在该工序过程中，注入预定剂量的一种或多种掺杂剂物质116，以建立沟道区118的电特性。在离子注入工序过程中，用与第一图形106的侧壁成约0度和约7度之间的偏角将掺杂剂物质注入第一图形106中。如图3E所示，在离子注入工序之后，可以在第一图形的露出部分上形成栅介质120，例如5-50的二氧化硅层，以及可以在栅介质上形成栅电极122。
尽管为了方便起见栅电极图示为均质材料，但是所属领域的普通技术人员应当理解可以利用各种常规材料和工艺制造具有不同材料的多层栅电极结构，以控制所得器件的某些电气性能。然后可以利用另一些离子注入工艺设置由栅电极控制的源/漏区的掺杂。然后可以采用常规金属化工艺连接衬底100上形成的分立元件，以在完成的器件中提供希望的功能。
如图4A-E所示，用于制造引入示例性鳍形结构的FinFET器件的第三示例性方法与参考图2A-2E如上所述的第一示例性方法类似。但是，如图4A所示，在第三示例性实施例中，更多的绝缘层114被除去，由此露出第一图形106、台阶部分112和第三图形110的上部。然后可以在衬底上形成附加材料层，例如包括相对薄的50-300氧化层(未示出)、相对厚的氮化层124和第二绝缘填充层126。
如图4B-C所示，一个或多个这些附加层的上部可以被除去，以露出氮化层124或氮化层和半导体鳍形结构113。如果存在部分氮化层124，那么邻近半导体鳍形结构113的第一图形106侧壁的任一缓冲层可以被除去，以在半导体鳍形结构的基本上垂直的侧壁和第二绝缘填充层126的剩下部分之间形成开口128。但是，如图4C所示，然后第二绝缘填充层126的剩下部分被除去，以露出氮化物膜124的剩余部分。
如图4D所示，然后第一图形106的露出部分可以经受离子注入工序，在该工序过程中，注入预定剂量的一种或多种掺杂剂物质116，以建立沟道区118的电特性。在离子注入工序过程中，用与第一图形106的侧壁成约0度和约7度之间的偏角将掺杂剂物质注入第一图形106中。如图4E所示，在离子注入工序之后，可以在第一图形的露出部分上形成栅介质120，例如5-50的二氧化硅层，以及可以在栅介质上形成栅电极122。
尽管为了方便起见栅电极图示为均质材料，但是所属领域的普通技术人员应当理解可以利用各种常规材料和工艺制造具有不同材料的多层栅电极结构，以控制所得器件的某些电气性能。然后可以利用另一些离子注入工艺设置由栅电极控制的源/漏区的掺杂。然后可以采用常规金属化工艺连接衬底100上形成的分立元件，以在完成的器件中提供希望的功能。
如图5A-E所示，用于制造引入示例性鳍形结构的FinFET器件的第四示例性方法与参考图2A-2D如上所述的第一示例性方法类似。但是，如图5A所示，在第四示例性实施例中，在除去侧壁隔片108和刻蚀掩模图形101以露出第一图形106、台阶部分112和第二图形110之后，可以在衬底上形成附加材料层，包括例如相对薄的50-300氧化层(未示出)和相对厚的氮化层124。
如图5B-C所示，然后可以在氮化层124上形成绝缘层114，以及一个或多个绝缘的上部以及氮化层可以被除去，以露出氮化层124或氮化层和半导体鳍形结构113。如果存在部分氮化层124，那么邻近半导体鳍形结构113的第一图形106侧壁的任一缓冲层可以被除去，以在半导体鳍形结构的基本上垂直的侧壁和绝缘层126的剩下部分之间形成开口128。
如图5D所示，然后第一图形106露出部分可以经受离子注入工序，在该工序过程中，注入预定剂量的一种或多种掺杂剂物质116，以建立沟道区118的电特性。在离子注入工序过程中，用与第一图形106的侧壁成约0度和约7度之间的偏角将掺杂剂物质注入第一图形106中。如图5E所示，在离子注入工序之后，可以在第一图形的露出部分上形成栅介质120，例如5-50的二氧化硅层，以及可以在栅介质上形成栅电极122。
尽管为了方便起见栅电极图示为均质材料，但是所属领域的普通技术人员应当理解可以利用各种常规材料和工艺制造具有不同材料的多层栅电极结构，以控制所得器件的某些电气性能。然后可以利用另一些离子注入工艺设置由栅电极控制的源/漏区的掺杂。然后可以采用常规金属化工艺连接衬底100上形成的分立元件，以在完成的器件中提供希望的功能。
如图6A所示，用于制造引入示例性鳍形结构的FinFET器件的第五示例性方法由半导体衬底100如硅开始。利用的衬底可以选自包括CZ生长的单晶体硅衬底和改进的衬底的衬底结构，改进的衬底包括例如引入一个或多个特征如外延层、掩埋绝缘层或选择的掺杂区的衬底，以在完成的器件中提供希望的结构和性能特征。
在衬底100上直接形成刻蚀掩模图形101，刻蚀掩模图形101一般包括缓冲层102a、第二层104a、第三层102b以及第四层104b，缓冲层102a如50-200的二氧化硅，第二层104a如200-400的氮化硅，第三层102b如200-400的二氧化硅，第四层104b如形成在缓冲层上的500-1000。然后可以使用常规光刻法和干法和/或湿法刻蚀构图和刻蚀这些层，以形成刻蚀掩模图形101。
如图6B所示，一旦形成刻蚀图形，除去部分未保护的衬底100，例如500-1500，以形成第一图形106。优选选择用来形成第一图形106的刻蚀气体和刻蚀条件的组合，以在第一图形上制造基本上垂直的侧壁。如图6C所示，一旦形成了第一图形106，可以淀积用于形成侧壁隔片的材料，且该材料可以包括50-400二氧化硅的缓冲层107和50-300氮化硅的上层108。如图6D所示，然后可以通过使用深刻蚀工艺在第一图形106上形成侧壁隔片，以基本上除去层107和108的所有水平部分，同时留下邻近第一图形106侧壁的垂直部分。
如图6E所示，在形成侧壁隔片108之后，除去未保护衬底的另一部分，例如1000-4500，以形成第二图形110。优选选择用来形成第二图形的刻蚀气体和刻蚀条件的组合，以制造非垂直的、铃形或倾斜的侧壁结构，该结构可以形成为与由衬底限定的平面成约75和89度之间的角度，更典型地在约84和88度之间。
所得的半导体鳍形结构113将包括第一图形106部分和第二图形110部分，第一图形106部分具有基本上垂直的侧壁，第二图形110部分具有倾斜的侧壁，两个图形之间的分界由一般水平台阶部分112表示，其宽度主要由侧壁隔片108的厚度决定。然后可以除去掩模图形101的第三102b和第四104b层和第二图形刻蚀过程中形成侧壁结构的膜107和108的剩下部分，以获得半导体鳍形结构，该鳍形结构引入适合于进一步处理的鳍形结构的上表面上的掩模层。
如图6F所示，从鳍形结构除去掩模层图形101的上两个层和侧壁结构108。如图6G所示，可以在衬底100上形成薄绝缘层128如二氧化硅和厚绝缘层114如二氧化硅，以填充相邻的鳍形结构之间的空间。尽管一般图示为均质膜，但是所属领域的普通技术人员应当理解绝缘层114可以不止引入一层和不止一种绝缘材料。具体，当利用保形膜形成绝缘层114时，绝缘层的上部可以被除去，以露出鳍形结构113上的掩模层的上表面和/或提供用于后续处理的平整表面。如图6G所示，例如，可以除去绝缘层114的上部，以露出邻近半导体鳍形结构113上的掩模层的部分薄绝缘层128。
如图6H所示，部分绝缘层114以及选择性地部分薄绝缘层128，以露出第一图形106的露出部分。然后第一图形106的露出部分可以经受离子注入工序，在该工序过程中，注入预定剂量的一种或多种掺杂剂物质116，以建立沟道区118的电特性。在离子注入工序过程中，考虑投射范围(Rp)，用与垂直方向(即，第一图形106的侧壁)成约5度和约50度之间的偏角将掺杂剂物质注入第一图形156中。此外，用与垂直方向成约0度和约7度之间偏角通过层104a，102a将掺杂剂物质注入第一图形106的顶表面中。考虑层104a，102a的高度控制注入第一图形106的顶表面中的掺杂剂物质的投射范围(Rp)。由此，掺杂剂物质被注入如图6H的阴影区所示的第一图形106的侧壁和顶表面中。如图61所示，在离子注入工序之后，可以在第一图形的露出部分上形成栅介质120，例如5-50的二氧化硅层，以及可以在栅介质上形成栅电极122。
尽管为了方便起见栅电极图示为均质材料，但是所属领域的普通技术人员应当理解可以利用各种常规材料和工艺制造具有不同材料的多层栅电极结构，以控制所得器件的某些电气性能。然后可以利用另一些离子注入工艺设置由栅电极控制的源/漏区的掺杂。然后可以采用常规金属化工艺连接衬底100上形成的分立元件，以在完成的器件中提供希望的功能。
如图7所示，用于制造引入示例性鳍形结构的FinFET器件的第六示例性方法与参考图6A-6F如上所述的第五示例性方法类似。但是，如图7所示，在第六示例性实施例中，与上所述第二实施例一样，较厚的绝缘层114被除去，由此露出第一图形106、台阶部分112和第二图形110的上部。然后可以在衬底上形成附加材料层，例如包括相对薄的约50-300氧化层(未示出)、相对厚的氮化层124以及第二绝缘填充层126。
然后可以除去这些附加层的上部，以露出氮化层124或半导体鳍形结构113上的氮化层和掩模层。如果存在部分氮化层124，那么邻近半导体鳍形结构113的第一图形106侧壁的任一缓冲层可以被除去，以在半导体鳍形结构的基本上垂直的侧壁和第二绝缘填充层126的剩下部分之间形成开口128。
然后第一图形106的露出部分可以经受离子注入工序，在该工序过程中，注入预定剂量的一种或多种掺杂剂物质116，以建立沟道区118的电特性。如图7所示，在离子注入工序之后，可以在第一图形的露出部分上形成栅介质120，例如5-50的二氧化硅层，以及可以在栅介质上形成栅电极122。
尽管为了方便起见栅电极图示为均质材料，但是所属领域的普通技术人员应当理解可以利用各种常规材料和工艺制造具有不同材料的多层栅电极结构，以控制所得器件的某些电气性能。然后可以利用另一些离子注入工艺设置由栅电极控制的源/漏区的掺杂。然后可以采用常规金属化工艺连接衬底100上形成的分立元件，以在完成的器件中提供希望的功能。
如图8所示，用于制造引入示例性鳍形结构的FinFET器件的第七示例性方法与参考图6A-6F如上所述的第五示例性方法类似。但是，在该示例性实施例中，尽管最初与第六示例性实施例相似，但是更多的绝缘层114被除去，由此露出第一图形106、台阶部分112和第二图形110的上部。然后可以在衬底上形成附加材料层，例如包括相对薄的约50-300氧化层(未示出)、相对厚的氮化层124和第二绝缘填充层126。
然后可以除去一个或多个这些附加层的上部，以露出氮化层124或半导体鳍形结构113上的氮化层和掩模层。如果存在部分氮化层124，那么邻近半导体鳍形结构113的第一图形106侧壁的任一缓冲层可以被除去，以在半导体鳍形结构的基本上垂直的侧壁和第二绝缘填充层126的剩下部分之间形成开口。但是，与结合第六示例性实施例描述的工序不同，然后第二绝缘填充层126的剩下部分被除去，以露出氮化物膜124的剩余部分。
如图8所示，然后第一图形106的露出部分可以经受离子注入工序，在该工序过程中，注入预定剂量的一种或多种掺杂剂物质116，以建立沟道区118的电特性。在离子注入工序之后，可以在第一图形的露出部分上形成栅介质120，例如5-50的二氧化硅层，以及可以在栅介质上形成栅电极122。
尽管为了方便起见栅电极图示为均质材料，但是所属领域的普通技术人员应当理解可以利用各种常规材料和工艺制造具有不同材料的多层栅电极结构，以控制所得器件的某些电气性能。然后可以利用另一些离子注入工艺设置由栅电极控制的源/漏区的掺杂。然后可以采用常规金属化工艺连接衬底100上形成的分立元件，以在完成的器件中提供希望的功能。
如图9所示，用于制造引入示例性鳍形结构的FinFET器件的第八示例性方法与参考图6A-6EF如上所述的第五示例性方法类似。但是，如图9所示，在第八示例性实施例中，在除去侧壁隔片108和刻蚀掩模图形101以露出第一图形106、台阶部分112和第二图形110之后，可以在衬底上形成附加材料层，包括例如相对薄的50-300氧化层和相对厚的氮化层124。
然后可以在掩模层124上形成绝缘层114，以及一个或多个绝缘层的上部以及掩模层可以被除去，以露出氮化层124或半导体鳍形结构113上的氮化层和掩模层。如果存在部分氮化层124，那么邻近半导体鳍形结构113的第一图形106侧壁的任一缓冲层可以被除去，以在半导体鳍形结构的基本上垂直的侧壁和绝缘层114的剩下部分之间形成开口128。
如图9所示，然后第一图形106露出部分可以经受离子注入工序，在该工序过程中，注入预定剂量的一种或多种掺杂剂物质116，以建立沟道区119的电特性。在离子注入工序之后，可以在第一图形的露出部分上形成栅介质120，例如5-50的二氧化硅层，以及可以在栅介质上形成栅电极122。
尽管为了方便起见栅电极图示为均质材料，但是所属领域的普通技术人员应当理解可以利用各种常规材料和工艺制造具有不同材料的多层栅电极结构，以控制所得器件的某些电气性能。然后可以利用另一些离子注入工艺设置由栅电极控制的源/漏区的掺杂。然后可以采用常规金属化工艺连接衬底100上形成的分立元件，以在完成的器件中提供希望的功能。
在如上所述的每个实施例中，可以用成角度的离子束进行沟道离子注入，以允许掺杂半导体鳍形结构的露出侧面。注入领域的普通技术人员应当理解尽管较高电流和较高能量机械方法可以更有用，但是在离子注入工序过程中射束角可以被固定或改变，以及为了实现该结果可以机械地调整和/或电调整与被注入的衬底有关的电子束的方向。同样，可以调整注入的持续时间和离子束的能量，以在衬底的适当表面实现希望的掺杂级别。
尽管根据一系列示例性实施例详细描述了本发明，但是所属领域的普通技术人员应当理解在不脱离如以下权利要求所限定的本发明范围的条件下可以对上面详细描述的材料和厚度进行各种改变。
Claims (24)
1、一种半导体器件，包括：
衬底；
从衬底向上延伸的半导体鳍形，其中半导体鳍形包括：
上部，该上部具有第一厚度t1和基本上恒定的宽度w0；以及
下部，该下部具有第二厚度t2，邻近上部的顶宽w1和底宽w2，其中w1＜w2；以及
通过介质材料与半导体鳍形隔开的栅电极。
2、根据权利要求1的半导体器件，其中
该半导体鳍形的上部宽度和硅鳍形的下部顶宽满足关系w0＜w1；
第一厚度和第二厚度满足关系t1 t2；以及
半导体是硅。
3、根据权利要求1的半导体器件，其中
硅鳍形的上部宽度和硅鳍形的下部顶宽满足等式w0＝w1。
4、根据权利要求1的半导体器件，其中
上部具有基本上垂直的侧壁；以及
下部具有倾斜的侧壁。
5、根据权利要求4的半导体器件，其中
下部侧壁与由衬底的主表面限定的平面相关的垂直面倾斜至少3度，但是不超过10度。
6、根据权利要求2的半导体器件，其中
在硅鳍形的上部和下部的结点处形成台阶区域，该台阶区域具有基本上水平的表面和约(w1-w0)/2的宽度。
7、根据权利要求2的半导体器件，其中
上部包括具有第一掺杂分布的外延硅；以及
下部包括具有第二掺杂分布的硅，其中第一和第二掺杂分布基本上不相同。
8、根据权利要求2的半导体器件，其中
上部包括表面区域和内部区域，表面区域具有第一掺杂剂浓度，内部区域具有第二掺杂剂浓度，第二掺杂剂浓度低于第一掺杂剂浓度。
9、根据权利要求2的半导体器件，其中
半导体鳍形的特点在于高宽比，高宽比由关系2(t1+t2)/(w2+w1)定义，进一步其中高宽比在约3∶1和约10∶1之间。
10、一种制造半导体器件的方法，包括：
在半导体衬底上形成刻蚀掩模图形；
除去未被刻蚀掩模图形保护的第一厚度的半导体衬底，以形成上半导体图形，其中选择刻蚀条件的第一设置，以在上半导体图形上产生基本上垂直的侧壁；以及
除去未被刻蚀掩模图形保护的第二厚度的半导体衬底，以形成下半导体图形，其中选择刻蚀条件的第二设置，以在下半导体图形上产生倾斜的侧壁，上半导体图形和下半导体图形结合形成最后的半导体图形；
其中部分上半导体图形形成晶体管沟道区，晶体管具有在上半导体图形的相对侧上布置的至少两个栅极。
11、根据权利要求10的制造半导体器件的方法，其中
半导体衬底主要由具有基本上均匀的初始掺杂剂浓度的单晶硅组成。
12、根据权利要求10的制造半导体器件的方法，其中
半导体衬底包括在体单晶硅上形成的外延硅层。
13、根据权利要求12的制造半导体器件的方法，其中
在外延硅层中形成上硅图形；以及
下硅图形延伸到体单晶硅中。
14、根据权利要求10的制造半导体器件的方法，其中
第一厚度与第二厚度的比率在约1∶3至约3∶1之间。
15、根据权利要求10的制造半导体器件的方法，还包括：
形成绝缘层，该绝缘层具有大于约t2的厚度；
露出上半导体图形的表面区；
将掺杂剂物质注入露出的表面区中；
在露出的表面区上形成栅介质；以及
在栅介质上形成栅电极。
16、一种制造半导体器件的方法，包括：
a)在硅衬底上形成刻蚀掩模图形，
b)除去未被刻蚀掩模图形保护的第一厚度t1的硅衬底，以形成上硅图形，其中选择刻蚀条件的第一设置，以在中间硅图形上产生基本上垂直的侧壁；
c)在中间硅图形的侧壁上形成隔片结构；
d)除去未被刻蚀掩模图形和隔片结构保护的第二厚度t2的硅衬底，以形成下硅图形，其中选择刻蚀条件的第二设置，以在下硅图形上产生倾斜的侧壁，上硅图形和下硅图形结合形成最后的硅图形。
e)在最后的硅图形上淀积绝缘材料，该绝缘材料具有至少等于t2的厚度；
f)除去绝缘材料的上部，以露出上硅图形的部分侧壁；
g)在上硅图形露出的部分侧壁上形成栅介质层；以及
h)在栅介质层上形成栅电极。
17、根据权利要求16的制造半导体器件的方法，其中
a)在硅衬底上形成刻蚀掩模图形包括；
a1)在硅衬底上形成氧化层；
a2)在氧化层上形成氮化层；
a3)在氮化层上形成光刻胶图形；
a4)除去没有被光刻胶图形保护的部分氮化层和氧化层；以及
a5)除去光刻胶图形。
18、根据权利要求16的制造半导体器件的方法，其中
c)在中间硅图形的侧壁上形成隔片结构，包括；
c1)在中间硅图形上形成氧化层；
c2)在氧化层上形成氮化层；
c3)除去部分氮化层和部分氧化层，以在中间硅图形的侧壁上形成隔片结构。
19、根据权利要求16的制造半导体器件的方法，其中
e)在最后的硅图形上淀积绝缘材料层，该绝缘材料具有至少等于t的厚度，包括
e1)淀积绝缘材料层至大于t1+t2的厚度；以及
e2)除去绝缘材料层的上部，以露出中间硅图形的上表面和隔片结构的上表面。
20、根据权利要求19的制造半导体器件的方法，其中
f)露出上硅图形侧壁的至少部分，包括；
f1)除去隔片结构中包括的氮化物的至少上部；以及
f2)除去隔片结构中包括的氧化物的至少上部。
21、根据权利要求16的制造半导体器件的方法，还包括：
在步骤f)之后和在g)之前将掺杂剂物质注入中间硅图形的露出部分的区域中，以改进晶体管沟道性能
f)露出上硅图形侧壁的至少部分，以及
g)在上硅图形露出的部分侧壁上形成栅介质层。
22、根据权利要求21的制造半导体器件的方法，其中
用来将掺杂剂物质注入中间硅图形的露出部分区域中的注入电子束与由半导体衬底的主表面限定的平面相关的垂直方向的偏角在约5度和约30度之间。
23、根据权利要求19的制造半导体器件的方法，其中
绝缘材料层包括氮化硅层和氧化硅层。
24、根据权利要求19的制造半导体器件的方法，其中
绝缘材料层包括氮化硅层和两层氧化硅，氮化硅层布置在氧化硅层之间。
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Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1897255B (zh) * | 2005-07-15 | 2010-05-12 | 三星电子株式会社 | 具有垂直沟道的半导体器件及其制造方法 |
| CN102034871A (zh) * | 2009-10-01 | 2011-04-27 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN101183664B (zh) * | 2006-11-14 | 2011-08-31 | 国际商业机器公司 | 半导体结构及制造多个鳍片场效应晶体管的方法 |
| CN102931062A (zh) * | 2011-08-09 | 2013-02-13 | 中芯国际集成电路制造(上海)有限公司 | 一种制作鳍式场效应管的翅片结构方法 |
| CN102983073A (zh) * | 2011-09-05 | 2013-03-20 | 中国科学院微电子研究所 | 小尺寸鳍形结构的制造方法 |
| CN103177961A (zh) * | 2011-12-20 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
| CN103378135A (zh) * | 2012-04-13 | 2013-10-30 | 台湾积体电路制造股份有限公司 | 用于FinFET的装置 |
| CN103383964A (zh) * | 2012-05-03 | 2013-11-06 | 台湾积体电路制造股份有限公司 | 用于FinFET的结构 |
| CN103515230A (zh) * | 2012-06-19 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN103515234A (zh) * | 2012-06-25 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 形成FinFET的方法 |
| CN103515282A (zh) * | 2012-06-20 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 一种鳍式场效应晶体管及其形成方法 |
| CN103515209A (zh) * | 2012-06-19 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
| CN103700593A (zh) * | 2013-12-18 | 2014-04-02 | 北京大学 | 制备准soi源漏多栅器件的方法 |
| CN103715198A (zh) * | 2012-10-04 | 2014-04-09 | 闪矽公司 | 三维单浮栅非易失性存储器装置 |
| CN104037088A (zh) * | 2014-06-19 | 2014-09-10 | 上海华力微电子有限公司 | 鳍式场效应晶体管的制造方法 |
| CN104347690A (zh) * | 2013-07-30 | 2015-02-11 | 三星电子株式会社 | 具有场效应晶体管的半导体器件 |
| CN104425263A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN104599970A (zh) * | 2013-10-30 | 2015-05-06 | 台湾积体电路制造股份有限公司 | 形成FinFET器件的机制 |
| US9202762B2 (en) | 2010-01-08 | 2015-12-01 | Semiconductor Manufacturing International (Shanghai) Corporation | Hybrid integrated semiconductor tri-gate and split dual-gate FinFET devices and method for manufacturing |
| CN105895528A (zh) * | 2015-02-13 | 2016-08-24 | 台湾积体电路制造股份有限公司 | 通过有源区轮廓控制高度的半导体制造的方法 |
| CN106206298A (zh) * | 2014-12-01 | 2016-12-07 | 台湾积体电路制造股份有限公司 | 多阶鳍的形成方法及其结构 |
| CN106601687A (zh) * | 2015-10-16 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN106992154A (zh) * | 2015-10-29 | 2017-07-28 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN107230639A (zh) * | 2016-03-24 | 2017-10-03 | 台湾积体电路制造股份有限公司 | 具有作为基底的半导体带的FinFET |
| US9922878B2 (en) | 2010-01-08 | 2018-03-20 | Semiconductor Manufacturing International (Shanghai) Corporation | Hybrid integrated semiconductor tri-gate and split dual-gate FinFET devices and method for manufacturing |
| CN110957220A (zh) * | 2018-09-27 | 2020-04-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111199917A (zh) * | 2018-11-16 | 2020-05-26 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN111244084A (zh) * | 2018-11-29 | 2020-06-05 | 台湾积体电路制造股份有限公司 | 受限源极/漏极外延区域及其形成方法 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0735879A (ja) * | 1993-07-22 | 1995-02-07 | Yukiro Kawashima | 時刻・年月日信号を出力する電波時計 |
| JP5167816B2 (ja) * | 2005-10-21 | 2013-03-21 | 富士通株式会社 | フィン型半導体装置及びその製造方法 |
| KR100660337B1 (ko) | 2005-12-28 | 2006-12-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트랜지스터 형성방법 |
| EP1892765A1 (en) * | 2006-08-23 | 2008-02-27 | INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) | Method for doping a fin-based semiconductor device |
| JP4757750B2 (ja) * | 2006-09-11 | 2011-08-24 | パナソニック株式会社 | 撮像装置 |
| JP2009054946A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Instruments Inc | 半導体装置とその製造方法 |
| JP2009283685A (ja) * | 2008-05-22 | 2009-12-03 | Panasonic Corp | 半導体装置およびその製造方法 |
| JP5491705B2 (ja) * | 2008-05-22 | 2014-05-14 | 株式会社東芝 | 半導体装置 |
| US9484462B2 (en) | 2009-09-24 | 2016-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure of fin field effect transistor |
| JP2011159760A (ja) | 2010-01-29 | 2011-08-18 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
| JP5718585B2 (ja) | 2010-05-19 | 2015-05-13 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法、並びにデータ処理システム |
| JP2012253122A (ja) | 2011-06-01 | 2012-12-20 | Elpida Memory Inc | 半導体装置の製造方法、並びにデータ処理システム |
| JP2013089724A (ja) * | 2011-10-17 | 2013-05-13 | Elpida Memory Inc | 窒化シリコン膜の成膜方法、不揮発性記憶装置の製造方法 |
| US8546891B2 (en) * | 2012-02-29 | 2013-10-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin profile structure and method of making same |
| US9633905B2 (en) | 2012-04-20 | 2017-04-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor fin structures and methods for forming the same |
| US8883570B2 (en) | 2012-07-03 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-gate FETs and methods for forming the same |
| US8586449B1 (en) | 2012-08-14 | 2013-11-19 | International Business Machines Corporation | Raised isolation structure self-aligned to fin structures |
| US9006065B2 (en) * | 2012-10-09 | 2015-04-14 | Advanced Ion Beam Technology, Inc. | Plasma doping a non-planar semiconductor device |
| US9136343B2 (en) * | 2013-01-24 | 2015-09-15 | Intel Corporation | Deep gate-all-around semiconductor device having germanium or group III-V active layer |
| US9159832B2 (en) * | 2013-03-08 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor fin structures and methods for forming the same |
| CA2938783A1 (en) * | 2013-04-18 | 2014-10-23 | Ripon Kumar DEY | Method of fabricating nano-scale structures and nano-scale structures fabricated using the method |
| CN103311302B (zh) * | 2013-05-09 | 2016-01-20 | 清华大学 | 一种混合三维晶体管及其形成方法 |
| KR102017625B1 (ko) * | 2013-05-10 | 2019-10-22 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| KR20140148189A (ko) * | 2013-06-21 | 2014-12-31 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US9219115B2 (en) | 2013-10-11 | 2015-12-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming conductive STI liners for FinFETS |
| US9773869B2 (en) * | 2014-03-12 | 2017-09-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9704973B2 (en) * | 2014-04-01 | 2017-07-11 | Globalfoundries Inc. | Methods of forming fins for FinFET semiconductor devices and the selective removal of such fins |
| CN104347427A (zh) * | 2014-11-05 | 2015-02-11 | 上海华力微电子有限公司 | 一种鳍式场效应晶体管的制造方法 |
| US9343370B1 (en) | 2014-11-28 | 2016-05-17 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
| KR102379267B1 (ko) | 2015-04-01 | 2022-03-28 | 삼성전자주식회사 | 아이솔레이션 영역 상의 스페이서를 갖는 반도체 소자 |
| US9818825B2 (en) | 2015-10-27 | 2017-11-14 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| CN207396531U (zh) | 2017-01-31 | 2018-05-22 | 杭州探真纳米科技有限公司 | 一种悬臂末端纳米探针 |
| CN110783193B (zh) * | 2018-07-31 | 2023-06-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3484394B2 (ja) * | 2000-04-12 | 2004-01-06 | Ｎｅｃエレクトロニクス株式会社 | 光半導体装置およびその製造方法 |
| US20020011612A1 (en) * | 2000-07-31 | 2002-01-31 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| KR100338783B1 (en) * | 2000-10-28 | 2002-06-01 | Samsung Electronics Co Ltd | Semiconductor device having expanded effective width of active region and fabricating method thereof |
| US6475890B1 (en) * | 2001-02-12 | 2002-11-05 | Advanced Micro Devices, Inc. | Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology |
| US6656796B2 (en) * | 2002-01-14 | 2003-12-02 | Taiwan Semiconductor Manufacturing Co., Ltd | Multiple etch method for fabricating split gate field effect transistor (FET) device |
| US6833556B2 (en) * | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| KR100481209B1 (ko) * | 2002-10-01 | 2005-04-08 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법 |
| US7214991B2 (en) * | 2002-12-06 | 2007-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS inverters configured using multiple-gate transistors |
| US7259425B2 (en) * | 2003-01-23 | 2007-08-21 | Advanced Micro Devices, Inc. | Tri-gate and gate around MOSFET devices and methods for making same |
| US6777782B1 (en) * | 2003-02-13 | 2004-08-17 | Agilent Technologies, Inc. | Method for fabricating base-emitter self-aligned heterojunction bipolar transistors |
| US7074656B2 (en) * | 2003-04-29 | 2006-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping of semiconductor fin devices |
| US6838322B2 (en) * | 2003-05-01 | 2005-01-04 | Freescale Semiconductor, Inc. | Method for forming a double-gated semiconductor device |
| US6903967B2 (en) * | 2003-05-22 | 2005-06-07 | Freescale Semiconductor, Inc. | Memory with charge storage locations and adjacent gate structures |
| US7045401B2 (en) * | 2003-06-23 | 2006-05-16 | Sharp Laboratories Of America, Inc. | Strained silicon finFET device |
| US6992354B2 (en) * | 2003-06-25 | 2006-01-31 | International Business Machines Corporation | FinFET having suppressed parasitic device characteristics |
| US6921700B2 (en) * | 2003-07-31 | 2005-07-26 | Freescale Semiconductor, Inc. | Method of forming a transistor having multiple channels |
| KR100513405B1 (ko) * | 2003-12-16 | 2005-09-09 | 삼성전자주식회사 | 핀 트랜지스터의 형성 방법 |
-
2004
- 2004-08-05 JP JP2004229450A patent/JP2005064500A/ja active Pending
- 2004-08-10 TW TW093123949A patent/TWI246168B/zh not_active IP Right Cessation
- 2004-08-13 CN CNB2004100574426A patent/CN100527351C/zh not_active Expired - Fee Related
-
2006
- 2006-10-31 US US11/589,718 patent/US7534686B2/en not_active Expired - Fee Related
Cited By (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1897255B (zh) * | 2005-07-15 | 2010-05-12 | 三星电子株式会社 | 具有垂直沟道的半导体器件及其制造方法 |
| CN101183664B (zh) * | 2006-11-14 | 2011-08-31 | 国际商业机器公司 | 半导体结构及制造多个鳍片场效应晶体管的方法 |
| CN102034871A (zh) * | 2009-10-01 | 2011-04-27 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN102034871B (zh) * | 2009-10-01 | 2013-10-02 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管及其形成方法 |
| US10923399B2 (en) | 2010-01-08 | 2021-02-16 | Semiconductor Manufacturing International (Shanghai) Corporation | Hybrid integrated semiconductor tri-gate and split dual-gate FinFET devices and method for manufacturing |
| US9922878B2 (en) | 2010-01-08 | 2018-03-20 | Semiconductor Manufacturing International (Shanghai) Corporation | Hybrid integrated semiconductor tri-gate and split dual-gate FinFET devices and method for manufacturing |
| US9202762B2 (en) | 2010-01-08 | 2015-12-01 | Semiconductor Manufacturing International (Shanghai) Corporation | Hybrid integrated semiconductor tri-gate and split dual-gate FinFET devices and method for manufacturing |
| CN102931062A (zh) * | 2011-08-09 | 2013-02-13 | 中芯国际集成电路制造(上海)有限公司 | 一种制作鳍式场效应管的翅片结构方法 |
| CN102931062B (zh) * | 2011-08-09 | 2015-08-19 | 中芯国际集成电路制造(上海)有限公司 | 一种制作鳍式场效应管的翅片结构方法 |
| CN102983073A (zh) * | 2011-09-05 | 2013-03-20 | 中国科学院微电子研究所 | 小尺寸鳍形结构的制造方法 |
| CN102983073B (zh) * | 2011-09-05 | 2015-12-09 | 中国科学院微电子研究所 | 小尺寸鳍形结构的制造方法 |
| CN103177961B (zh) * | 2011-12-20 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
| CN103177961A (zh) * | 2011-12-20 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
| CN103378135A (zh) * | 2012-04-13 | 2013-10-30 | 台湾积体电路制造股份有限公司 | 用于FinFET的装置 |
| CN103383964A (zh) * | 2012-05-03 | 2013-11-06 | 台湾积体电路制造股份有限公司 | 用于FinFET的结构 |
| CN103383964B (zh) * | 2012-05-03 | 2016-07-27 | 台湾积体电路制造股份有限公司 | 用于FinFET的结构 |
| CN103515209B (zh) * | 2012-06-19 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
| CN103515209A (zh) * | 2012-06-19 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
| CN103515230A (zh) * | 2012-06-19 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN103515282A (zh) * | 2012-06-20 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 一种鳍式场效应晶体管及其形成方法 |
| CN103515234A (zh) * | 2012-06-25 | 2014-01-15 | 中芯国际集成电路制造(上海)有限公司 | 形成FinFET的方法 |
| CN103715198A (zh) * | 2012-10-04 | 2014-04-09 | 闪矽公司 | 三维单浮栅非易失性存储器装置 |
| CN103715198B (zh) * | 2012-10-04 | 2016-08-17 | 闪矽公司 | 三维单浮栅非易失性存储器装置 |
| CN104347690A (zh) * | 2013-07-30 | 2015-02-11 | 三星电子株式会社 | 具有场效应晶体管的半导体器件 |
| CN104425263B (zh) * | 2013-08-20 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN104425263A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN104599970A (zh) * | 2013-10-30 | 2015-05-06 | 台湾积体电路制造股份有限公司 | 形成FinFET器件的机制 |
| WO2015089952A1 (zh) * | 2013-12-18 | 2015-06-25 | 北京大学 | 制备准soi源漏多栅器件的方法 |
| CN103700593B (zh) * | 2013-12-18 | 2016-02-17 | 北京大学 | 制备准soi源漏多栅器件的方法 |
| CN103700593A (zh) * | 2013-12-18 | 2014-04-02 | 北京大学 | 制备准soi源漏多栅器件的方法 |
| CN104037088A (zh) * | 2014-06-19 | 2014-09-10 | 上海华力微电子有限公司 | 鳍式场效应晶体管的制造方法 |
| CN106206298A (zh) * | 2014-12-01 | 2016-12-07 | 台湾积体电路制造股份有限公司 | 多阶鳍的形成方法及其结构 |
| CN106206298B (zh) * | 2014-12-01 | 2020-06-26 | 台湾积体电路制造股份有限公司 | 多阶鳍的形成方法及其结构 |
| CN105895528A (zh) * | 2015-02-13 | 2016-08-24 | 台湾积体电路制造股份有限公司 | 通过有源区轮廓控制高度的半导体制造的方法 |
| CN105895528B (zh) * | 2015-02-13 | 2019-10-08 | 台湾积体电路制造股份有限公司 | 通过有源区轮廓控制高度的半导体制造的方法 |
| CN106601687A (zh) * | 2015-10-16 | 2017-04-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| CN106992154A (zh) * | 2015-10-29 | 2017-07-28 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN106992154B (zh) * | 2015-10-29 | 2020-05-15 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| US10727314B2 (en) | 2016-03-24 | 2020-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with a semiconductor strip as a base |
| CN107230639A (zh) * | 2016-03-24 | 2017-10-03 | 台湾积体电路制造股份有限公司 | 具有作为基底的半导体带的FinFET |
| CN110957220A (zh) * | 2018-09-27 | 2020-04-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110957220B (zh) * | 2018-09-27 | 2023-04-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111199917A (zh) * | 2018-11-16 | 2020-05-26 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN111244084A (zh) * | 2018-11-29 | 2020-06-05 | 台湾积体电路制造股份有限公司 | 受限源极/漏极外延区域及其形成方法 |
| US11948971B2 (en) | 2018-11-29 | 2024-04-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Confined source/drain epitaxy regions and method forming same |
Also Published As
| Publication number | Publication date |
|---|---|
| US7534686B2 (en) | 2009-05-19 |
| US20070048947A1 (en) | 2007-03-01 |
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| JP2005064500A (ja) | 2005-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090812 Termination date: 20100813 |