CN111244084A - 受限源极/漏极外延区域及其形成方法 - Google Patents

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Abstract

本公开涉及受限源极/漏极外延区域及其形成方法。一种方法包括形成延伸到半导体衬底中的隔离区域，使隔离区域凹陷，其中，隔离区域之间的半导体区域形成半导体鳍，在隔离区域和半导体鳍上形成第一电介质层，在第一电介质层上方形成第二电介质层，对第二电介质层和第一电介质层进行平坦化，以及使第一电介质层凹陷。第二电介质层的一部分突出高于第一电介质层的剩余部分以形成突出的电介质鳍。半导体鳍的一部分突出高于第一电介质层的剩余部分以形成突出的半导体鳍。使突出的半导体鳍的一部分凹陷以形成凹槽，从凹槽外延生长外延半导体区域。外延半导体区域横向扩展以与突出的电介质鳍的侧壁接触。

Description

受限源极/漏极外延区域及其形成方法
技术领域
本公开总体涉及受限源极/漏极外延区域及其形成方法。
背景技术
IC材料和设计的技术进步已经产生了几代IC，其中每一代都具有比前一代更小和更复杂的电路。在IC演进的过程中，功能密度(即每芯片面积的互连器件的数目)通常增加，而几何尺寸(例如，可以使用制造工艺产生的最小组件(或线))减小。这种缩小过程通常通过提高生产效率和降低相关成本来提供益处。
这种缩小还增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC工艺和制造的类似发展。例如，已经引入了诸如鳍式场效应晶体管(FinFET)之类的三维晶体管来代替平面晶体管。尽管现有的FinFET器件和制造FinFET器件的方法通常已经足够用于它们的预期目的，但它们不是在所有方面都完全令人满意。例如，用于诸如核(逻辑)电路和静态随机存取存储器(SRAM)电路之类的不同电路的FinFET可能具有不同的设计，并且从相邻的鳍生长的源极/漏极外延区域可能需要合并以用于一些电路(例如，逻辑电路)，并且需要彼此分离以用于其他电路(例如，SRAM电路)。然而，为了节省制造成本，同时进行不同的外延区域。这导致难以选择性地使得外延区域合并以用于一些电路，并且不合并以用于其他电路。
发明内容
根据本公开的一个实施例，提供了一种用于形成集成电路器件的方法，包括：形成延伸到半导体衬底中的隔离区域；使所述隔离区域凹陷，其中，所述隔离区域之间的半导体区域形成半导体鳍；在所述隔离区域和所述半导体鳍上形成第一电介质层；在所述第一电介质层上方形成第二电介质层；对所述第二电介质层和所述第一电介质层进行平坦化；使所述第一电介质层凹陷，其中，所述第二电介质层的一部分突出高于所述第一电介质层的剩余部分以形成突出的电介质鳍，并且所述半导体鳍的一部分突出高于所述第一电介质层的所述剩余部分以形成突出的半导体鳍；使所述突出的半导体鳍的一部分凹陷以形成凹槽；以及从所述凹槽外延生长外延半导体区域，其中，所述外延半导体区域横向扩展以与所述突出的电介质鳍的侧壁接触。
根据本公开的另一实施例，提供了一种用于形成集成电路器件的方法，包括：在第一半导体鳍和第二半导体鳍之间形成电介质区域，其中，所述电介质区域包括：第一电介质层，所述第一电介质层包括底部部分以及位于所述底部部分的相对端上方并且连接到所述底部部分的相对端的侧壁部分；以及第二电介质层，所述第二电介质层位于所述第一电介质层的所述侧壁部分之间；使所述第一电介质层的所述侧壁部分凹陷；使所述第一半导体鳍和所述第二半导体鳍凹陷以分别形成第一凹槽和第二凹槽；以及从所述第一凹槽和所述第二凹槽外延生长第一外延半导体区域和第二外延半导体区域。
根据本公开的又一实施例，提供了一种集成电路器件，包括：半导体衬底；隔离区域，延伸到所述半导体衬底中；半导体区域，位于所述隔离区域的相对部分之间；第一电介质鳍和第二电介质鳍，位于所述半导体区域的相对侧上；以及外延区域，位于所述半导体区域上方并且与所述半导体区域接触，其中，所述外延区域横向延伸超出所述半导体区域的边缘以与所述第一电介质鳍和所述第二电介质鳍接触。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-图4、图5A、图5B、图6A、图6B、图7A、图7B、图7C、图8、图9、图10A和图10B示出了根据一些实施例的鳍式场效应晶体管(FinFET)的形成的中间阶段的透视图和截面图。
图11至图13示出了根据一些实施例的FinFET的形成的中间阶段的截面图。
图14示出了根据一些实施例的具有不同源极/漏极设计方案的FinFET的截面图。
图15示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据各种实施例提供了具有受限源极/漏极区域的晶体管及其形成方法。根据一些实施例示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。在所示实施例中，鳍式场效应晶体管(FinFET)的形成用作解释本公开的概念的示例。平面晶体管也可以采用本公开的概念。根据本公开的一些实施例，在浅沟槽隔离(STI)区域的顶部上形成电介质鳍以限定在其中生长外延源极/漏极区域的空间。因此，源极/漏极区域的横向生长受到电介质鳍的限制，并且相邻的外延源极/漏极区域不会在不期望的情况下遭受合并(桥接)的风险。
图1-图4、图5A、图5B、图6A、图6B、图7A、图7B、图7C、图8、图9、图10A和图10B示出了根据本公开的一些实施例的鳍式场效应晶体管(FinFET)的形成的中间阶段的截面图和透视图。这些图中所示的工艺还示意性地反映在图15中所示的工艺流程200中。
参考图1，提供了衬底20。衬底20可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，使用p型或n型掺杂剂)或未掺杂的。半导体衬底20可以是晶圆10(例如，硅晶圆)的一部分。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅或玻璃衬底。也可以使用其他衬底，例如，多层或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
进一步参考图1，在衬底20中形成阱区域21。根据本公开的一些实施例，阱区域21是通过向衬底20中注入n型杂质(其可以是磷、砷、锑等)而形成的n型阱区域。根据本公开的其他实施例，阱区域21是通过向衬底20中注入p型杂质(其可以是硼、铟等)而形成的p型阱区。所得到的阱区域21可以延伸到衬底20的顶表面。n型或p型杂质浓度可以等于或小于1018cm-3，例如，在约1017cm-3和约1018cm-3之间的范围内。
参考图2，隔离区域22被形成为从衬底20的顶表面延伸到衬底20中。相应的工艺在图15所示的工艺流程200中被示出为工艺202。隔离区域22在下文中被替代地引用为浅沟槽隔离(STI)区域。相邻的STI区域22之间的衬底20的部分称为半导体条带26。为了形成STI区域22，在半导体衬底20上形成衬垫氧化物层28和硬掩模层30，并然后进行图案化。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据本公开的一些实施例，在热氧化工艺中形成衬垫氧化物层28，其中，半导体衬底20的顶表面层被氧化。衬垫氧化物层28用作半导体衬底20和硬掩模层30之间的粘附层。衬垫氧化物层28还可以用作蚀刻硬掩模层30的蚀刻停止层。根据本公开的一些实施例，例如使用低压化学气相沉积(LPCVD)由氮化硅形成硬掩模层30。根据本公开的其他实施例，通过硅的热氮化或等离子体增强化学气相沉积(PECVD)形成硬掩模层30。在硬掩模层30上形成光致抗蚀剂(未示出)，然后进行图案化。然后使用图案化的光致抗蚀剂作为蚀刻掩模来图案化硬掩模层30，以形成如图2所示的硬掩模30。
接下来，图案化硬掩模层30用作蚀刻掩模以蚀刻衬垫氧化物层28和衬底20，然后用(一种或多种)电介质材料填充衬底20中的所得沟槽。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以去除电介质材料的过量部分，并且(一种或多种)电介质材料的剩余部分即STI区域22。STI区域22可包括衬里电介质(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。衬里电介质还可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、或化学气相沉积(CVD)形成的所沉积的氧化硅层、氮化硅层等。STI区域22还可以包括衬里氧化物上方的电介质材料，其中，电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂等形成。根据一些实施例，衬里电介质上方的电介质材料可包括氧化硅。
硬掩模30的顶表面和STI区域22的顶表面可以基本上彼此齐平。半导体条带26位于相邻的STI区域22之间。根据本公开的一些实施例，半导体条带26是原始衬底20的部分，因此半导体条带26的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带26是通过蚀刻STI区域22之间的衬底20的部分以形成凹槽，并且执行外延以在凹槽中再生长另一半导体材料而形成的替换条带。因此，半导体条带26由不同于衬底20的半导体材料形成。根据一些实施例，半导体条带26由硅锗、硅碳、或III-V族化合物半导体材料形成。
参考图3，STI区域22被凹陷，使得半导体条带26的顶部突出高于STI区域22的剩余部分的顶表面22A，以形成突出的鳍32。相应的工艺在图15所示的工艺流程200中被示出为工艺204。可以使用干法蚀刻工艺来执行蚀刻，其中，例如使用HF3和NH3作为蚀刻气体。在蚀刻工艺期间，可能产生等离子体。还可能包括氩。根据本公开的替代实施例，使用湿法蚀刻工艺来执行STI区域22的凹陷。例如，蚀刻化学品可包括HF。
在上面说明的实施例中，可以通过任何合适的方法来对鳍进行图案化。例如，可以使用一个或多个光刻工艺来图案化鳍，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后然后可以使用剩余的间隔件或心轴来图案化鳍。
参考图4，形成电介质层34。相应的工艺在图15所示的工艺流程200中被示出为工艺206。根据本公开的一些实施例，使用诸如原子层沉积(ALD)或CVD之类的保共形沉积方法来形成电介质层34。因此，电介质层34的垂直部分的厚度T1和水平部分的厚度T2彼此相等或基本相等，例如，具有小于约10％的变化。电介质层34的材料可选自氧化硅、氮化硅、氮氧化硅、氧-碳-氮化硅、氧化铪、氧化锆、氧化铝等。电介质层34的厚度T2(和T1)可以大于约5nm，并且可以在约5nm和约25nm之间的范围内。此外，厚度T2(和T1)可以与突出的鳍32的宽度W1相当，例如，比率T1/W1在约1和约7之间的范围内。
电介质层34可以由与下面的STI区域22的材料相同或不同的材料形成。此外，由于形成电介质层34的方法(例如，ALD或CVD)和形成STI区域22的方法(例如，FCVD)可以彼此不同，因此电介质层34和STI区域22的属性(例如，密度)可以彼此不同。根据本公开的一些实施例，电介质层34的密度大于STI区域22的密度。
然后在电介质层34上方形成电介质鳍层36。相应的工艺在图15所示的工艺流程200中也被示出为工艺206。使用具有良好间隙填充能力的方法来形成电介质鳍层36。根据本公开的一些实施例，通过高密度等离子体化学气相沉积(HDPCVD)、PECVD、ALD等形成电介质鳍层36。电介质鳍层36的材料不同于电介质层34的材料。电介质鳍层36的材料也可以选自与电介质层34相同的候选材料组，候选材料包括但不限于氧化硅、氮化硅、氮氧化硅、氧-碳-氮化硅、氧化铪、氧化锆、氧化铝等。电介质鳍层36完全填充电介质层34的相邻的突出部分之间的间隙。
接下来，参考图5A，执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺，从而去除电介质鳍层36和电介质层34的顶部，并且暴露突出的鳍32的顶表面。相应的工艺在图15所示的工艺流程200中被示出为工艺208。根据本公开的替代实施例，使用电介质层34作为(CMP/抛光)停止层来执行平坦化工艺，使得当平坦化工艺完成时，在突出的鳍32的顶表面上方的电介质层34的水平部分仍保留一些部分。
图5B示出了图5A中的参考横截面5B-5B，其中，参考横截面是在垂直平面中获得的。当在平坦化工艺中使用电介质层34作为停止层时，晶圆10的顶表面可以处于由虚线37示出的水平。因此，如虚线所示的电介质层34和电介质鳍层36的一些部分可以保留。
图6A和图6B示出了电介质层34的凹陷。相应的工艺在图15所示的工艺流程200中被示出为工艺210。可以使用各向同性蚀刻工艺(例如，湿法蚀刻工艺或干法蚀刻工艺)或各向异性蚀刻工艺(例如，干法蚀刻工艺)来执行凹陷。蚀刻化学品(蚀刻溶液或蚀刻气体)是根据电介质层34和电介质鳍层36的材料来选择的，并且被选择为使得蚀刻电介质层34而不蚀刻电介质鳍层36。由于电介质层34的凹陷，电介质鳍层36的一些部分突出高于剩余的电介质层34的顶表面，以形成电介质鳍36’。此外，半导体鳍32的一些部分突出高于剩余的电介质层34的顶表面，以形成突出的半导体鳍32’。
图6B示出了图6A中的参考横截面6B-6B，其中，参考横截面是在垂直平面中获得的。在截面图中，电介质层34具有位于电介质层36下方的底部，以及位于底部的相对端上方并连接到底部的相对端的侧壁部分。侧壁部分被凹陷。突出的半导体鳍32’和突出的电介质鳍36’通过凹陷的电介质层34留下的间隙50彼此分开。根据本公开的一些实施例，间隙50的深度D1(其也是突出的半导体鳍32’和/或突出的电介质鳍36’的高度)在约35nm和约80nm之间的范围内。
参考图7A，虚设栅极堆叠38被形成为在突出的半导体鳍32’和突出的电介质鳍36’的顶表面和侧壁上延伸。相应的工艺在图15所示的工艺流程200中被示出为工艺212。虚设栅极堆叠38可以包括虚设栅极电介质40以及虚设栅极电介质40上方的虚设栅极电极42。虚设栅极电介质40可以由氧化硅形成，并且虚设栅极电极42可以由非晶硅或多晶硅形成，并且还可以使用其他材料。虚设栅极堆叠38中的每一个还可以包括在虚设栅极电极42上方的一个(或多个)硬掩模层44。硬掩模层44可以由氮化硅、氧化硅、碳氮化硅、或其多个层形成。虚设栅极堆叠38可以跨单个一个或多个突出的半导体鳍32’以及一个或多个突出的电介质鳍36’。虚设栅极堆叠38还具有垂直于突出的半导体鳍32’和突出的电介质鳍36’的长度方向的纵向方向。
图7A示意性地示出了区域39，其可以具有形成在其中的栅极堆叠38和栅极间隔件46，或者可以是将相邻的虚设栅极堆叠38分开的断裂(break)。当区域39为断裂时，断裂39左侧上的虚设栅极堆叠38和断裂39右侧上的虚设栅极堆叠38是分开的虚设栅极堆叠。结果，断裂39左侧上的虚设栅极堆叠38的部分可以用于形成第一FinFET，并且断裂39右侧上的虚设栅极堆叠38可以用于形成第二FinFET。替代地，栅极堆叠38和栅极间隔件46也被形成在区域39中，作为连续虚设栅极堆叠38和连续栅极间隔件46的一部分。
图7B示出了图7A中的参考横截面7B-7B，其中，参考横截面是在垂直平面中获得的。如图7B所示，虚设栅极电介质层40和虚设栅极电介质42可以延伸到相邻的突出的半导体鳍32’和突出的电介质鳍36’之间的间隙50中。
进一步参考图7A，在虚设栅极堆叠38的侧壁上形成栅极间隔件46。相应的工艺在图15所示的工艺流程200中也被示出为工艺212。根据本公开的一些实施例，栅极间隔件46由(一种或多种)电介质材料形成，例如，氮化硅、碳氮化硅等，并且可以具有单层结构或包括多个电介质层的多层结构。根据本公开的一些实施例，栅极间隔件46的形成包括在晶圆10上沉积共形间隔件层(其可以是单层或复合层，未示出)，并然后执行各向异性蚀刻工艺以去除间隔件层的水平部分。间隔件层被形成在虚设栅极堆叠38、突出的半导体鳍32’和突出的电介质鳍36’的顶表面和侧壁上。栅极间隔件46还具有延伸到间隙50中的一些部分。同时，通过蚀刻间隔件层来形成栅极间隔件46(图7A)，还形成鳍间隔件48，如图7A和图7C所示。
图7C示出了图7A中的参考横截面7C-7C，其中，参考横截面是在垂直平面中获得的。根据本公开的一些实施例，突出的半导体鳍32’的侧壁上的鳍间隔件48可以连续地连接到突出的电介质鳍36’的侧壁上的相应的鳍间隔件48。这是由于间隙50中的间隔件层部分的蚀刻速率比间隙50外部部分的蚀刻速率有所降低而导致的。根据本公开的替代实施例，突出的半导体鳍32’的侧壁上的鳍间隔件48与突出的电介质鳍36’的侧壁上的鳍间隔件48分开。因此，虚线区域54中的鳍间隔件48的部分可以存在或不存在。虚线区域54中的鳍间隔件48的部分是否被去除与间隙50的纵横比和宽度W2有关，并且纵横比越小和/或宽度W2越大，则虚线区域54中的鳍间隔件48更可能被去除。
然后执行蚀刻工艺以蚀刻未被虚设栅极堆叠38和栅极间隔件46(图7A)覆盖的突出的半导体鳍32’的部分，产生图8中所示的结构。相应的工艺在图15所示的工艺流程200中也被示出为工艺214。图8示出了与图7C的参考横截面相同的参考横截面。凹陷可以是各向异性的，因此直接位于虚设栅极堆叠38和栅极间隔件46下面的半导体鳍32’/32的部分受到保护，并且不被蚀刻。经凹陷的突出的鳍32/32’的顶表面可以高于、齐平、或低于电介质层34的顶表面。例如，虚线58示出了剩余的突出的半导体鳍32’/32的顶表面的可能位置。凹槽被形成在虚设栅极堆叠38的相对侧上(可以从图7A中实现)，并且位于突出的半导体鳍32’/32的剩余部分之间。
接下来，通过在凹槽56中选择性地生长(通过外延)半导体材料来形成外延区域(源极/漏极区域)60，从而产生图9中的结构。相应的工艺在图15所示的工艺流程200中也被示出为工艺216。根据所得到的FinFET是p型FinFET还是n型FinFET，可以随着外延的进行原位掺杂p型或n型杂质。例如，当得到的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、硅硼(SiB)等。相反，当得到的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域60包括III-V族化合物半导体，例如，GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合、或其多个层。在外延区域60生长到高于鳍间隔件48的顶表面的水平之后，横向生长没有限制，并且外延区域0的进一步外延生长使得外延区域60水平扩展，并且可以形成小平面60A。
图9示出了外延区域60的两种可能的轮廓。使用实线示出的顶表面具有合并在一起的两个倾斜顶表面60C1。使用虚线示出的顶表面60C2具有连接到基本平坦的顶表面的两个倾斜顶表面。
当外延区域60横向生长以接触突出的电介质鳍36’时，横向生长受到约束/限制，并且外延区域60垂直生长。根据本公开的一些实施例，外延区域60的生长在外延区域60的侧边缘到达突出的电介质鳍36’的顶表面水平之前或之时停止。根据本公开的替代实施例，如图11所示，在侧边缘60B到达突出的电介质鳍36’的顶表面水平之后继续外延区域60的生长，并且外延区域60进一步横向生长。
返回参考图9，由于电介质鳍36'的限制，外延区域60的边缘60B与电介质鳍36’接触以形成界面，所述界面在截面图中基本上是垂直和直的。气隙62被形成在小平面60A下方，并且由外延区域60、突出的电介质鳍36’、鳍间隔件48和可能的电介质层34(如果区域54(图7C)中的鳍间隔件48的部分被去除)限定。气隙62在外延区域60的生长完成时被密封，因为气隙62的相对端(在Y方向上)被栅极间隔件48密封，如图7A所示。电介质鳍36’防止相邻的外延区域60彼此合并，使得外延区域60的横向生长由突出的电介质鳍36’限定，并且相邻的FinFET的外延区域可以彼此更接近而不考虑彼此合并。
在外延工艺之后，外延区域60可以进一步注入p型或n型杂质以形成源极和漏极区域，其也使用附图标记60来表示。根据本公开的替代实施例，当外延区域60在外延期间原位掺杂p型或n型杂质时，跳过注入工艺。
图10A示出了在形成接触蚀刻停止层(CESL)64和层间电介质(ILD)66之后的结构的截面图。相应的工艺在图15所示的工艺流程200中被示出为工艺218。在图15中，CESL 64可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等来形成。ILD 66可以包括使用例如FCVD、旋涂、CVD等沉积方法形成的电介质材料。ILD 66可以由含氧电介质材料形成，其可以是基于氧化硅的材料，例如，正硅酸乙酯(TEOS)氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等。可以执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以使ILD 66、虚设栅极堆叠38(图7A)和栅极间隔件46的顶表面彼此齐平。
接下来，用替换栅极堆叠76替换如图7B所示的虚设栅极堆叠38，替换栅极堆叠76之一在图10B中示出。相应的工艺在图15所示的工艺流程200中被示出为工艺220。图10B中所示的截面图是从与包含图7A中的线7B-7B的垂直平面相同的垂直平面获得的。在替换过程中，蚀刻包括硬掩模层44、虚设栅极电极42和虚设栅极电介质40(图7A和7B)的虚设栅极堆叠38，在栅极间隔件46之间形成沟槽。突出的半导体鳍32’的顶表面和侧壁暴露于沟槽。接下来，如图10B所示，在沟槽中形成替换栅极堆叠76。替换栅极堆叠76包括栅极电介质72和栅极电极74。
根据本公开的一些实施例，栅极电介质72包括界面层(IL)作为其下部。IL被形成在突出的半导体鳍32’的暴露表面上。IL可以包括氧化物层，例如，氧化硅层，其通过突出的半导体鳍32’的热氧化、化学氧化工艺、或沉积工艺来形成。栅极电介质72还可以包括在IL上方形成的高k电介质层。高k电介质层包括高k电介质材料，例如，氧化铪、氧化镧、氧化铝、氧化锆等。高k电介质材料的介电常数(k值)高于3.9，并且可以高于约7.0，并且有时高达21.0或更高。高k电介质层覆盖并且可以接触IL。高k电介质层被形成为共形层。根据本公开的一些实施例，使用ALD、CVD、PECVD、分子束沉积(MBD)等来形成高k电介质层。
在栅极电介质72上形成栅极电极74。栅极电极74可以包括多个含金属层，其可以被形成为共形层，以及填充金属区域，其填充未被多个含金属层填充的剩余沟槽。含金属层可包括阻挡层、阻挡层上方的功函数层、以及功函数层上方的一个或多个金属帽盖层。
图10A还示出了硅化物区域78和源极/漏极接触插塞68的形成。相应的工艺在图15所示的工艺流程200中被示出为工艺222。图10A中所示的截面图是从与包含图7A中的线7C-7C的垂直平面相同的垂直平面获得的。源极/漏极接触插塞68的形成包括蚀刻ILD 66以暴露CESL 64的下面部分，并然后蚀刻CESL 64的暴露部分以露出源极/漏极区域60。在后续工艺中，金属层(例如，Ti层)被沉积并延伸到接触开口中。可以形成金属氮化物帽盖层。然后进行退火工艺以使金属层与源极/漏极区域60的顶部反应以形成硅化物区域78，如图10A所示。接下来，保留先前形成的金属氮化物层而不去除，或者去除先前形成的金属氮化物层，然后沉积新的金属氮化物层(例如，氮化钛层)。然后将诸如钨、钴等之类的填充金属材料填充到接触开口中，接着进行平坦化以去除多余材料，产生源极/漏极接触插塞68。还在栅极电极74上方并与之接触形成栅极接触插塞(未示出)。因此形成FinFET 82A和82B(图10A)。FinFET 82A和82B可以是共享同一替换栅极的同一FinFET的部分，或者可以是具有不同替换栅极的不同FinFET。
在图10A和图10B中，电介质层34在STI区域22的相应的下面部分上方并与之接触。电介质层34以与STI区域22的下面部分不同的形成工艺来形成。电介质层34和STI区域22的形成方法可以彼此相同或不同。无论电介质层34是否由与下面的隔离区域22的材料相同的材料形成，在它们之间可以存在可区分的界面。此外，电介质层34的边缘和STI区域22的相应边缘可以彼此齐平，并且可以与半导体条带26的相同的边缘接触。
图11至图13示出了根据本公开的替代实施例的FinFET的形成的中间阶段的截面图。这些实施例类似于前述实施例中讨论的实施例，除了外延区域60横向生长超出突出的电介质鳍36’的限制。除非另有说明，否则这些实施例中的组件的材料和形成工艺与由图1-4、5A、5B、6A、6B、7A、7B、7C、8、9、10A和10B所示的实施例中的相同附图标记表示的相同部件基本上相同。因此，可以在图1-4、5A、5B、6A、6B、7A、7B、7C、8、9、10A和10B中所示的实施例的讨论中找到关于图11至图13中所示的组件的形成工艺和材料的细节。
这些实施例的初始步骤基本上与图1-4、5A、5B、6A、6B、7A、7B、7C和8中所示的相同。接下来，如图11所示，生长外延区域60。在外延区域60高于突出的电介质鳍36’的顶表面之后继续生长，因此外延区域60再次横向生长，形成另外的小平面。
接下来，如图12所示，例如在各向同性蚀刻工艺(例如，湿法蚀刻工艺或干法蚀刻工艺)中蚀刻外延区域60，使得外延区域60的拐角是圆形的，并且减小外延区域60的横向尺寸而部显著减小外延区域60的体积。在所得到的结构中，外延区域60具有与突出的电介质鳍36’的边缘部分重叠的一些悬垂部分。通过允许外延区域60生长得更高，增加了外延区域60的体积，因此增加了外延区域60施加到相应的(一个或多个)FinFET的沟道区域的应力。
图13示出了硅化物区域78和源极/漏极接触插塞68的形成。工艺细节类似于参考图10A所讨论的内容，并且在此不再重复。
图14示出了在同一管芯中并且在同一半导体衬底20上形成两种类型的FinFET，其中一个FinFET与图10A中所示的FinFET相同，并且另一个FinFET与图13中所示的FinFET相同。FinFET 82A、82B、82A’和82B’可以具有不同的栅极堆叠。利用具有不同外延源极/漏极结构的FinFET，可以满足对不同FinFET的不同要求。例如，FinFET 82A和82B可以用在需要紧密封装的电路中，例如，静态随机存取存储器(SRAM)阵列中。在FinFET 82A和82B的源极/漏极区域60被突出的电介质鳍36’完全限制的情况下，若不期望，则相邻的外延源极/漏极区域60没有合并的风险。另一方面，FinFET 82A’和82B’可以用在需要高驱动电流的电路中，例如，计算电路。在FinFET 82A’和82B’的源极/漏极区域60具有增加的体积的情况下，FinFET 82A’和82B’的电流增加。
本公开的实施例具有一些有利特征。通过形成突出的电介质鳍，外延源极/漏极区域的横向生长受到限制，使得外延源极/漏极区域不会不期望地合并而引起器件故障。因此，可以彼此靠近地形成FinFET。
根据本公开的一些实施例，一种方法包括：形成延伸到半导体衬底中的隔离区域；使隔离区域凹陷，其中，隔离区域之间的半导体区域形成半导体鳍；在隔离区域和半导体鳍上形成第一电介质层；在第一电介质层上方形成第二电介质层；对第二电介质层和第一电介质层进行平坦化；使第一电介质层凹陷，其中，第二电介质层的一部分突出高于第一电介质层的剩余部分以形成突出的电介质鳍，并且半导体鳍的一部分突出高于第一电介质层的剩余部分以形成突出的半导体鳍；使突出的半导体鳍的一部分凹陷以形成凹槽；以及从凹槽外延生长外延半导体区域，其中，外延半导体区域横向扩展以与突出的电介质鳍的侧壁接触。在实施例中，使第一电介质层凹陷包括：蚀刻第一电介质层，其中，在第一电介质层被蚀刻时，第二电介质层暴露于用于蚀刻第一电介质层的相同蚀刻化学品。在实施例中，该方法还包括：形成栅极堆叠，其中，突出的电介质鳍和突出的半导体鳍之间具有间隙，并且栅极堆叠的栅极电极和栅极电介质延伸到间隙中。在实施例中，在使第一电介质层凹陷之后，突出的电介质鳍和突出的半导体鳍的顶表面彼此共面。在实施例中，第一电介质层与隔离区域的下面部分彼此接触，它们之间具有可区分的界面。在实施例中，形成隔离区域包括FCVD，并且形成第一电介质层包括ALD。在实施例中，第一电介质层是使用共形沉积方法形成的。在实施例中，该方法还包括：在突出的半导体鳍的侧壁上形成鳍间隔件，并且其中，外延半导体区域被横向生长以与鳍间隔件重叠。在实施例中，外延半导体区域不具有与突出的电介质鳍重叠的任何部分。在实施例中，外延半导体区域包括垂直边缘，该垂直边缘与突出的电介质鳍的垂直边缘接触以形成垂直界面，并且外延半导体区域被生长直到外延半导体区域的一部分与突出的电介质鳍重叠为止。
根据本公开的一些实施例，一种方法包括：在第一半导体鳍和第二半导体鳍之间形成电介质区域，其中，所述电介质区域包括第一电介质层，所述第一电介质层包括底部部分以及位于底部部分的相对端上方并且连接到底部部分的相对端的侧壁部分；以及第二电介质层，所述第二电介质层位于第一电介质层的侧壁部分之间；使第一电介质层的侧壁部分凹陷；使第一半导体鳍和第二半导体鳍凹陷以分别形成第一凹槽和第二凹槽；以及从第一凹槽和第二凹槽外延生长第一外延半导体区域和第二外延半导体区域。在实施例中，第一半导体鳍和第二半导体鳍的与第一电介质层的侧壁部分的剩余部分的顶表面相比更高的部分分别形成第一突出的半导体鳍和第二突出的半导体鳍。在实施例中，第一外延半导体区域和第二外延半导体区域被第二电介质层限制横向生长。在实施例中，第一外延半导体区域与第二电介质层形成垂直界面。在实施例中，在完成外延生长时，第一外延半导体区域不具有与第二电介质层重叠的任何部分。
根据本公开的一些实施例，一种集成电路器件包括：半导体衬底；隔离区域，延伸到半导体衬底中；半导体区域，位于隔离区域的相对部分之间；第一电介质鳍和第二电介质鳍，位于半导体区域的相对侧上；以及外延区域，位于半导体区域上方并且与半导体区域接触，其中，外延区域横向延伸超出半导体区域的边缘以与第一电介质鳍和第二电介质鳍接触。在实施例中，外延区域与第一电介质鳍和第二电介质鳍形成垂直界面。在实施例中，整个外延区域位于第一电介质鳍与第二电介质鳍之间的区域中。在实施例中，外延区域的一部分与第一电介质鳍重叠。在实施例中，集成电路器件还包括：气隙，位于外延区域和第一电介质鳍之间。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种用于形成集成电路器件的方法，包括：形成延伸到半导体衬底中的隔离区域；使所述隔离区域凹陷，其中，所述隔离区域之间的半导体区域形成半导体鳍；在所述隔离区域和所述半导体鳍上形成第一电介质层；在所述第一电介质层上方形成第二电介质层；对所述第二电介质层和所述第一电介质层进行平坦化；使所述第一电介质层凹陷，其中，所述第二电介质层的一部分突出高于所述第一电介质层的剩余部分以形成突出的电介质鳍，并且所述半导体鳍的一部分突出高于所述第一电介质层的所述剩余部分以形成突出的半导体鳍；使所述突出的半导体鳍的一部分凹陷以形成凹槽；以及从所述凹槽外延生长外延半导体区域，其中，所述外延半导体区域横向扩展以与所述突出的电介质鳍的侧壁接触。
示例2是示例1所述的方法，其中，使所述第一电介质层凹陷包括：蚀刻所述第一电介质层，其中，在所述第一电介质层被蚀刻时，所述第二电介质层暴露于用于蚀刻所述第一电介质层的相同蚀刻化学品。
示例3是示例1所述的方法，还包括：形成栅极堆叠，其中，所述突出的电介质鳍和所述突出的半导体鳍之间具有间隙，并且所述栅极堆叠的栅极电极和栅极电介质延伸到所述间隙中。
示例4是示例1所述的方法，其中，在使所述第一电介质层凹陷之后，所述突出的电介质鳍和所述突出的半导体鳍的顶表面彼此共面。
示例5是示例1所述的方法，其中，所述第一电介质层与所述隔离区域的下面部分彼此接触，它们之间具有可区分的界面。
示例6是示例1所述的方法，其中，形成所述隔离区域包括可流动化学气相沉积(FCVD)，并且形成所述第一电介质层包括原子层沉积(ALD)。
示例7是示例1所述的方法，其中，所述第一电介质层是使用共形沉积方法形成的。
示例8是示例1所述的方法，还包括：在所述突出的半导体鳍的侧壁上形成鳍间隔件，并且其中，所述外延半导体区域被横向生长以与所述鳍间隔件重叠。
示例9是示例1所述的方法，其中，所述外延半导体区域不具有与所述突出的电介质鳍重叠的任何部分。
示例10是示例1所述的方法，其中，所述外延半导体区域包括垂直边缘，所述垂直边缘与所述突出的电介质鳍的垂直边缘接触以形成垂直界面，并且所述外延半导体区域被生长直到所述外延半导体区域的一部分与所述突出的电介质鳍重叠为止。
示例11是一种用于形成集成电路器件的方法，包括：在第一半导体鳍和第二半导体鳍之间形成电介质区域，其中，所述电介质区域包括：第一电介质层，所述第一电介质层包括底部部分以及位于所述底部部分的相对端上方并且连接到所述底部部分的相对端的侧壁部分；以及第二电介质层，所述第二电介质层位于所述第一电介质层的所述侧壁部分之间；使所述第一电介质层的所述侧壁部分凹陷；使所述第一半导体鳍和所述第二半导体鳍凹陷以分别形成第一凹槽和第二凹槽；以及从所述第一凹槽和所述第二凹槽外延生长第一外延半导体区域和第二外延半导体区域。
示例12是示例11所述的方法，其中，所述第一半导体鳍和所述第二半导体鳍的与所述第一电介质层的所述侧壁部分的剩余部分的顶表面相比更高的部分分别形成第一突出的半导体鳍和第二突出的半导体鳍。
示例13是示例11所述的方法，其中，所述第一外延半导体区域和所述第二外延半导体区域被所述第二电介质层限制横向生长。
示例14是示例11所述的方法，其中，所述第一外延半导体区域与所述第二电介质层形成垂直界面。
示例15是示例11所述的方法，其中，在完成所述外延生长时，所述第一外延半导体区域不具有与所述第二电介质层重叠的任何部分。
示例16是一种集成电路器件，包括：半导体衬底；隔离区域，延伸到所述半导体衬底中；半导体区域，位于所述隔离区域的相对部分之间；第一电介质鳍和第二电介质鳍，位于所述半导体区域的相对侧上；以及外延区域，位于所述半导体区域上方并且与所述半导体区域接触，其中，所述外延区域横向延伸超出所述半导体区域的边缘以与所述第一电介质鳍和所述第二电介质鳍接触。
示例17是示例16所述的集成电路器件，其中，所述外延区域与所述第一电介质鳍和所述第二电介质鳍形成垂直界面。
示例18是示例16所述的集成电路器件，其中，整个所述外延区域位于所述第一电介质鳍与所述第二电介质鳍之间的区域中。
示例19是示例16所述的集成电路器件，其中，所述外延区域的一部分与所述第一电介质鳍重叠。
示例20是示例16所述的集成电路器件，还包括：气隙，位于所述外延区域与所述第一电介质鳍之间。

Claims (10)

1.一种用于形成集成电路器件的方法，包括：
形成延伸到半导体衬底中的隔离区域；
使所述隔离区域凹陷，其中，所述隔离区域之间的半导体区域形成半导体鳍；
在所述隔离区域和所述半导体鳍上形成第一电介质层；
在所述第一电介质层上方形成第二电介质层；
对所述第二电介质层和所述第一电介质层进行平坦化；
使所述第一电介质层凹陷，其中，所述第二电介质层的一部分突出高于所述第一电介质层的剩余部分以形成突出的电介质鳍，并且所述半导体鳍的一部分突出高于所述第一电介质层的所述剩余部分以形成突出的半导体鳍；
使所述突出的半导体鳍的一部分凹陷以形成凹槽；以及
从所述凹槽外延生长外延半导体区域，其中，所述外延半导体区域横向扩展以与所述突出的电介质鳍的侧壁接触。
2.根据权利要求1所述的方法，其中，使所述第一电介质层凹陷包括：蚀刻所述第一电介质层，其中，在所述第一电介质层被蚀刻时，所述第二电介质层暴露于用于蚀刻所述第一电介质层的相同蚀刻化学品。
3.根据权利要求1所述的方法，还包括：形成栅极堆叠，其中，所述突出的电介质鳍和所述突出的半导体鳍之间具有间隙，并且所述栅极堆叠的栅极电极和栅极电介质延伸到所述间隙中。
4.根据权利要求1所述的方法，其中，在使所述第一电介质层凹陷之后，所述突出的电介质鳍和所述突出的半导体鳍的顶表面彼此共面。
5.根据权利要求1所述的方法，其中，所述第一电介质层与所述隔离区域的下面部分彼此接触，它们之间具有可区分的界面。
6.根据权利要求1所述的方法，其中，形成所述隔离区域包括可流动化学气相沉积(FCVD)，并且形成所述第一电介质层包括原子层沉积(ALD)。
7.根据权利要求1所述的方法，其中，所述第一电介质层是使用共形沉积方法形成的。
8.根据权利要求1所述的方法，还包括：在所述突出的半导体鳍的侧壁上形成鳍间隔件，并且其中，所述外延半导体区域被横向生长以与所述鳍间隔件重叠。
9.一种用于形成集成电路器件的方法，包括：
在第一半导体鳍和第二半导体鳍之间形成电介质区域，其中，所述电介质区域包括：
第一电介质层，所述第一电介质层包括底部部分以及位于所述底部部分的相对端上方并且连接到所述底部部分的相对端的侧壁部分；以及
第二电介质层，所述第二电介质层位于所述第一电介质层的所述侧壁部分之间；
使所述第一电介质层的所述侧壁部分凹陷；
使所述第一半导体鳍和所述第二半导体鳍凹陷以分别形成第一凹槽和第二凹槽；以及
从所述第一凹槽和所述第二凹槽外延生长第一外延半导体区域和第二外延半导体区域。
10.一种集成电路器件，包括：
半导体衬底；
隔离区域，延伸到所述半导体衬底中；
半导体区域，位于所述隔离区域的相对部分之间；
第一电介质鳍和第二电介质鳍，位于所述半导体区域的相对侧上；以及
外延区域，位于所述半导体区域上方并且与所述半导体区域接触，其中，所述外延区域横向延伸超出所述半导体区域的边缘以与所述第一电介质鳍和所述第二电介质鳍接触。
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