KR102269456B1 - 제한된 소스/드레인 에피택시 영역 및 그 형성 방법 - Google Patents

제한된 소스/드레인 에피택시 영역 및 그 형성 방법 Download PDF

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Abstract

방법은, 반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계, 상기 격리 영역들을 리세싱하는 단계로서, 상기 격리 영역들 사이의 반도체 영역은 반도체 핀을 형성하는, 상기 격리 영역들을 리세싱하는 단계, 상기 격리 영역들 및 상기 반도체 핀 상에 제 1 유전체 층을 형성하는 단계, 상기 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계, 상기 제 2 유전체 층 및 상기 제 1 유전체 층을 평탄화하는 단계, 상기 제 1 유전체 층을 리세싱하는 단계를 포함한다. 상기 제 2 유전체 층의 일부는 상기 제 1 유전체 층의 남아있는 부분보다 더 높게 돌출되어 돌출 유전체 핀을 형성한다. 상기 반도체 핀의 일부는 상기 제 1 유전체 층의 상기 남아있는 부분보다 더 높게 돌출되어 돌출 반도체 핀을 형성한다. 상기 돌출 반도체 핀의 일부가 리세싱되어 리세스를 형성하고, 상기 리세스로부터 에피택시 반도체 영역이 성장된다. 상기 에피택시 반도체 영역은 상기 돌출 유전체 핀의 측벽과 접촉하도록 측방향으로 연장된다.

Description

제한된 소스/드레인 에피택시 영역 및 그 형성 방법{CONFINED SOURCE/DRAIN EPITAXY REGIONS AND METHOD FORMING SAME}
우선권 주장 및 교차 참조
본 출원은 출원 번호 62/773,013, 출원 일자 2018 년 11 월 29 일, 제목 “Confined Source/Drain Epitaxy Growth Along Sidewall Dielectric”인 가출원된 미국 특허 출원의 이점을 주장하며, 이 출원은 본 명세서에 참고로 포함된다.
IC 재료 및 설계의 기술적 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 IC 세대를 낳았다. IC 진화 과정에서, 기능적 밀도(즉, 칩 영역 당 상호 연결된 장치의 수)는 일반적으로 증가한 반면 기하학적 크기(즉, 제조 공정을 사용하여 생성될 수 있는 가장 작은 소자(또는 라인))는 감소했다. 이러한 축소 프로세스는 일반적으로 생산 효율성을 높이고 관련 비용을 줄임으로써 이점을 제공한다.
이러한 축소는 또한 IC 처리 및 제조의 복잡성을 증가시켰고, 이러한 진보가 실현되기 위해서는 IC 처리 및 제조에서 비슷한 발전이 필요하다. 예를 들어, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistors, FinFET)와 같은 3 차원 트랜지스터가 도입되어 평면 트랜지스터를 대체하였다. 기존 FinFET 장치 및 FinFET 장치를 제조하는 방법이 일반적으로 의도된 목적에 적합하지만, 모든 점에서 완전히 만족스럽지는 않다. 예를 들어, 코어 (논리) 회로 및 정적 랜덤 액세스 메모리(SRAM) 회로와 같은 다른 회로를 위한 FinFET는 다른 디자인을 가질 수 있으며, 인접한 핀으로부터 성장한 소스/드레인 에피택시 영역은 (논리 회로와 같은) 일부 회로에 대해서는 연결될 필요가 있고, (SRAM 회로와 같은) 다른 회로에 대해서는 서로 분리될 필요가 있을 수 있다. 그러나, 제조 비용을 절약하기 위해, 상이한 에피택시 영역이 동시에 수행된다. 이로 인해 선택적으로 일부 회로에서는 에피택시 영역을 연결하고 다른 회로에서는 연결하지 않는 것이 어렵다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 특징부들이 비율에 맞게 그려지지 않는다는 점에 유의하여야 한다. 실제로, 다양한 특징부의 치수는 명확하게 논의하기 위해 임의로 증가 또는 감소될 수 있다.
도 1-4, 5a, 5b, 6a, 6b, 7a, 7b, 7c, 8, 9, 10a 및 10b는 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET) 형성 과정에서 중간 단계의 사시도 및 단면도를 도시한다.
도 11 내지도 13은 일부 실시예에 따른 FinFET 형성 과정에서 중간 단계의 단면도를 도시한다.
도 14는 일부 실시예에 따른 상이한 소스/드레인 설계 방식을 갖는 FinFET의 단면도를 도시한다.
도 15는 일부 실시예에 따른 FinFET을 형성하기 위한 프로세스 흐름을 도시한다.
다음의 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성 요소 및 배열의 특정 예가 이하에 설명된다. 이들은 물론 예일 뿐이며 제한하려는 의도가 아니다. 예를 들어, 이하의 설명에서 제 2 특징부 위에 또는 제 2 특징부 상에 제 1 특징을 형성하는 것은 제 1 및 제 2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제 1 및 제 2 특징부는 직접 접촉하지 않을 수 있도록 제 1 및 제 2 특징부 사이에 추가 특징부가 형성될 수 있는 실시예 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지는 않는다.
또한, 도면에 도시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는데 있어 설명의 편의를 위해 “하”, "아래", “상”, "위" 등과 같은 공간적으로 상대적인 용어가 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 외에 사용 또는 동작 중인 장치의 상이한 방향을 포함하도록 의도된다. 장치는 (90도 또는 다른 방향으로 회전되어) 다르게 지향될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 디스크립터도 그에 맞춰 해석될 수 있다.
제한된 소스/드레인 영역을 갖는 트랜지스터 및 그 형성 방법은 다양한 실시예에 따라 제공된다. 트랜지스터를 형성하는 중간 단계는 일부 실시예에 따라 도시된다. 일부 실시예의 일부 변형이 논의된다. 다양한 도면 및 예시적인 실시예에서, 유사한 참조 번호는 유사한 구성 요소를 지정하는데 사용된다. 예시된 실시예에서, 핀 전계 효과 트랜지스터(FinFET)의 형성은 본 개시의 개념을 설명하기 위한 예로서 사용된다. 평면 트랜지스터 또한 본 개시의 개념을 채택할 수 있다. 본 개시의 일부 실시예에 따르면, 유전체 핀은 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역의 상부에 형성되어 에피택시 소스/드레인 영역이 성장되는 공간을 정의한다. 따라서, 소스/드레인 영역의 측방향 성장은 유전체 핀에 의해 제한되고, 인접한 에피택시 소스/드레인 영역은 의도하지 않은 경우 연결(브리징)의 위험이 없다.
도 1-4, 5a, 5b, 6a, 6b, 7a, 7b, 7c, 8, 9, 10a 및 10b는 본 개시의 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성 과정에서 중간 단계의 단면도 및 사시도를 도시한다. 이들 도면에 도시된 프로세스는 또한 도 15에 도시된 프로세스 흐름(200)에 계략적으로 반영된다.
도 1을 참조하면, 기판(20)이 제공된다. 기판(20)은 벌크 반도체 기판, 절연체 상 반도체(Semiconductor-On-Insulator, SOI) 기판 등과 같은 반도체 기판일 수 있고, (예를 들어, p 형 또는 n 형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 반도체 기판(20)은 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 소재의 층이다. 절연체 층은 예를 들어, 매립 산화물(Buried Oxide, BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로는 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시예에서, 반도체 기판(20)의 반도체 소재는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 1을 더 참조하면, 웰(well) 영역(21)은 기판(20)에 형성된다. 본 개시의 일부 실시예에 따르면, 웰 영역(21)은 인, 비소, 안티몬 등일 수 있는 n 형 불순물을 기판(20)에 주입함으로써 형성된 n 형 웰 영역이다. 본 발명의 다른 실시예에 따르면, 웰 영역(21)은 붕소, 인듐 등일 수 있는 p 형 불순물을 기판(20)에 주입함으로써 형성된 p 형 웰 영역이다. 결과적으로 형성된 웰 영역(21)은 기판(20)의 상부 표면까지 연장될 수 있다. n 형 또는 p 형 불순물 농도는 예를 들어, 약 1017 cm-3 내지 약 1018 cm-3의의 범위와 같이 1018cm-3 이하일 수 있다.
도 2를 참조하면, 격리 영역(22)은 기판(20)의 상부 표면으로부터 기판(20) 내로 연장하도록 형성된다. 각각의 프로세스는 도 15에 도시된 프로세스 흐름(200)에서 프로세스(202)로 도시되어 있다. 이하에서, 격리 영역(22)은 그 대신에 얕은 트렌치 격리(STI) 영역으로 지칭된다. 이웃하는 STI 영역들(22) 사이의 기판(20) 부분은 반도체 스트립(26)으로 지칭된다. STI 영역(22)을 형성하기 위해, 패드 산화물 층(28) 및 하드 마스크 층(30)이 반도체 기판(20) 상에 형성된 후 패터닝된다. 패드 산화물 층(28)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시의 일부 실시예들에 따르면, 패드 산화물 층(28)은 열 산화 프로세스로 형성되며, 여기서 반도체 기판(20)의 상부 표면 층은 산화된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이의 접착 층으로서 작용한다. 패드 산화물 층(28)은 또한 하드 마스크 층(30)을 에칭하기 위한 에칭 정지 층으로서 작용할 수 있다. 본 개시의 일부 실시예에 따르면, 하드 마스크 층(30)은 예를 들어 저압 화학 기상 증착(Low-Pressure Chemical Vapor Deposition, LPCVD)을 사용하여, 실리콘 질화물로 형성된다. 본 개시의 다른 실시예들에 따르면, 하드 마스크 층(30)은 실리콘의 열 질화, 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD)에 의해 형성된다. 포토 레지스트(미도시)가 하드 마스크 층(30) 상에 형성된 후 패터닝 된다. 이어서, 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 하드 마스크 층(30)이 패터닝되어 도 2에 도시된 바와 같은 하드 마스크(30)를 형성한다.
다음에, 패터닝된 하드 마스크 층(30)은 패드 산화물 층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되며, 이어서 기판(20)에서 생성된 트렌치를 유전체 재료(들)로 채운다. 유전체 재료의 넘치는 부분을 제거하기 위해 화학적 기계적 연마(Chemical Mechanical Polish, CMP) 프로세스 또는 기계 분쇄 프로세스와 같은 평탄화 프로세스가 수행되고, 유전체 재료(들)의 남아있는 부분이 STI 영역(22)이다. STI 영역(22)은 라이너 유전체(도시되지 않음)를 포함할 수 있고, 이는 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있다. 라이너 유전체는 또한 예를 들어, 원자 층 증착(Atomic Layer Deposition, ALD), 고밀도 플라즈마 화학 기상 증착(High-Density Plasma Chemical Vapor Deposition, HDPCVD) 또는 화학 기상 증착(CVD)을 사용하여 형성된 성막된 실리콘 산화물 층, 실리콘 질화물 층 등일 수 있다. STI 영역(22)은 또한 라이너 산화물 위의 유전체 재료를 포함할 수 있고, 이 유전체 재료는 플로어블 화학 기상 증착(Flowable Chemical Vapor Deposition, FCVD), 스핀-온 코팅 등을 사용하여 형성될 수 있다. 일부 실시예에 따르면 라이너 유전체 위의 유전체 재료는 실리콘 산화물을 포함할 수 있다.
하드 마스크(30)의 상부 표면과 STI 영역(22)의 상부 표면은 실질적으로 서로 수평일 수 있다. 반도체 스트립(26)은 이웃하는 STI 영역들(22) 사이에 있다. 본 개시의 일부 실시예에 따르면, 반도체 스트립(26)은 원래 기판(20)의 일부이므로, 반도체 스트립(26)의 재료는 기판(20)의 재료와 동일하다. 본 개시의 대안적인 실시예에서, 반도체 스트립(26)은 STI 영역들(22) 사이의 기판(20) 부분을 에칭하여 리세스를 형성하고, 에피택시를 수행하여 리세스 내에 다른 반도체 재료를 재성장시킴으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(26)은 기판(20)의 재료와 다른 반도체 재료로 형성된다. 일부 실시예에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소 또는 III-V 화합물 반도체 재료로 형성된다.
도 3을 참조하면, 반도체 스트립(26)의 상부 부분이 STI 영역(22)의 나머지 부분의 상부 표면(22A)보다 더 돌출되어 돌출 핀(32)을 형성하도록, STI 영역(22)이 리세스된다. 각각의 프로세스는 도 15에 도시된 프로세스 흐름(200)에서 프로세스(204)로 도시된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수 있으며, 여기에서 예를 들어 HF3 및 NH3가 에칭 가스로서 사용된다. 에칭 프로세스 동안 플라즈마가 생성될 수 있다. 아르곤 또한 포함될 수 있다. 본 개시의 대안적인 실시예에 따르면, STI 영역(22)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학물은 예를 들어 HF를 포함할 수 있다.
상기 도시된 실시예에서, 핀은 임의의 적절한 방법에 의해 패턴닝될 수 있다. 예를 들어, 핀은 이중 패턴닝 또는 다중 패턴닝 프로세스를 포함하는 하나 이상의 포토 리소그래피 프로세스를 사용하여 패턴닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토 리소그래피와 자체 정렬 프로세스를 결합하여 예를 들어, 단일 직접 포토 리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 만들 수 있다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토 리소그래피 프로세스를 사용하여 패턴닝된다. 스페이서는 자체 정렬된 프로세스를 사용하여 패터닝된 희생 층과 나란히 형성된다. 이어서 희생 층이 제거되고, 나머지 스페이서, 또는 맨드릴이 핀을 패터닝하는데 사용될 수 있다.
도 4를 참조하면, 유전체 층(34)이 형성된다. 각각의 프로세스는 도 15에 도시된 프로세스 흐름(200)에서 프로세스(206)로 도시된다. 본 개시의 일부 실시예에 따르면, 유전체 층(34)은 원자 층 증착(ALD) 또는 CVD와 같은 컨포멀 성막 방법을 사용하여 형성된다. 따라서, 유전체 층(34)의 수평 부분의 두께(T1)와 수직 부분의 두께(T2)는 서로 동일하거나 예를 들어 약 10 %보다 작은 편차로 실질적으로 동일하다. 유전체 층(34)의 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 실리콘 산 탄소 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등으로부터 선택될 수 있다. 유전체 층(34)의 두께(T2, 및 T1)는 약 5 nm보다 클 수 있고, 약 5 nm 내지 약 25 nm의 범위일 수 있다. 또한, 두께(T2, 및 T1)는 돌출 핀(32)의 폭(W1)과 비교하여 예를 들어 약 1 내지 약 7 범위의 비 T1/W1을 가질 수 있다.
유전체 층(34)은 아래의 STI 영역(22)의 재료와 동일한 재료 또는 다른 재료로 형성될 수 있다. 또한, 유전체 층(34)을 형성하는 방법(예를 들어, ALD 또는 CVD)과 STI 영역(22)을 형성하는 방법(예를 들어, FCVD)은 서로 상이할 수 있고, 유전체 층(34)과 STI 영역(22)의 (밀도와 같은) 특성은 서로 상이할 수 있다. 본 개시의 일부 실시예에 따르면, 유전체 층(34)은 STI 영역(22)의 밀도보다 큰 밀도를 갖는다.
이어서, 유전체 핀 층(36)이 유전체 층(34) 위에 형성된다. 각각의 프로세스는 또한 도 15에 도시된 프로세스 흐름(200)에서 프로세스(206)로 도시된다. 유전체 핀 층(36)은 양호한 갭-충진 능력을 갖는 방법을 사용하여 형성된다. 본 개시의 일부 실시예들에 따르면, 유전체 핀 층(36)은 고밀도 플라즈마 화학 기상 증착(High-density Plasma Chemical Vapor Deposition, HDPCVD), PECVD, ALD 등을 통해 형성된다. 유전체 핀 층(36)의 재료는 유전체 층(34)의 재료와 상이하다. 유전체 핀 층(36)의 재료는 유전체 재료(34)와 동일한 그룹의 후보 재료로부터 선택 될 수 있으며, 후보 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물, 실리콘 산 탄소 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 포함하고, 이에 제한되지 않는다. 유전체 핀 층(36)은 유전체 층(34)의 인접한 돌출 부분들 사이의 갭을 완전히 채운다.
다음으로, 도 5a를 참조하면, CMP 프로세스 또는 기계적 분쇄 프로세스 같은 평탄화 프로세스가 수행되어, 유전체 핀 층(36) 및 유전체 층(34)의 상부 부분이 제거되고, 돌출 핀(32)의 상부 표면이 노출되었습니다. 각각의 프로세스는 도 15에 도시된 프로세스 흐름(200)에서 프로세스(208)로 도시된다. 본 개시의 대안적인 실시예에 따르면, 평탄화 프로세스는 유전체 층(34)을 (CMP/연마) 정지 층으로서 사용하여 수행되어, 평탄화 프로세스가 완료되면, 돌출 핀(32)의 상부 표면 위의 유전체 층(34)의 수평 부분은 여전히 일부 부분이 남아있다.
도 5b는 도 5a의 참조 단면 5B-5B를 도시하며, 여기서 참조 단면은 수직 평면에서 얻어진다. 평탄화 프로세스에서 유전체 층(34)이 정지 층으로서 사용되면, 웨이퍼(10)의 상부 표면은 점선(37)에 의해 표시된 높이일 수 있다. 따라서, 유전체 층(34) 및 유전체 핀 층(36)의 일부는, 점선으로 표시된 바와 같이 남아있을 수 있습니다.
도 6a 및 6b는 유전체 층(34)의 리세싱을 도시한다. 각각의 프로세스는 도 15에 도시된 프로세스 흐름(200)에서 프로세스(210)로 도시된다. 리세싱은 (예를 들어 습식 에칭 프로세스와 같은) 등방성 에칭 프로세스 또는 (예를 들어 건식 에칭 프로세스와 같은) 이방성 에칭 프로세스를 사용하여 수행될 수 있다. 에칭 화학물(에칭 용액 또는 에칭 가스)은 유전체 층(34) 및 유전체 핀 층(36)의 재료에 따라 선택되며, 유전체 핀 층(36)은 에칭되지 않고 유전체 층(34)은 에칭되도록 선택된다. 유전체 층(34)의 리세싱 결과, 유전체 핀 층(36)의 일부 부분은 남아 있는 유전체 층(34)의 상부 표면보다 더 돌출되어 유전체 핀(36')을 형성한다. 또한, 반도체 핀(32)은 남아 있는 유전체 층(34)의 상부 표면보다 돌출된 일부 부분을 가져 돌출 반도체 핀(32')을 형성한다.
도 6b는 도 6a의 참조 단면 6B-6B를 도시하며, 여기서 참조 단면은 수직 평면에서 얻어진다. 단면도에서, 유전체 층(34)은 유전체 핀 층(36) 아래에 있는 바닥 부분과, 그 바닥 부분의 양단 위에 그리고 그 양단에 연결된 측벽 부분을 갖는다. 측벽 부분은 리세싱된다. 돌출 반도체 핀(32') 및 돌출 유전체 핀(36')은 리세싱된 유전체 층(34)에 의해 남겨진 갭(50)에 의해 서로 분리된다. 본 개시의 일부 실시예에 따르면, 돌출 반도체 핀(32') 및/또는 돌출 유전체 핀(36')의 높이이기도 한 갭(50)의 깊이(D1)는 약 35 nm 내지 약 80 nm의 범위에 있다.
도 7a를 참조하면, 더미 게이트 스택(38)은 돌출 반도체 핀(32') 및 돌출 유전체 핀(36')의 상부 표면 및 측벽 상에 연장되도록 형성된다. 각각의 프로세스는 도 15에 도시된 프로세스 흐름(200)에서 프로세스(212)로 도시된다. 더미 게이트 스택(38)은 더미 게이트 유전체(40) 및 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함할 수 있다. 더미 게이트 유전체(40)는 실리콘 산화물로 형성될 수 있고, 더미 게이트 전극(42)은 비정질 실리콘 또는 폴리 실리콘으로 형성될 수 있으며, 다른 재료들도 사용될 수 있다. 더미 게이트 스택(38) 각각은 또한 더미 게이트 전극(42) 위에 하나 (또는 복수의) 하드 마스크 층(44)을 포함할 수 있다. 하드 마스크 층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄소-질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(38)은 하나 또는 복수의 돌출 반도체 핀(32') 및 하나 또는 복수의 돌출 유전체 핀(36')을 가로 질러 교차할 수 있다. 더미 게이트 스택(38)은 또한 돌출 반도체 핀(32') 및 돌출 유전체 핀(36')의 길이 방향에 수직인 길이 방향을 갖는다.
도 7a는 영역(39)을 개략적으로 도시하며, 이 영역(39)은 거기에 형성된 게이트 스택(38) 및 게이트 스페이서(46)를 가질 수 있거나 이웃하는 더미 게이트 스택(38)을 분리하는 브레이크일 수 있다. 영역(39)이 브레이크일 경우, 브레이크(39)의 좌측에 있는 더미 게이트 스택(38)과 브레이크(39)의 우측에 있는 더미 게이트 스택(38)은 분리된 더미 게이트 스택이다. 그 결과, 브레이크(39)의 좌측에 있는 더미 게이트 스택(38) 부분은 제 1 FinFET을 형성하는데 사용될 수 있고, 브레이크(39)의 우측에 있는 더미 게이트 스택(38) 부분은 제 2 FinFET를 형성하는데 사용될 수 있다. 대안적으로, 게이트 스택(38) 및 게이트 스페이서(46)는 또한 연속하는 더미 게이트 스택(38) 및 연속하는 게이트 스페이서(46)의 일부로서 영역(39)에 형성된다.
도 7b는 도 7a의 참조 단면 7B-7B를 도시하며, 여기서 참조 단면은 수직 평면에서 얻어진다. 도 7b에 도시된 바와 같이, 더미 게이트 유전체(40) 및 더미 게이트 전극(42)은 이웃하는 돌출 반도체 핀(32')과 돌출 유전체 핀(36') 사이의 갭(50) 내로 연장될 수 있다.
도 7a를 더 참조하면, 게이트 스페이서(46)는 더미 게이트 스택(38)의 측벽 상에 형성된다. 각각의 프로세스는 또한 도 15에 도시된 프로세스 흐름(200)에서 프로세스(212)로 도시된다. 본 개시에서, 게이트 스페이서(46)는 실리콘 질화물, 실리콘 탄소-질화물 등과 같은 유전체 물질(들)로 형성되고, 단일 층 구조 또는 복수의 유전체층을 포함하는 다층 구조를 가질 수 있다. 본 개시의 일부 실시예들에 따르면, 게이트 스페이서(46)의 형성은 웨이퍼(10) 상에 컨포멀 스페이서 층(단일 층 또는 복합 층일 수 있음, 미도시)을 성막한 다음, 이방성 에칭 공정을 수행하여 스페이서 층의 수평 부분을 제거하는 것을 포함한다. 스페이서 층은 더미 게이트 스택(38)의 상부 표면과 측벽, 돌출 반도체 핀(32'), 및 돌출 유전체 핀(36') 상에 형성된다. 게이트 스페이서(46)는 또한 갭(50) 내로 연장되는 일부 부분을 갖는다. 스페이서 층을 에칭함으로써 게이트 스페이서(46, 도 7a)가 형성됨과 동시에, 도 7a 및 도 7c에 도시된 바와 같이 핀 스페이서(48)도 형성된다.
도 7c는 도 7a의 참조 단면 7C-7C를 도시하며, 여기서 참조 단면은 수직 평면에서 얻어진다. 본 개시의 일부 실시예에 따르면, 돌출 반도체 핀(32')의 측벽 상의 핀 스페이서(48)는 돌출 유전체 핀(36')의 측벽 상의 각각의 핀 스페이서(48)에 연속적으로 연결될 수 있다. 이는 갭(50) 외부의 스페이서 층 부분보다 갭(50) 내의 스페이서 층 부분의 에칭 속도가 감소하기 때문이다. 본 개시의 대안적 실시예에 따르면, 돌출 반도체 핀(32')의 측벽 상의 핀 스페이서(48)가 돌출 유전체 핀(36')의 측벽 상의 핀 스페이서(48)로부터 분리된다. 따라서, 핀 스페이서(48)의 점선 영역(54) 부분은 존재하거나 존재하지 않을 수 있다. 핀 스페이서(48)의 점선 영역(54) 부분이 제거되는지 여부는 갭(50)의 종횡비 및 폭(W2)과 관련되고, 종횡비가 작고/작거나 폭(W2)이 클수록, 핀 스페이서(48)의 점선 영역(54) 부분이 제거될 가능성이 높다.
그 후, 더미 게이트 스택(38) 및 게이트 스페이서(46)에 의해 덮이지 않은 돌출 반도체 핀(32') 부분(도 7a)을 에칭하는 에칭 프로세스가 수행되어, 결과적으로 도 8에 도시된 구조가 형성된다. 도 8은 도 15에 도시된 프로세스 흐름(200)에서 프로세스(214)로 도시된다. 도 8은 도 7c의 참조 단면과 동일한 참조 단면을 도시한다. 리세싱은 이방성일 수 있고, 따라서 더미 게이트 스택(38) 및 게이트 스페이서(46) 바로 아래에 놓인 돌출 반도체 핀(32'/ 32) 부분은 보호되고 에칭되지 않는다. 리세싱된 돌출 반도체 핀(32/32')의 상부 표면은 유전체 층(34)의 상부 표면보다 높거나, 수평이거나, 또는 그보다 낮을 수 있다. 예를 들어, 점선(58)은 남아있는 돌출 반도체 핀(32'/32)의 상부 표면의 가능한 위치를 도시한다. (도 7a에서 알 수 있는 바와 같이) 리세스는 더미 게이트 스택(38)의 양측에 형성되고 돌출 반도체 핀(32'/ 32)의 남아 있는 부분들 사이에 위치된다.
다음에, 에피택시 영역(소스/드레인 영역, 60)은 리세스(56)에서 반도체 물질을 (에피택시를 통해) 선택적으로 성장시킴으로써 형성되어, 결과적으로 도 9의 구조가 형성된다. 각각의 프로세스는 도 15에 도시된 프로세스 흐름(200)에서 프로세스(216)로 도시된다. 결과적으로 형성되는 FinFET이 p 형 FinFET인지 또는 n 형 FinFET인지에 따라, 에피택시의 진행으로 p 형 또는 n 형 불순물이 인시 튜(in-situ)로 도핑될 수 있다. 예를 들어, 생성된 FinFET이 p 형 FinFET 인 경우, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB) 등이 성장될 수 있다. 반대로, 생성된 FinFET이 n 형 FinFET 인 경우, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시의 대안적인 실시예에 따르면, 에피택시 영역(60)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP와 같은 III-V 화합물 반도체, 이들의 조합, 또는 이들의 다층을 포함한다. 에피택시 영역(60)이 핀 스페이서(48)의 상부 표면보다 높은 레벨로 성장한 후에는, 측방향 성장에 제한이 없고, 에피택시 영역(60)의 추가적인 에피택시적 성장은 에피택시 영역(60)을 수평 방향으로 확장시키고, 패싯(facet, 60A)이 형성될 수 있다.
도 9는 에피택시 영역(60)의 2 가지 가능한 프로파일을 도시한다. 실선을 사용하여 도시된 상부 표면은 서로 연결된 2 개의 경사진 상부 표면(60C1)을 갖는다. 점선을 사용하여 도시된 상부 표면(60C2)은 실질적으로 평평한 상부 표면에 연결된 2 개의 경사진 상부 표면을 갖는다.
에피택시 영역(60)이 측방향으로 성장되어 돌출 유전체 핀(36')과 접촉하면, 측방향 성장이 제한되고, 에피택시 영역(60)이 수직 방향으로 성장된다. 본 개시의 일부 실시예에 따르면, 에피택시 영역(60)의 성장은 에피택시 영역(60)의 측면 에지가 돌출 유전체 핀(36')의 상부 표면 높이에 도달하기 전에 또는 도달한 때에 정지된다. 본 개시의 대안적인 실시예에 따르면, 도 11에 도시된 바와 같이, 측면 에지(60B)가 돌출 유전체 핀(36')의 상부 표면 높이에 도달한 후에 에피택시 영역(60)의 성장이 계속되고, 에피택시 영역(60)이 측방향으로 더 성장한다.
도 9를 다시 참조하면, 돌출 유전체 핀(36')의 제한으로 인해, 에피택시 영역(60)의 에지(60B)는 유전체 핀(36')과 접촉하여 계면을 형성하고, 이 계면은 단면도에서 실질적으로 수직이고 직선이다. 에어 갭(62)은 패싯(60A) 아래에 형성되고, 에피택시 영역(60), 돌출 유전체 핀(36'), 핀 스페이서(48) 및 (영역(54, 도 7C)의 핀 스페이서(48) 부분이 제거된 경우) 경우에 따라 유전체 층(34)에 의해 정의된다. 도 7a로부터 알 수 있는 바와 같이 에어 갭(62)의 (Y 방향에서의) 양측 단부가 게이트 스페이서(48)에 의해 밀봉되기 때문에, 에피택시 영역(60)의 성장이 완료되면 에어 갭(62)이 밀봉된다. 유전체 핀(36')은 이웃한 에피택시 영역(60)이 서로 연결되는 것을 방지하여, 에피택시 영역(60)의 측방향 성장이 돌출 유전체 핀(36')에 의해 정의되고, 이웃하는 FinFET의 에피택시 영역은 서로 연결될 우려 없이 서로 더 근접할 수 있다.
에피택시 프로세스 후에, 에피택시 영역(60)은 p 형 또는 n 형 불순물이 추가로 주입되어 소스 및 드레인 영역을 형성할 수 있으며, 이는 참조 번호(60)를 사용하여 표시된다. 본 개시의 대안적 실시예에 따르면, 에피택시 영역(60)이 에피택시 동안 p 형 또는 n 형 불순물로 인시튜 도핑되는 경우 주입 프로세스는 생략된다.
도 10a는 접촉 에칭 중지 층(Contact Etch Stop Layer, CESL, 64) 및 층간 유전체(Inter-Layer Dielectric, ILD, 66)를 형성한 후의 구조의 단면도를 도시한다. 각각의 프로세스는 도 15에 도시된 프로세스 흐름(200)에서 프로세스(218)로 도시된다. CESL(64)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소-질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(66)는 예를 들어 FCVD, 스핀-온 코팅, CVD 등의 성막 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(66)는 산소 함유 유전체 재료로 형성될 수 있고, 이는 TEOS(Teth Ethyl Ortho Silicate) 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 실리콘 산화물 기반 재료일 수 있다. CMP 프로세스 또는 기계적 분쇄 프로세스와 같은 평탄화 프로세스가 수행되어, ILD(66), 더미 게이트 스택(38, 도 7a) 및 게이트 스페이서(46)의 상부 표면을 서로 수평하게 할 수 있다.
다음으로, 도 7b에 도시된 더미 게이트 스택(38)은 대체 게이트 스택(76)으로 대체되고, 도 10b에 대체 게이트 스택(76) 중 하나가 도시된다. 각각의 프로세스는 도 15에 도시된 프로세스 흐름(200)에서 프로세스(220)로 도시된다. 도 10b에 도시된 단면도는 도 7a의 라인 7B-7B를 포함하는 수직 평면과 동일한 수직 평면으로부터 얻어진다. 대체 프로세스에서, 하드 마스크 층(44), 더미 게이트 전극(42) 및 더미 게이트 유전체(40)를 포함하는 더미 게이트 스택(38, 도 7a 및 7b)이 에칭되어 게이트 스페이서(46) 사이에 트렌치를 형성한다. 돌출 반도체 핀(32')의 상부 표면 및 측벽은 트렌치에 노출된다. 다음으로, 도 10b에 도시된 바와 같이, 대체 게이트 스택(76)이 트렌치에 형성된다. 대체 게이트 스택(76)은 게이트 유전체(72) 및 게이트 전극(74)을 포함한다.
본 개시의 일부 실시예들에 따르면, 게이트 유전체(72)는 계면 층(Interfacial Layer, IL)을 그 하부로서 포함한다. 돌출 반도체 핀(32')의 노출된 표면 상에 IL이 형성된다. IL은 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있으며, 이는 돌출 반도체 핀(32')의 열 산화, 화학적 산화 프로세스 또는 성막 프로세스를 통해 형성된다. 게이트 유전체(72)는 또한 IL 위에 형성된 고 유전율 유전체 층을 포함할 수 있다. 고 유전율 유전체층은 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 고 유전율 유전체 재료를 포함한다. 고 유전율 유전체 재료의 유전 상수(k 값)는 3.9보다 높고, 약 7.0보다 높을 수 있으며, 때로는 21.0 이상으로 높을 수 있다. 고 유전율 유전체 층은 IL 위에 놓여 있고, IL과 접촉할 수 있다. 고 유전율 유전체 층은 컨포멀 층으로서 형성된다. 본 개시의 일부 실시예에 따르면, 고 유전율 유전체 층은 ALD, CVD, PECVD, 분자 빔 증착(Molecular-Beam Deposition, MBD) 등을 사용하여 형성된다.
게이트 전극(74)은 게이트 유전체(72) 상에 형성된다. 게이트 전극(74)은 컨포멀 층으로서 형성될 수 있는 복수의 금속 함유 층, 및 복수의 금속 함유 층에 의해 채워지지 않은 나머지 트렌치들을 채우는 충진 금속 영역을 포함할 수 있다. 금속 함유 층은 배리어 층, 배리어 층 위의 일-함수 층, 및 일-함수 층 위의 하나 또는 복수의 금속 캡핑 층을 포함할 수 있다.
도 10a는 실리사이드 영역(78) 및 소스/드레인 콘택트 플러그(68)의 형성을 추가로 도시한다. 각각의 프로세스는 도 15에 도시된 프로세스 흐름(200)에서 프로세스(222)로 도시된다. 도 10a에 도시된 단면도는 도 7a의 라인 7C-7C를 포함하는 수직면과 동일한 수직면으로부터 얻어진다. 소스/드레인 콘택트 플러그(68)의 형성은 ILD(66)를 에칭하여 아래의 CESL(64) 부분을 노출시키킨 다음, 노출된 CESL(64) 부분을 에칭하여 소스/드레인 영역(60)을 노출시키는 것을 포함한다. 후속 프로세스에서 (티타늄 층과 같은) 금속 층이 퇴적되고 콘택트 개구 내로 연장된다. 금속 질화물 캡핑 층이 형성될 수 있다. 이어서, 금속 층을 소스/드레인 영역(60)의 상부 부분과 반응시키는 어닐링 공정이 수행되어 도 10a에 도시된 바와 같은 실리카이드 영역(78)을 형성한다. 다음으로, 이전에 형성된 금속 질화물 층이 제거되지 않고 남아 있거나, 또는 이전에 형성된 금속 질화물 층이 제거된 후, (티타늄 질화물 층과 같은) 새로운 금속 질화물 층이 퇴적된다. 그 다음, 텅스텐, 코발트 등과 같은 충진 금속 재료가 콘택트 개구 내에 채워지고, 이어서 넘치는 재료를 제거하기 위해 평탄화되어, 소스/드레인 콘택트 플러그(68)가 생성된다. 게이트 콘택트 플러그(미도시) 또한 게이트 전극(74) 위에 그리고 그에 접촉하여 형성된다. FinFET(82A 및 82B, 도 10A)이 이와 같이 형성된다. FinFET(82A 및 82B)은 동일한 대체 게이트를 공유하는 동일한 FinFET의 일부이거나, 또는 다른 대체 게이트를 갖는 상이한 FinFET일 수 있다.
도 10a 및 10b에서, 유전체 층(34)은 아래의 STI 영역(22)의 대응하는 부분 위에 있으며 그와 접촉한다. 유전체 층(34)은 아래의 STI 영역(22) 부분과는 다른 형성 프로세스로 형성된다. 유전체 층(34)과 STI 영역(22)의 형성 방법은 서로 동일하거나 상이할 수 있다. 유전체 층(34)이 아래의 STI 영역(22)의 재료와 동일한 재료로 형성되는지 여부에 관계없이, 그들 사이에 구별 가능한 계면이 있을 수 있다. 또한, 유전체 층(34)의 에지와 STI 영역(22)의 대응하는 에지는 서로 수평을 이룰 수 있고, 반도체 스트립(26)의 동일한 에지와 접촉할 수 있다.
도 11 내지 13은 본 개시의 대안적인 실시예에 따른 FinFET의 형성에서 중간 단계의 단면도를 도시한다. 이들 실시예는 에피택시 영역(60)이 돌출 유전체 핀(36')의 제한을 넘어 측방향으로 성장된다는 점을 제외하고는 이상의 실시예에서 논의된 것과 유사하다. 달리 명시되지 않는 한, 이들 실시예에서의 구성 요소의 재료 및 형성 프로세스는 본질적으로 유사한 구성 요소와 동일하며, 이는 도 1-4, 5a, 5b, 6a, 6b, 7a, 7b, 7c, 8, 9, 10a 및 10b에 도시된 실시예들의 유사한 참조 번호로 표시된다. 따라서 도 11 내지 13에 도시된 구성 요소의 형성 프로세스 및 재료에 관한 세부 사항은 도 1-4, 5a, 5b, 6a, 6b, 7a, 7b, 7c, 8, 9, 10a 및 10b에 도시된 실시예들의 논의에서 확인할 수 있다.
이들 실시예의 초기 단계는 도 1-4, 5a, 5b, 6a, 6b, 7a, 7b, 7c 및 8에 도시된 것과 본질적으로 동일하다. 다음으로, 도 11에 도시된 바와 같이, 에피택시 영역(60)이 성장된다. 에피택시 영역(60)이 돌출 유전체 핀(36')의 상부 표면보다 높아진 후에 성장이 계속되고, 따라서 에피택시 영역(60)은 측방향으로 다시 성장되어, 추가적인 패싯이 형성된다.
다음으로, 도 12에 도시된 바와 같이, 에피택시 영역(60)은 예를 들어 (습식 에칭 프로세스 또는 건식 에칭 프로세스와 같은) 등방성 에칭 프로세스에서 에칭되어, 에피택시 영역(60)의 모서리가 둥글게 되고, 에피택시 영역(60)의 측방향 크기는 에피택시 영역(60)의 부피를 상당히 감소시키지 않으면서 감소된다. 결과적으로 형성된 구조에서, 에피택시 영역(60)은 돌출 유전체 핀(36')의 에지 부분과 겹치는 일부 돌출된 부분을 갖는다. 에피택시 영역(60)이 더 높게 성장하게 함으로써, 에피택시 영역(60)의 부피가 증가하고, 따라서 에피택시 영역(60)에 의해 각각의 FinFET(들)의 채널 영역에 가해지는 응력이 증가된다.
도 13은 실리사이드 영역(78) 및 소스/드레인 콘택트 플러그(68)의 형성을 도시한다. 프로세스 세부 사항은 도 10a를 참조하여 논의된 것과 유사하며, 여기에서는 반복하지 않는다.
도 14는 동일한 다이의 그리고 동일한 반도체 기판(20) 상의 2 개 유형의 FinFET의 형성을 도시하며, 하나의 FinFET는 도 10a에 도시된 것과 동일하고, 다른 하나는 도 13에 도시된 것과 동일하다. FinFET(82A, 82B, 82A' 및 82B')은 상이한 게이트 스택을 가질 수 있다. FinFET가 상이한 에피택시 소스/드레인 구조를 갖는 경우, 상이한 FinFET에 대한 상이한 요구 사항에 적합할 수 있다. 예를 들어, FinFET(82A 및 82B)은 정적 랜덤 액세스 메모리(SRAM) 어레이에서와 같이, 단단히 패킹될 필요가 있는 회로에 사용될 수 있다. FinFET(82A 및 82B)의 소스/드레인 영역(60)이 돌출 유전체 핀(36')에 의해 완전히 제한되므로, 인접한 에피택시 소스/드레인 영역(60)은 의도하지 않는 한 연결될 위험이 없다. 한편, FinFET(82A' 및 82B')는 컴퓨팅 회로와 같은 높은 구동 전류를 요구하는 회로에 사용될 수 있다. FinFET(82A' 및 82B')의 소스/드레인 영역(60)의 부피가 증가함에 따라 FinFET(82A'및 82B')의 전류가 증가한다.
본 개시의 실시예들은 몇몇 유리한 특징을 갖는다. 돌출 유전체 핀을 형성함으로써, 에피택시 소스/드레인 영역의 측방향 성장이 제한되어, 에피택시 소스/드레인 영역이 원치 않게 연결되어 장치 고장을 유발하지 않을 것이다. 따라서 FinFET는 서로 가까이 형성될 수 있다.
본 개시의 일부 실시예에 따르면, 방법은 반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계; 상기 격리 영역들을 리세싱하는 단계로서, 상기 격리 영역들 사이의 반도체 영역은 반도체 핀을 형성하는, 상기 격리 영역들을 리세싱하는 단계; 상기 격리 영역들 및 상기 반도체 핀 상에 제 1 유전체 층을 형성하는 단계; 상기 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계; 상기 제 2 유전체 층 및 상기 제 1 유전체 층을 평탄화하는 단계; 상기 제 1 유전체 층을 리세싱하는 단계로서, 상기 제 2 유전체 층의 일부는 상기 제 1 유전체 층의 남아있는 부분보다 더 높게 돌출되어 돌출 유전체 핀을 형성하고, 상기 반도체 핀의 일부는 상기 제 1 유전체 층의 상기 남아있는 부분보다 더 높게 돌출되어 돌출 반도체 핀을 형성하는, 상기 제 1 유전체 층을 리세싱하는 단계; 상기 돌출 반도체 핀의 일부를 리세싱하여 리세스를 형성하는 단계; 및 상기 리세스로부터 에피택시 반도체 영역을 에피택셜 성장시키는 단계를 포함하고, 상기 에피택시 반도체 영역은 상기 돌출 유전체 핀의 측벽과 접촉하도록 측방향으로 연장된다. 일 실시예에서, 상기 제 1 유전체 층을 리세싱하는 단계는 상기 제 1 유전체 층을 에칭하는 단계를 포함하고, 상기 제 1 유전체 층이 에칭될 때, 상기 제 2 유전체 층은 상기 제 1 유전체 층을 에칭하는데 사용되는 동일한 에칭 화학물에 노출된다. 일 실시예에서, 상기 방법은 게이트 스택을 형성하는 단계를 더 포함하고, 상기 돌출 유전체 핀과 상기 돌출 반도체 핀은 사이에 갭을 가지며, 상기 게이트 스택의 게이트 전극과 게이트 유전체는 상기 갭 내로 연장된다. 일 실시예에서, 상기 제 1 유전체 층을 리세싱하는 단계 후에, 상기 돌출 유전체 핀과 상기 돌출 반도체 핀의 상부 표면은 서로 공면이다. 일 실시예에서, 상기 제 1 유전체 층과 아래에 있는 상기 격리 영역들의 부분은 그들 사이의 구별가능한 계면으로 서로 접촉한다. 일 실시예에서, 상기 격리 영역들을 형성하는 단계는 플로어블 화학적 기상 증착(Flowable Chemical Vapor Deposition, FCVD)을 포함하고, 상기 제 1 유전체 층을 형성하는 단계는 원자 층 증착(Atomic Layer Deposition, ALD)을 포함한다. 일 실시예에서, 상기 제 1 유전체 층은 컨포멀 성막 방법을 사용하여 형성된다. 일 실시예에서, 상기 방법은 상기 돌출 반도체 핀의 측벽 상에 핀 스페이서를 형성하는 단계를 더 포함하고, 상기 에피택시 반도체 영역은 상기 핀 스페이서와 중첩하도록 측방향으로 성장된다. 일 실시예에서, 상기 에피택시 반도체 영역은 상기 돌출 유전체 핀과 중첩하는 부분을 갖지 않는다. 일 실시예에서, 상기 에피택시 반도체 영역은 상기 돌출 유전체 핀의 수직 에지와 접촉하여 수직 계면을 형성하는 수직 에지를 포함하고, 상기 에피택시 반도체 영역은 상기 에피택시 반도체 영역의 일부가 상기 돌출 유전체 핀과 중첩할 때까지 성장된다.
본 개시의 일부 실시예에 따르면, 방법은 제 1 반도체 핀과 제 2 반도체 핀 사이에 유전체 영역을 형성하는 단계로서, 상기 유전체 영역은 바닥 부분 및 상기 바닥 부분의 양단 위에 그리고 상기 양단에 연결된 측벽 부분을 포함하는 제 1 유전체 층;과 상기 제 1 유전체 층의 상기 측벽 부분 사이의 제 2 유전체 층;을 포함하는, 상기 유전체 영역을 형성하는 단계; 상기 제 1 유전체 층의 상기 측벽 부분을 리세싱하는 단계; 상기 제 1 반도체 핀 및 상기 제 2 반도체 핀을 리세싱하여 각각 제 1 리세스 및 제 2 리세스를 형성하는 단계; 및 상기 제 1 리세스 및 상기 제 2 리세스로부터 제 1 에피택시 반도체 영역 및 제 2 에피택시 반도체 영역을 에피택셜 성장시키는 단계를 포함한다. 일 실시예에서, 상기 제 1 유전체 층의 측벽 부분의 남아있는 부분의 상부 표면보다 높은 상기 제 1 반도체 핀 및 상기 제 2 반도체 핀의 일부가 각각 제 1 및 제 2 돌출 반도체 핀을 형성한다. 일 실시예에서, 상기 제 1 에피택시 반도체 영역 및 상기 제 2 에피택시 반도체 영역은 상기 제 2 유전체 층에 의해 측방향에서 성장이 제한된다. 일 실시예에서, 상기 제 1 에피택시 반도체 영역은 상기 제 2 유전체 층과 수직 계면을 형성한다. 일 실시예에서, 상기 에피택셜 성장시키는 단계가 완료되면, 상기 제 1 에피택시 반도체 영역은 상기 제 2 유전체 층과 중첩하는 부분을 갖지 않는다.
본 개시의 일부 실시예에 따르면, 집적 회로 장치는 반도체 기판; 반도체 기판 내로 연장되는 격리 영역들; 상기 격리 영역들의 대향 부분들 사이의 반도체 영역; 상기 반도체 영역의 양측 상의 제 1 유전체 핀 및 제 2 유전체 핀; 및 상기 반도체 영역 위에 그리고 상기 반도체 영역과 접촉하는 에피택시 영역을 포함하고, 상기 에피택시 영역은 상기 반도체 영역의 에지를 넘어 측방향으로 연장되어 상기 제 1 유전체 핀 및 상기 제 2 유전체 핀과 접촉한다. 일 실시예에 따르면, 상기 에피택시 영역은 상기 제 1 유전체 핀 및 상기 제 2 유전체 핀과 수직 계면을 형성한다. 일 실시예에 따르면, 상기 에피택시 영역 전체가 상기 제 1 유전체 핀과 상기 제 2 유전체 핀 사이의 영역에 있다. 일 실시예에 따르면, 상기 에피택시 영역의 일부는 상기 제 1 유전체 핀과 중첩한다. 일 실시예에 따르면, 상기 집적 회로 장치는 상기 에피택시 영역과 상기 제 1 유전체 핀 사이에 에어 갭을 더 포함한다.
이상의 설명은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시 예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에 소개된 실시 예들과 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 인식해야 한다. 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 개조를 가할 수 있음을 인식해야 한다.
<부기>
1. 방법으로서,
반도체 기판 내로 연장되는 격리 영역(isolation region)들을 형성하는 단계;
상기 격리 영역들을 리세싱(recessing)하는 단계로서, 상기 격리 영역들 사이의 반도체 영역은 반도체 핀(fin)을 형성하는, 상기 격리 영역들을 리세싱하는 단계;
상기 격리 영역들 및 상기 반도체 핀 상에 제 1 유전체 층을 형성하는 단계;
상기 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계;
상기 제 2 유전체 층 및 상기 제 1 유전체 층을 평탄화하는 단계;
상기 제 1 유전체 층을 리세싱하는 단계로서, 상기 제 2 유전체 층의 일부는, 상기 제 1 유전체 층의 남아있는 부분보다 더 높게 돌출되어 돌출 유전체 핀을 형성하고, 상기 반도체 핀의 일부는, 상기 제 1 유전체 층의 상기 남아있는 부분보다 더 높게 돌출되어 돌출 반도체 핀을 형성하는, 상기 제 1 유전체 층을 리세싱하는 단계;
리세스를 형성하기 위하여 상기 돌출 반도체 핀의 일부를 리세싱하는 단계; 및
상기 리세스로부터 에피택시 반도체 영역을 에피택셜 성장시키는 단계로서, 상기 에피택시 반도체 영역은 상기 돌출 유전체 핀의 측벽과 접촉하도록 측방향으로 연장되는, 상기 에피택시 반도체 영역을 에피택셜 성장시키는 단계
를 포함하는 방법.
2. 제 1 항에 있어서, 상기 제 1 유전체 층을 리세싱하는 단계는, 상기 제 1 유전체 층을 에칭하는 단계를 포함하고, 상기 제 1 유전체 층이 에칭될 때, 상기 제 2 유전체 층은 상기 제 1 유전체 층을 에칭하는데 사용되는 동일한 에칭 화학물에 노출되는 것인 방법.
3. 제 1 항에 있어서, 게이트 스택을 형성하는 단계를 더 포함하고, 상기 돌출 유전체 핀과 상기 돌출 반도체 핀은 사이에 갭을 가지며, 상기 게이트 스택의 게이트 전극과 게이트 유전체는 상기 갭 내로 연장되는 것인 방법.
4. 제 1 항에 있어서, 상기 제 1 유전체 층을 리세싱하는 단계 후에, 상기 돌출 유전체 핀과 상기 돌출 반도체 핀의 상부 표면들은 서로 공면인 것인 방법.
5. 제 1 항에 있어서, 상기 제 1 유전체 층과 아래에 있는 상기 격리 영역들의 부분은, 그들 사이의 구별가능한 계면으로 서로 접촉하는 것인 방법.
6. 제 1 항에 있어서, 상기 격리 영역들을 형성하는 단계는 플로어블 화학적 기상 증착(Flowable Chemical Vapor Deposition, FCVD)을 포함하고, 상기 제 1 유전체 층을 형성하는 단계는 원자 층 증착(Atomic Layer Deposition, ALD)을 포함하는 것인 방법.
7. 제 1 항에 있어서, 상기 제 1 유전체 층은 컨포멀 성막 방법을 사용하여 형성되는 것인 방법.
8. 제 1 항에 있어서, 상기 돌출 반도체 핀의 측벽 상에 핀 스페이서를 형성하는 단계를 더 포함하고, 상기 에피택시 반도체 영역은 상기 핀 스페이서와 중첩하도록 측방향으로 성장되는 것인 방법.
9. 제 1 항에 있어서, 상기 에피택시 반도체 영역은 상기 돌출 유전체 핀과 중첩하는 부분을 갖지 않는 것인 방법.
10. 제 1 항에 있어서, 상기 에피택시 반도체 영역은, 상기 돌출 유전체 핀의 수직 에지와 접촉하여 수직 계면을 형성하는 수직 에지를 포함하고, 상기 에피택시 반도체 영역은, 상기 에피택시 반도체 영역의 일부가 상기 돌출 유전체 핀과 중첩할 때까지 성장되는 것인 방법.
11. 방법으로서,
제 1 반도체 핀과 제 2 반도체 핀 사이에 유전체 영역을 형성하는 단계로서, 상기 유전체 영역은,
바닥부 및 상기 바닥부의 양단 위에 그리고 상기 양단에 연결된 측벽부들을 포함하는 제 1 유전체 층; 및
상기 제 1 유전체 층의 상기 측벽부들 사이의 제 2 유전체 층
을 포함하는, 상기 유전체 영역을 형성하는 단계;
상기 제 1 유전체 층의 상기 측벽부들을 리세싱하는 단계;
각각 제 1 리세스 및 제 2 리세스를 형성하기 위하여 상기 제 1 반도체 핀 및 상기 제 2 반도체 핀을 리세싱하는 단계; 및
상기 제 1 리세스 및 상기 제 2 리세스로부터 제 1 에피택시 반도체 영역 및 제 2 에피택시 반도체 영역을 에피택셜 성장시키는 단계
를 포함하는 방법.
12. 제 11 항에 있어서, 상기 제 1 유전체 층의 측벽부들의 남아있는 부분들의 상부 표면들보다 높은 상기 제 1 반도체 핀 및 상기 제 2 반도체 핀의 부분들은, 각각 제 1 및 제 2 돌출 반도체 핀을 형성하는 것인 방법.
13. 제 11 항에 있어서, 상기 제 1 에피택시 반도체 영역 및 상기 제 2 에피택시 반도체 영역은, 상기 제 2 유전체 층에 의해 측방향에서 성장이 제한되는 것인 방법.
14. 제 11 항에 있어서, 상기 제 1 에피택시 반도체 영역은 상기 제 2 유전체 층과의 수직 계면을 형성하는 것인 방법.
15. 제 11 항에 있어서, 상기 에피택셜 성장시키는 단계가 완료되면, 상기 제 1 에피택시 반도체 영역은, 상기 제 2 유전체 층과 중첩하는 부분을 갖지 않는 것인 방법.
16. 집적 회로 장치로서,
반도체 기판;
상기 반도체 기판 내로 연장되는 격리 영역들;
상기 격리 영역들의 대향 부분들 사이의 반도체 영역;
상기 반도체 영역의 양측 상의 제 1 유전체 핀 및 제 2 유전체 핀; 및
상기 반도체 영역 위에 그리고 상기 반도체 영역과 접촉하는 에피택시 영역으로서, 상기 에피택시 영역은, 상기 반도체 영역의 에지들을 넘어 측방향으로 연장되어 상기 제 1 유전체 핀 및 상기 제 2 유전체 핀과 접촉하는 것인 상기 에피택시 영역
을 포함하는 집적 회로 장치.
17. 제 16 항에 있어서, 상기 에피택시 영역은, 상기 제 1 유전체 핀 및 상기 제 2 유전체 핀과의 수직 계면들을 형성하는 것인 집적 회로 장치.
18. 제 16 항에 있어서, 상기 에피택시 영역 전체는, 상기 제 1 유전체 핀과 상기 제 2 유전체 핀 사이의 영역에 있는 것인 집적 회로 장치.
19. 제 16 항에 있어서, 상기 에피택시 영역의 일부는, 상기 제 1 유전체 핀과 중첩하는 것인 집적 회로 장치.
20. 제 16 항에 있어서, 상기 에피택시 영역과 상기 제 1 유전체 핀 사이에 에어 갭을 더 포함하는 집적 회로 장치.

Claims (10)

  1. 방법으로서,
    반도체 기판 내로 연장되는 격리 영역(isolation region)들을 형성하는 단계;
    상기 격리 영역들을 리세싱(recessing)하는 단계로서, 상기 격리 영역들 사이의 반도체 영역이 반도체 핀(fin)을 형성하는, 상기 격리 영역들을 리세싱하는 단계;
    상기 격리 영역들 및 상기 반도체 핀 상에 제 1 유전체 층을 형성하는 단계;
    상기 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계;
    상기 제 2 유전체 층 및 상기 제 1 유전체 층을 평탄화하는 단계;
    상기 제 1 유전체 층을 리세싱하는 단계로서, 상기 제 2 유전체 층의 일부는, 상기 제 1 유전체 층의 남아있는 부분보다 더 높게 돌출되어 돌출 유전체 핀을 형성하고, 상기 반도체 핀의 일부는, 상기 제 1 유전체 층의 상기 남아있는 부분보다 더 높게 돌출되어 돌출 반도체 핀을 형성하는, 상기 제 1 유전체 층을 리세싱하는 단계;
    리세스를 형성하기 위하여 상기 돌출 반도체 핀의 일부를 리세싱하는 단계; 및
    상기 리세스로부터 에피택시 반도체 영역을 에피택셜 성장시키는 단계로서, 상기 에피택시 반도체 영역은 상기 에피택시 반도체 영역과 상기 돌출 유전체 핀 사이에 에어 갭을 형성하기 위해 상기 돌출 유전체 핀의 측벽과 접촉하도록 측방향으로 연장되는, 상기 에피택시 반도체 영역을 에피택셜 성장시키는 단계
    를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 제 1 유전체 층을 리세싱하는 단계는, 상기 제 1 유전체 층을 에칭하는 단계를 포함하고, 상기 제 1 유전체 층이 에칭될 때, 상기 제 2 유전체 층은 상기 제 1 유전체 층을 에칭하는데 사용되는 동일한 에칭 화학물에 노출되는 것인, 방법.
  3. 제 1 항에 있어서, 게이트 스택을 형성하는 단계를 더 포함하고, 상기 돌출 유전체 핀과 상기 돌출 반도체 핀은 사이에 갭을 가지며, 상기 게이트 스택의 게이트 전극과 게이트 유전체는 상기 갭 내로 연장되는 것인, 방법.
  4. 제 1 항에 있어서, 상기 제 1 유전체 층을 리세싱하는 단계 후에, 상기 돌출 유전체 핀과 상기 돌출 반도체 핀의 상부 표면들은 서로 공면인 것인, 방법.
  5. 제 1 항에 있어서, 상기 제 1 유전체 층과 아래에 있는 상기 격리 영역들의 부분은, 그들 사이의 구별가능한 계면으로 서로 접촉하는 것인, 방법.
  6. 제 1 항에 있어서, 상기 돌출 반도체 핀의 측벽 상에 핀 스페이서를 형성하는 단계를 더 포함하고, 상기 에피택시 반도체 영역은 상기 핀 스페이서와 중첩하도록 측방향으로 성장되는 것인, 방법.
  7. 제 1 항에 있어서, 상기 에피택시 반도체 영역은, 상기 돌출 유전체 핀의 수직 에지와 접촉하여 수직 계면을 형성하는 수직 에지를 포함하고, 상기 에피택시 반도체 영역은, 상기 에피택시 반도체 영역의 일부가 상기 돌출 유전체 핀과 중첩할 때까지 성장되는 것인, 방법.
  8. 방법으로서,
    제 1 반도체 핀과 제 2 반도체 핀 사이에 유전체 영역을 형성하는 단계로서, 상기 유전체 영역은,
    바닥부 및 상기 바닥부의 양단 위에 그리고 상기 양단에 연결된 측벽부들을 포함하는 제 1 유전체 층; 및
    상기 제 1 유전체 층의 상기 측벽부들 사이의 제 2 유전체 층
    을 포함하는, 상기 유전체 영역을 형성하는 단계;
    상기 제 1 유전체 층의 상기 측벽부들을 리세싱하는 단계;
    각각 제 1 리세스 및 제 2 리세스를 형성하기 위하여 상기 제 1 반도체 핀 및 상기 제 2 반도체 핀을 리세싱하는 단계; 및
    상기 제 1 리세스 및 상기 제 2 리세스로부터 제 1 에피택시 반도체 영역 및 제 2 에피택시 반도체 영역을 에피택셜 성장시키는 단계
    를 포함하고,
    상기 제 1 에피택시 반도체 영역 및 상기 제 2 에피택시 반도체 영역은, 상기 제 2 유전체 층에 의해 측방향에서 성장이 제한되는 것인, 방법.
  9. 집적 회로 장치로서,
    반도체 기판;
    상기 반도체 기판 내로 연장되는 격리 영역들;
    상기 격리 영역들의 대향 부분들 사이의 반도체 영역;
    상기 반도체 영역의 양측 상의 제 1 유전체 핀 및 제 2 유전체 핀;
    상기 반도체 영역 위에 그리고 상기 반도체 영역과 접촉하는 에피택시 영역으로서, 상기 에피택시 영역은, 상기 반도체 영역의 에지들을 넘어 측방향으로 연장되어 상기 제 1 유전체 핀 및 상기 제 2 유전체 핀과 접촉하는 것인 상기 에피택시 영역; 및
    상기 에피택시 영역 및 상기 제 1 유전체 핀 사이의 에어 갭
    을 포함하는, 집적 회로 장치.
  10. 제 9 항에 있어서, 상기 에피택시 영역은, 상기 제 1 유전체 핀 및 상기 제 2 유전체 핀과의 수직 계면들을 형성하는 것인, 집적 회로 장치.
KR1020190123331A 2018-11-29 2019-10-04 제한된 소스/드레인 에피택시 영역 및 그 형성 방법 KR102269456B1 (ko)

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