KR101782021B1 - 높은 주입 채널 반도체 디바이스의 제조 방법 - Google Patents

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Abstract

상위 채널 주입 트랜지스터를 포함하는 반도체 디바이스를 제조하기 위한 방법이 제공된다. 방법은 기판 위에 제 1 방향으로 연장된 하나 이상의 핀을 형성하는 단계를 포함한다. 하나 이상의 핀은 제 1 방향을 따른 제 1 영역, 및 제 1 방향을 따른 제 1 영역의 양측 상의 제 2 영역을 포함한다. 도펀트는 핀의 제 1 영역의 상위 부분에 얕게 주입되고, 핀의 제 1 영역의 하위 부분 및 제 2 영역에는 주입되지 않는다. 제 1 방향에 수직인 제 2 방향으로 연장된 게이트 구조물이 핀의 제 1 영역 위에 형성되고, 소스/드레인이 핀의 제 2 영역 위에 형성되어, 이에 의해, 상위 채널 주입 트랜지스터를 형성한다.

Description

높은 주입 채널 반도체 디바이스 및 이의 제조 방법{HIGH-IMPLANT CHANNEL SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
반도체 산업이 높은 디바이스 밀도, 높은 성능, 및 낮은 비용을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 문제 모두의 과제는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)와 같은 입체적인 설계의 개발을 야기하였다. FinFET 디바이스는 통상적으로 높은 종횡비를 갖는 반도체 핀을 포함하고, 여기에 반도체 트랜지스터 디바이스의 채널 및 소스/드레인 영역들이 형성된다. 더욱 빠르고, 더욱 신뢰성 있으며, 더욱 양호하게 제어되는 반도체 트랜지스터 디바이스를 생성하기 위해, 채널 영역 및 소스/드레인 영역의 증가된 표면 구역의 장점을 이용하는 게이트가 핀 구조물의 측면 위에 그리고 측면을 따라 (예컨대, 래핑) 형성된다. 일부 디바이스에서, 예를 들어, 실리콘 게르마늄(SiGe), 실리콘 인화물(SiP) 또는 실리콘 탄화물(SiC)을 이용하는, FinFET의 소스/드레인(S/D) 부분에서의 변형 물질이 캐리어 이동도를 향상시키기 위해 이용될 수 있다.
본 발명개시의 일 실시예에서, 상위 채널 주입 트랜지스터를 포함하는 반도체 디바이스를 제조하기 위한 방법이 제공된다. 방법은 기판 위에 제 1 방향으로 연장된 하나 이상의 핀을 형성하는 단계를 포함한다. 하나 이상의 핀은 제 1 방향을 따른 제 1 영역, 및 제 1 방향을 따른 제 1 영역의 양측 상의 제 2 영역을 포함한다. 도펀트는 핀의 제 1 영역의 상위 부분에 얕게 주입되고, 핀의 제 1 영역의 하위 부분 및 제 2 영역에는 주입되지 않는다. 제 1 방향에 수직인 제 2 방향으로 연장된 게이트 구조물이 핀의 제 1 영역 위에 형성되고, 소스/드레인이 핀의 제 2 영역 위에 형성되어, 이에 의해, 상위 채널 주입 트랜지스터를 형성한다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 일 실시예를 따라 핀 구조물(FinFET)을 갖는 반도체 FET 디바이스를 제조하기 위한 예시적인 흐름도이다.
도 2 내지 도 16은 본 발명개시의 일 실시예에 따라 반도체 디바이스 및 반도체 디바이스를 제조하기 위한 예시적인 방법을 도시한다.
도 17a 및 도 17b는 본 발명개시의 일 실시예에 따라 믹서 회로를 도시한다.
도 18은 본 발명개시의 일 실시예에 따라 믹서 회로를 포함하는 장치를 도시한다.
도 19a 내지 도 22는 본 발명개시의 일 실시예에 따라 매립 채널 핀을 제조하는 예시적인 방법을 도시한다.
도 23a 및 도 23b는 본 발명개시에 따라 FinFET를 포함하는 디바이스의 플리커 노이즈를 나타내는 그래프이다.
도 24a 및 도 24b는 본 발명개시에 따라 FinFET를 포함하는 디바이스의 게이트 전압 대 드레인 전류를 나타내는 그래프이다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 배치의 특정한 실시예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 요소들의 치수는 개시된 범위 또는 값으로 제한되는 것이 아니라, 디바이스의 원하는 특성 및/또는 공정 조건에 따라 좌우될 수 있다. 더욱이, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 단순함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다.
게다가, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면들에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 디바이스는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다. 게다가, 용어 "만들어지는"은 "포함하는" 또는 "구성되는" 중 어느 하나를 의미할 수 있다.
FinFET 디바이스는 벌크 CMOS 디바이스보다 큰 플리커 노이즈를 갖는다. 아날로그/RF 회로들은 낮은 노이즈 및 높은 선형성 MOS 디바이스를 필요로 한다. 본 발명개시는 낮은 노이즈 및 높은 선형성 MOS 디바이스를 제공하는 트랜지스터에 관한 것이다.
본 발명개시의 하나 이상의 실시예들로부터 이익을 얻을 수 있는 디바이스의 예는 반도체 디바이스이다. 이와 같은 디바이스는, 예를 들어, FinFET 디바이스이다. FinFET 디바이스는, 예를 들어, P형 금속 산화물 반도체(P-type metal-oxide-semiconductor; PMOS) FinFET 디바이스 및 N형 금속 산화물 반도체(N-type metal-oxide-semiconductor; NMOS) FinFET 디바이스를 포함하는 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) FinFET 디바이스일 수 있다. 특히, 길버트 셀 믹서(Gilbert-cell mixer)가 본 발명개시로부터 이익을 얻을 수 있다. 다음의 발명개시는 본 출원의 다양한 실시예들을 나타내기 위해 FinFET 예를 포함할 것이다. 그러나, 본 출원은 특별하게 특허청구되는 것을 제외하고, 특별한 타입의 디바이스로 제한되어서는 안 된다는 것을 이해해야 한다.
본 발명개시의 일 실시예를 따라 핀 구조물(FinFET)을 갖는 반도체 FET 디바이스를 제조하기 위한 예시적인 방법이 도 1에 나타난다. 예시적인 방법(100)은 기판 위에 하나 이상의 핀을 형성하는 동작(102), 및 하나 이상의 핀 내에 도펀트를 주입하는 동작(104)을 포함한다. 하나 이상의 핀 위에 게이트 구조물을 형성하는 동작(106)이 주입 동작 이후에 수행된다. 동작(108)에서, 소스/드레인이 게이트 구조물의 양측 상의 하나 이상의 핀 상에 형성된다.
일 실시예에 따라 하나 이상의 핀을 제조하기 위해서, 도 2에 예시된 바와 같이, 마스크층(14)이 기판(12) 위에 형성된다. 마스크층(14)은, 예를 들어, 열 산화 공정 및/또는 화학적 기상 증착(chemical vapor deposition; CVD) 공정에 의해 형성된다. 기판(12)은, 예를 들어, 대략 1 × 1015 atoms cm-3 내지 대략 2 × 10a15 atoms cm-3 범위의 불순물 농도를 갖는 P형 실리콘 기판이다. 다른 실시예들에서, 기판(12)은 대략 1 × 1015 atoms cm-3 내지 대략 2 × 1015 atoms cm-3 범위의 불순물 농도를 갖는 N형 실리콘 기판이다. 일부 실시예들에서, 마스크층(14)은, 예를 들어, 패드 산화물(예컨대, 실리콘 산화물) 층(16) 및 실리콘 질화물 마스크층(18)을 포함한다.
대안적으로, 기판(12)은 게르마늄과 같은 다른 원소 반도체; SiC 및 SiGe와 같은 IV-IV 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V 화합물 반도체를 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 기판(12)은 절연체 상의 실리콘(silicon-on insulator; SOI) 기판의 실리콘층이다. SOI 기판이 이용되는 경우, 핀은 SOI 기판의 실리콘층으로부터 돌출되거나, SOI 기판의 절연체층으로부터 돌출될 수 있다. 후자의 경우, SOI 기판의 실리콘층이 핀을 형성하는데 이용된다. 비결정질 Si 또는 비결정질 SiC와 같은 비결정질 기판, 또는 실리콘 산화물과 같은 절연 물질이 또한 기판(12)으로서 이용될 수 있다. 기판(12)은 불순물들(예컨대, P형 전도성 또는 N형 전도성)로 적합하게 도핑된 다양한 영역들을 포함할 수 있다.
패드 산화물층(16)은 열 산화 또는 CVD 공정을 이용함으로써 형성될 수 있다. 실리콘 질화물 마스크층(18)은, CVD, 플라스마 강화 CVD(plasma-enhanced chemical vapor deposition; PECVD), 대기압 화학적 기상 증착(atmospheric pressure chemical vapor deposition; APCVD), 저압 CVD(low-pressure CVD; LPCVD), 고밀도 플라스마 CVD(high density plasma CVD; HDPCVD), 원자층 증착(atomic layer deposition; ALD), 스퍼터링 방법과 같은 물리적 기상 증착(physical vapor deposition; PVD) 및/또는 다른 공정에 의해 형성될 수 있다.
일부 실시예들에서, 패드 상화물층(16)의 두께는 대략 2 nm 내지 대략 15 nm의 범위에 있고, 실리콘 질화물 마스크층(18)의 두께는 대략 2 nm 내지 대략 50 nm의 범위에 있다. 마스크 패턴(20)이 또한 마스크층(14) 위에 형성된다. 마스크 패턴(20)은, 예를 들어, 리소그래피 동작에 의해 형성된 레지스트 패턴이다.
에칭 마스크로서 마스크 패턴(20)을 이용함으로써, 패드 산화물층(16) 및 실리콘 질화물 마스크층(18)의 하드 마스크 패턴이 형성된다. 일부 실시예들에서, 하드 마스크 패턴의 폭은 대략 5 nm 내지 40 nm의 범위에 있다. 특정 실시예들에서, 하드 마스크 패턴의 폭은 대략 7 nm 내지 12 nm의 범위에 있다.
에칭 마스크로서 하드 마스크 패턴을 이용함으로써, 기판(12)은 트렌치(26)를 형성하기 위해 건식 에칭 방법 및/또는 습식 에칭 방법을 이용하는 트렌치 에칭에 의해, 도 3에 도시된 바와 같이, 복수의 핀(24)으로 패턴화된다. 핀(24)의 높이는 대략 20 nm 내지 300 nm의 범위에 있다. 특정 실시예들에서, 그 높이는 대략 30 nm 내지 대략 60 nm의 범위에 있다. 핀(24)의 높이가 균일하지 않은 경우, 기판으로부터의 높이는 핀(24)의 평균 높이에 대응하는 면에서부터 측정될 수 있다. 핀(24) 각각의 폭은 대략 7 nm 내지 15 nm의 범위에 있다.
이 실시예에서, 벌크 실리콘 웨이퍼가 기판(12)으로서 이용된다. 그러나, 일부 실시예들에서, 다른 타입의 기판이 기판(12)으로서 이용될 수 있다. 예를 들어, 절연체 상의 실리콘(silicon-on-insulator; SOI) 웨이퍼가 시작 물질로서 이용될 수 있고, SOI 웨이퍼의 절연체층은 기판(12)을 구성하며, SOI 웨이퍼의 실리콘층은 핀(24)을 위해 이용된다.
도 3에 도시된 바와 같이, 여덟 개의 핀(24)이 기판(12) 위에 배치된다. 그러나, 핀의 수는 여덟 개로 제한되지 않는다. 겨우 하나의 핀이 있을 수 있고, 여덟 개 이상의 핀이 있을 수 있다. 게다가, 하나 이상의 더미 핀이 패턴화 공정의 패턴 충실도를 개선시키기 위해 핀의 측면에 인접하게 배치될 수 있다. 일부 실시예들에서, 각각의 핀(24)의 폭은 대략 5 nm 내지 대략 40 nm의 범위에 있고, 특정 실시예들에서, 대략 7 nm 내지 대략 15 nm의 범위에 있을 수 있다. 일부 실시예들에서, 인접한 핀 사이의 트렌치(26)의 폭은 대략 5 nm 내지 대략 80 nm의 범위에 있고, 특정 실시예들에서, 대략 7 nm 내지 대략 15 nm의 범위에 있을 수 있다. 그러나, 당업자는 설명 전반에 걸쳐 인용된 치수 및 값은 단지 예시적이며, 집적 회로의 상이한 스케일에 맞게 변경될 수 있다는 것을 이해할 것이다.
특정 실시예들에서, FinFET 디바이스는 P형 FinFET이지만, 다른 실시예들에서, 이 디바이스는 소스/드레인 및 채널에 이용되는 도펀트 타입에 따라, N형 FinFET이다.
핀(24)을 형성한 이후에, 분리 절연층(22)이 핀(24) 사이의 트렌치(26)에 그리고 핀(24) 위에 형성되어, 핀(24)은 도 4에 예시된 바와 같이 분리 절연층(22)에 매립된다. 분리 절연층(22)은 또한 쉘로우 트렌치 분리(shallow trench insulation; STI)로서 언급된다.
분리 절연층(22)은 LPCVD(저압 화학적 기상 증착), 플라즈마 CVD 또는 유동성 CVD에 의해 형성된 실리콘 산화물, 실리콘 산화질화물 또는 실리콘 질화물과 같은 하나 이상의 절연 물질층들을 포함한다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 물질이 퇴적된다. 유동성 유전체 물질은, 그것들의 이름이 보여주듯이, 높은 종횡비를 갖는 간극 또는 공간을 충전하기 위해 퇴적 동안에 "흐르는 것"이 가능하다. 보통, 다양한 화학 물질이 퇴적된 막을 흐르게 하도록 허용하기 위해 실리콘 함유 전구체에 부가된다. 일부 실시예들에서, 질소 수소 결합이 부가된다. 유동성 유전체 전구체, 구체적으로, 유동성 실리콘 산화물 전구체의 예는, 실리케이트, 실록산, 메틸 실세스퀴옥산(methyl silsesquioxane; MSQ), 하이드로겐 실세스퀴옥산(hydrogen silsesquioxane; HSQ), MSQ/HSQ, 퍼하이드로실라잔(perhydrosilazane; TCPS), 퍼하이드로 폴리실라잔(perhydro-polysilazane; PSZ), 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS), 또는 트리실리라민(trisilylamine; TSA)과 같은 실리라민을 포함한다. 이러한 유동성 실리콘 산화물 물질은 다수의 동작 공정으로 형성된다. 유동성 막이 퇴적된 이후에, 비의도된 요소(들)을 제거하여 실리콘 산화물을 형성하기 위해 경화되고 그런 다음 어닐링된다. 비의도된 요소(들)이 제거된 경우, 유동성 막은 고밀화되고 수축된다. 일부 실시예들에서, 다수의 어닐링 공정이 수행된다. 유동성 막은 몇 번이고 경화 및 어닐링된다. 유동성 막은 붕소 및/또는 인으로 도핑될 수 있다. 일부 실시예들에서, 분리 절연층(22)은 SOG, SiO, SiON, SiOCN 및/또는 불소 도핑된 실리케이트 유리(fluoride-doped silicate glass; FSG)의 하나 이상의 층으로 형성될 수 있다.
평탄화 동작이 분리 절연층(22)의 일부분을 제거하기 위해서 수행된다. 도 5에 도시된 바와 같이, 평탄화 동작은 화학적 기계적 연마(chemical mechanical polishing; CMP) 및/또는 에치백 공정을 포함할 수 있다.
도 6에 도시된 바와 같이, 마스크층(14)은 제거될 수 있고, 핀(24)의 채널 영역(상위 부분)이 노출되도록 분리 절연층(22)의 상위 부분은 더욱 제거된다.
특정 실시예들에서, 마스크층(14)의 제거 및 분리 절연층(22)의 부분적 제거는 적합한 에칭 공정을 이용하여 수행될 수 있다. 예를 들어, 마스크층(14)은 불산(hydrofluoric acid; HF) 또는 인산(phosphoric acid; H3PO4)에 기판을 디핑하는 것과 같은, 습식 에칭 공정에 의해 제거될 수 있다. 다른 한편으로, 분리 절연층(22)을 부분적으로 제거하는 것은 건식 에칭 공정을 이용하여 수행될 수 있다. 예를 들어, 에칭 가스로서 CHF3 또는 BF3를 이용하는 건식 에칭 공정이 이용될 수 있다.
분리 절연층(22)으로부터 노출된 핀(24)을 도시하는 디바이스(10)의 등각 뷰(isometric view)가 도 7에 도시된다. 발명개시를 단순화하기 위해서, 오직 세 개의 핀이 도 7에 도시된다. 핀(24)의 노출된 부분은 두 개의 영역을 포함한다. 핀(24)의 중간 부분의 제 1 영역(36)은 게이트 구조물이 형성될 곳이고, 핀(24)의 주변 부분의 제 2 영역(38)은 소스/드레인 영역이 형성될 곳이다.
도 8은 도 7의 라인 A-A을 따라 취해진 단면도를 도시한다. 도 8에 도시된 바와 같이, 핀(24)은 기판(12)으로부터 연장되고, 분리 절연층(22)으로부터 돌출된다. 분리 절연층(22) 위에 노출된 핀(24)의 돌출 부분은 핀의 상위 부분(60) 및 핀의 하위 부분(62)을 포함하고, 상위 부분(60)은 분리 절연층(22) 위에 노출된 핀의 일부분의 상위 절반에 위치하고, 하위 부분(62)은 분리 절연층(22) 위에 노출된 핀의 일부분의 하위 절반에 위치한다.
특정 실시에들에서, 도 9a에 도시된 바와 같이, 포토레지스트와 같은 레지스트층(44)이 핀(24) 위에 형성된다. 레지스트층(44)은 핀(24)의 상부를 노출시키는 개구부(66)를 형성하기 위해 화학 방사선으로의 노출 및 후속적인 현상에 의해 패턴화된다. 개구부(66)는 핀의 제 1 영역(36) 위에 형성되고, 핀의 제 2 영역(38)은 레지스트(44)에 의해 커버된다. 개구부(66)를 갖는 레지스트층(44)의 평면도가 도 9b에 도시된다.
도 10에 도시된 바와 같이, 마스크로서 패턴화된 레지스트층(44)을 이용하여, 도펀트(64)가 이온 주입에 의해 핀의 제 1 영역(36) 내에 주입된다. 도펀트가 FinFET의 채널이 될, 핀의 제 1 영역(36) 내에 주입되도록 핀(24)은 마스킹된다. 일부 실시예들에서, 도펀트(64)는 B, BF2, Al, Ga 및 이들의 조합의 그룹으로부터 선택된 P형 도펀트이다. 다른 실시예들에서, 도펀트(64)는 P, Sb, 및 As로 구성된 그룹으로부터 선택된 N형 도펀트이다.
도펀트의 주입은 얕은 주입이다. 얕은 주입에서, 도펀트는 핀의 제 1 영역(36)의 상위 부분(60)에만 주입되고, 핀의 제 1 영역(36)의 하위 부분(62) 및 제 2 영역(38)에는 주입되지 않는다.
특정 실시예들에서, P형 도펀트는 BF2이고, 대략 1 × 1012 ions cm-2 내지 대략 1 × 1014 ions cm-2의 도즈(dose) 및 대략 1 KeV 내지 대략 100 KeV의 에너지로 주입된다. 특정 실시예들에서, 도펀트는 대략 1.7 × 1013 ions cm-2 내지 대략 3.7 × 1013 ions cm-2의 도즈로 주입된다. 특정 실시예들에서, 도펀트 농도는 대략 1.0 × 1012 내지 대략 1.0 × 1015 ions cm-3이다.
특정 실시예들에서, 도 11에 도시된 바와 같이, 주입된 도펀트(64)는 핀의 높이(H)를 따라 대략 10 nm 내지 대략 200 nm 거리에 이르기까지 핀(24)의 폭(W)에 걸쳐 핀의 상위 부분(60)에 위치하는 도핑된 영역(68)을 형성할 수 있다. 특정 실시예들에서, 핀의 폭(W)은 대략 1 nm 내지 대략 100 nm의 범위이다. 본 발명개시에서 이용되는 바와 같이, 채널 영역의 상위 부분에 얕은 주입으로 형성된 반도체 디바이스는 상위 채널 주입(upper-channel implant; UCI) 디바이스로 일컬어진다.
본 발명개시의 특정 실시예들에서, 제 2 영역(38)이 리세스된 소스/드레인 영역을 형성하기 위해 그 뒤에 제거될 경우, 도펀트를 주입하기 전에 핀을 마스킹할 필요가 없고, 소스/드레인은 에피택셜 성장된다.
도 7의 라인 B-B를 따른 단면도에 대응하는 도면인 도 12를 언급하면, 핀의 제 1 영역(36)에서의 상위 채널 주입 도핑된 영역(68), 및 핀의 제 2 영역(38)을 나타낸다. 게이트 전극 구조물이 그 뒤에 상위 채널 주입 도핑된 영역(68) 위에 형성될 것이고, 소스/드레인 영역이 제 1 영역(36)의 측면 상의 제 2 영역(38) 위에 형성될 것이다. 채널 길이(L)는 제 1 영역(36)의 길이에 대응한다. 채널 길이(L)는 또한 그 뒤에 형성되는 트랜지스터의 게이트 길이에 대응한다. 일부 실시예들에서, 채널 길이(L)는 대략 7 nm 내지 대략 16 nm의 범위일 수 있다.
도 13에 도시된 바와 같이, 게이트 구조물(28)이 그 뒤에 핀의 제 1 영역(36) 위에 형성된다. 게이트 구조물 형성 공정은, 게이트 유전체(32)의 퇴적, 게이트 전극(30)의 퇴적, 게이트 전극의 패턴화, LDD(lightly doped drain) 주입, 및 어닐링 동작을 포함할 수 있다. 측벽 스페이서(34)가 그 뒤에 게이트 구조물(28) 상에 형성되고, 소스/드레인 주입 및 어닐링이 수행된다. 도 14는 도 13의 라인 a-a를 따라 취해진 단면도에 대응하고, 핀(24) 및 게이트 전극 구조물(28)의 배치를 도시한다.
게이트 유전체(32)는 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 하이-k(high-k) 유전체 물질, 다른 적합한 유전체 물질, 및/또는 이들의 조합의 하나 이상의 층을 포함할 수 있다. 특정 실시예들에서, 게이트 전극(30)은 폴리실리콘으로 형성되고, 게이트 전극 위에 형성된 하드 마스크를 포함할 수 있다. 하드 마스크는 SiO2, SiN, 또는 SiCN을 포함하는 적합한 하드 마스크 물질로 만들어질 수 있다. 일부 실시예들에서, 게이트 유전체층의 두께는 대략 5 nm 내지 20 nm의 범위에 있고, 다른 실시예들에서, 대략 5 nm 내지 대략 10 nm의 범위에 있다. 게이트 전극 구조물은 계면층, 캐핑층, 확산/장벽층, 유전체층, 전도성층, 및 다른 적합한 층, 및 이들의 조합과 같은 추가의 층들을 포함할 수 있다. 폴리실리콘에 더하여, 일부 실시예들에서, 게이트 전극(30)은 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 몰리브덴, 탄탈룸 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 물질, 또는 이들의 조합과 같은 임의의 다른 적합한 물질의 하나 이상의 층을 포함한다. 일부 실시예들에서, 게이트 전극층의 두께는 대략 50 nm 내지 400 nm의 범위에 있고, 대략 100 nm 내지 대략 200 nm의 범위에 있을 수 있다.
특정 실시예들에서, FinFET는 게이트 퍼스트 방법 또는 게이트 라스트 방법을 이용하여 제조될 수 있다. 하이-k 유전체 및 금속 게이트(HK/MG)를 이용하는 실시예에서, 게이트 라스트 방법이 게이트 전극을 형성하기 위해 이용된다. 게이트 라스트 방법에서, 더미 게이트가 형성되고, 더미 게이트는 그 뒤에 고온 어닐링 동작 이후의 나중 동작에서 제거되고, 하이-k 유전체 및 금속 게이트(HK/MG)가 형성된다.
본 발명개시의 실시예들에 따라, 하이-k 게이트 유전체(32)는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물 알루미나(HfO2 - Al2O3) 합금, 다른 적합한 하이-k 유전체 물질, 또는 이들의 조합의 하나 이상의 층을 포함할 수 있다. 금속 게이트 물질은 Ti, TiN, 티타늄 알루미늄 합금, Al, AlN, Ta, TaN, TaC, TaCN, TaSi 등의 하나 이상의 층을 포함할 수 있다.
일부 실시예들에서, 측벽 스페이서(34)는 소스/드레인 영역과 같은 그 뒤에 형성되는 도핑된 영역을 오프셋하기 위해 이용된다. 측벽 스페이서(34)는 소스/드레인 영역(접합) 프로파일을 설계 또는 수정하기 위해 더욱 이용될 수 있다. 측벽 스페이서(34)는 적합한 퇴적 및 에칭 기술에 의해 형성될 수 있고, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 산화질화물, 다른 적합한 물질, 또는 이들의 조합의 하나 이상의 층을 포함할 수 있다.
블랭킷 측벽 절연 물질층이 CVD, PVD, ALD, 또는 다른 적합한 기술에 의해 형성될 수 있다. 그런 다음, 게이트 구조물의 두 개의 주요 측면 상에 한 쌍의 측벽 절연층(스페이서)(34)를 형성하기 위해, 이방성 에칭이 측벽 절연 물질 상에 수행된다. 일부 실시예들에서, 측벽 절연층(34)의 두께는 대략 5 nm 내지 대략 30 nm의 범위에 있고, 다른 실시예들에서, 대략 10 nm 내지 대략 20 nm의 범위에 있다. 도 13에 도시된 바와 같이, 측벽 절연층은 소스 및 드레인이 될, 핀의 영역 위에 형성되지 않을 수 있다.
도 15에 도시된 바와 같이, 게이트 구조물(28)로 커버되지 않은 핀의 제 2 영역(38)은 그 뒤에 STI 영역(22) 위의 핀의 일부분을 제거하기 위해 에칭된다. 적합한 포토리소그래피 및 에칭 기술이 핀의 제 2 영역(38)을 제거하기 위해 이용될 수 있다.
특정 실시예들에서, 도 16에 도시된 바와 같이, 상승된 소스/드레인 영역(40)이 그 뒤에 핀(24)의 에칭된 부분 위에 형성되어, FinFET 반도체 디바이스(10)를 제공한다. 상승된 소스/드레인 영역은 하나 이상의 에피택시 또는 에피택셜(epi) 공정에 의해 형성될 수 있어, Si 피처, SiC 피처, SiGe 피처, SiP 피처, SiCP 피처, 또는 Si EPI 상의 III-V 족 반도체 물질 또는 다른 적합한 피처가 핀 상에 결정 상태로 형성된다. 에피택시 공정은 CVD 증착 기술[예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD)], 분자 빔 에피택시, 및/또는 다른 적합한 공정을 포함한다.
본 발명개시의 일부 실시예들에서, 개개의 소스/드레인 영역을 접촉하는 소스/드레인 전극이 형성된다. 전극은 구리, 텅스텐, 니켈, 티타늄 등과 같은 적합한 전도성 물질로 형성될 수 있다. 일부 실시예들에서, 금속 실리사이드가 계면에서 전도성을 개선시키기 위해 전도성 물질 및 소스/드레인 계면에 형성된다. 일례로, 다마신 공정 및/또는 듀얼 다마신 공정이 구리 기반 다층 상호 접속 구조물을 형성하기 위해 이용될 수 있다. 다른 실시예에서, 텅스텐이 텅스텐 플러그를 형성하기 위해 이용된다.
본 발명개시의 실시예에 따른 후속 공정은 FinFET 디바이스의 구조물 또는 다양한 피처들을 접속하도록 구성된 다양한 콘택/비아/라인 및 다층 상호 접속 피처(예컨대, 금속층 및 층간 유전체)를 반도체 기판 상에 또한 형성할 수 있다. 예를 들어, 다층 상호 접속부는 종래의 비아 또는 콘택과 같은 수직 상호 접속부 및 금속 라인과 같은 수평 상호 접속부를 포함한다.
특정 실시예들에서, 개별 소스/드레인 영역이 함께 병합되어 병합된 소스/드레인 영역을 갖는 FinFET 반도체 디바이스를 형성할 때까지, 소스/드레인 영역의 에피택셜 성장은 계속된다.
본 발명개시의 다른 실시예에서, 도 17에 예시된 바와 같이, 길버트 셀 믹서(50)와 같은 반도체 디바이스가 제공된다. 길버트 셀 믹서는 서로 전기적으로 연결된 복수의 트랜지스터(M1, M2, M3, M4, M5, M6)를 포함한다. 트랜지스터 중 적어도 하나는 본원에 앞서 논의된 실시예에 따른 상위 채널 주입 FinFET를 포함한다. 도 17a 및 도 17b에 도시된 바와 같이, 길버트 셀 믹서(50)는 인덕터(L1, L2) 및 커패시터(C1, C2)를 더 포함한다.
특정 실시예들에서, 트랜지스터 중 적어도 하나는 전기적으로 병렬로 연결된 상위 채널 주입 FinFET 및 매립 채널 FinFET를 포함한다. 예를 들어, 트랜지스터(M1)(도 17a의 상세 부분 D)는 도 17b에 도시된 바와 같이, 상위 채널 주입(upper-channel implant; UCI) FinFET 및 매립 채널(buried-channel; BC) FinFET를 포함할 수 있다.
본 발명개시에 따른 길버트 셀 믹서의 실시예에서, 도 17a에 도시된 바와 같이, 회로도의 우측은 좌측의 미러 이미지이다. 인덕터(L1 및 L2)는 각각 트랜지스터(M3 및 M6)에 연결된다. 커패시터(C1)는 인덕터(L1)와 트랜지스터(M3) 사이에 연결되고, 트랜지스터(M5)에 연결된다. 커패시터(C2)는 인덕터(L2)와 트랜지스터(M6) 사이에 연결되고, 트랜지스터(M4)에 연결된다. 트랜지스터(M3 및 M4)의 전류 출력은 트랜지스터(M1)에 연결되고, 트랜지스터(M1)의 전류 출력은 접지에 연결된다. 트랜지스터(M5 및 M6)의 전류 출력은 트랜지스터(M2)에 연결되고, 트랜지스터(M2)의 전류 출력은 접지에 연결된다. 특정 실시예들에서, 트랜지스터(M1, M2, M3, M4, M5, M6) 각각은 상위 채널 주입 트랜지스터일 수 있다.
도 18에 도시된 바와 같이, 길버트 셀 믹서(50)는 연산 증폭기, 아날로그 디지털 변환기(analog-to-digital converter; ADC), 디지털 아날로그 변환기(digital-to-analog converter; DAC), RF 합성기, 및 프로세서를 포함하는 장치(52)에 통합될 수 있다. 도 18의 장치는 믹서, 근거리 통신망(local area network; LAN), 위상 고정 루프(phase locked loop; PLL), 전압 제어 발진기(voltage control oscillator; VCO) 및 ADC를 포함하는 RF 전체 회로도이다. 장치의 모든 트랜지스터는 상위 채널 주입 트랜지스터를 포함할 수 있고, 또한 트랜지스터는 매립 채널 FinFET 트랜지스터를 포함할 수 있다.
특정 실시예들에서, 매립 채널(BC) FinFET는 상위 채널 주입 FinFET와 병렬로 연결된다. 매립 채널 FinFET는 본 발명개시의 일 실시예에 따라, 도 19a 내지 도 22에 도시된 바와 같이 형성된다. 도 19a에 도시된 바와 같이, 포토레지스트와 같은 레지스트층(44)이 핀(24) 위에 형성된다. 레지스트층(44)은 핀(24)의 상부를 노출시키는 개구부(54)를 형성하기 위해 화학 방사선으로의 노출 및 후속적인 현상에 의해 패턴화된다. 개구부(54)는 핀(24)의 제 1 영역(36) 위에 형성되고, 핀(24)의 제 2 영역(38)은 레지스트(44)에 의해 커버된다. 개구부(54)를 갖는 레지스트층(44)의 평면도가 도 19b에 도시된다.
도 20에 도시된 바와 같이, 마스크로서 패턴화된 레지스트층(44)을 이용하여, 도펀트(46)가 이온 주입에 의해 핀(24) 내에 주입된다. 도펀트가 FinFET의 채널이 될, 핀의 제 1 영역(36) 내에 주입되도록 핀(24)은 마스킹된다. 일부 실시예들에서, 도펀트(46)는 인, 안티모니, 비소 및 이들의 조합으로 구성된 그룹으로부터 선택된 N형 도펀트이다. 다른 실시예들에서, 도펀트는 B, BF2, Al, Ga 및 이들의 조합으로 구성된 그룹으로부터 선택된 P형 도펀트이다. 특정 실시예들에서, 제 1 영역(36)에 주입된 도펀트(46) 농도는 대략 1.5 × 1016 내지 2.0 × 1020 atoms cm-3이다. 특정 실시예들에서, 제 1 영역(36)에서의 도펀트(46) 농도는 대략 1.7 × 1017 내지 1.7 × 1019 atoms cm-3이다. 특정 실시예들에서, 제 1 영역(36)에서의 도펀트(46) 농도는 대략 1 × 1018 내지 2 × 1018 atoms cm-3이다. 도펀트는 대략 1 KeV 내지 대략 100 KeV의 에너지로 주입될 수 있다. 도 21에 도시된 바와 같이, 주입된 도펀트(46)는 핀(24)의 상부로부터 높이(H) 방향에서의 대략 15 내지 20 nm, 및 핀(24)의 측벽으로부터 핀 두께(W) 방향에서의 대략 3 내지 7 nm에 위치하는 핀의 영역에 중심을 둔 도핑된 영역(48)을 형성할 수 있다. 도핑된 영역(48)은 매립 채널을 형성한다.
도 7의 라인 B-B를 따른 단면도에 대응하는 도면인 도 22를 언급하고, 이는 매립 채널 도핑된 영역(48)을 나타낸다. 매립 채널 주입 도핑된 영역(48) 위에 놓인 게이트 전극 구조물이 그 뒤에 형성될 것이고, 제 1 영역(36)의 측면 상의 제 2 영역(38) 위에 놓인 소스/드레인 영역이 형성될 것이다. 게이트 길이(L)는 제 1 영역(36)의 길이에 대응한다. 일부 실시예들에서, 게이트 길이(L)는 대략 7 nm 내지 대략 16 nm의 범위일 수 있다.
상위 채널 주입을 이용한 FinFET 디바이스는 벌크 CMOS 디바이스에 비해 플리커 노이즈의 대략 4배만큼 감소 및 감소된 소비 전력을 제공할 수 있다. 길버트 셀 믹서에서 본 발명개시에 따른 상위 채널 주입 FinFET 트랜지스터의 이용은 대략 4배만큼 낮은 플리커 노이즈를 갖는 개선된 믹서 선형성을 제공할 수 있다. 개시된 상위 채널 주입 FinFET 트랜지스터를 이용하는 길버트 셀 믹서는 벌크 CMOS 디바이스의 문턱값 전압의 절반 이하의 감소된 문턱값 전압에서 전력 효율성 및 증가된 드레인 전류와 함께 결합된 선형성의 개선을 제공한다. 동일한 전류 레벨에서, 본 발명개시에 따른 상위 채널 주입 FinFET 트랜지스터를 갖는 믹서는 선형성을 개선시킬 수 있다. 도 23a는 16 nm 게이트 길이를 갖는 상위 채널 주입 FinFET 디바이스(LVT_UCI) 및 매립 채널 FinFET 디바이스(LVT_BC)에 비해 표준 FinFET 디바이스(LVT)의 플리커 노이즈를 도시한다. 도 23b는 16 nm 게이트 길이의 상위 채널 주입 FinFET(UCI) 및 매립 채널 FinFET(LBC) 디바이스에 비해 16 nm 게이트 길이의 표준 FinFET 디바이스(LVT)에 대한 플리커 노이즈 편차를 나타낸다.
도 24a 및 도 24b는 16 nm 게이트 길이의 FinFET를 갖는 표준 디바이스(LVT)에 비해 본 발명개시에 따른 높은 주입 채널(LVT + SVT implant (UCI)) 및 매립 채널(SVT Buried_Channel)을 갖는 16 nm 게이트 길이의 FinFET을 포함하는 믹서의 게이트 문턱값 전압 대 드레인 전류를 도시한다. 본 발명개시의 실시예에 따른 매립 채널 트랜지스터와 높은 주입 채널 FinFET 트랜지스터를 조합하는 것은, 믹서 선형성을 개선시킨다. 도 24a 및 도 24b에서, 종래의 디바이스는 전압으로 지수 증가 전류를 갖는 반면, 매립 채널 디바이스는, 증가된 전압으로 더욱 선형 증가 전류를 갖는다. 따라서, 본 발명개시에 따른 디바이스는 증가된 선형성 및 낮은 노이즈 및 트랩 변동의 비민감성을 갖는다.
본 발명개시의 일 실시예에서, 상위 채널 주입 트랜지스터를 포함하는 반도체 디바이스를 제조하기 위한 방법이 제공된다. 방법은 기판 위에 제 1 방향으로 연장된 하나 이상의 핀을 형성하는 단계를 포함한다. 하나 이상의 핀은 제 1 방향을 따른 제 1 영역, 및 제 1 방향을 따른 제 1 영역의 양측 상의 제 2 영역을 포함한다. 도펀트는 핀의 제 1 영역의 상위 부분에 얕게 주입되고, 핀의 제 1 영역의 하위 부분 및 제 2 영역에는 주입되지 않는다. 제 1 방향에 수직인 제 2 방향으로 연장된 게이트 구조물이 핀의 제 1 영역 위에 형성되고, 소스/드레인이 핀의 제 2 영역 위에 형성되어, 이에 의해, 상위 채널 주입 트랜지스터를 형성한다.
본 발명개시의 다른 실시예에서, 적어도 하나의 상위 채널 주입 트랜지스터를 포함하는 반도체 디바이스가 제공된다. 상위 채널 주입 트랜지스터는 기판 위에 제 1 방향으로 연장된 하나 이상의 핀을 포함한다. 하나 이상의 핀은 제 1 방향을 따른 제 1 영역, 및 제 1 방향을 따른 제 1 영역의 양측 상의 제 2 영역을 포함한다. 제 1 영역은 핀의 제 1 영역의 상위 부분에 도펀트를 포함하고, 핀의 제 1 영역의 하위 부분에는 포함하지 않는다. 핀의 제 1 영역 위에 있는 게이트 구조물이 제 1 방향에 수직인 제 2 방향으로 연장되고, 소스/드레인이 핀의 제 2 영역 상에 형성된다.
본 발명개시의 다른 실시예에서, 서로 전기적으로 연결된 복수의 트랜지스터를 포함하는 길버트 셀 믹서가 제공되고, 트랜지스터 중 적어도 하나는 기판 위에 제 1 방향으로 연장된 하나 이상의 핀을 갖는 상위 채널 주입 트랜지스터이다. 하나 이상의 핀은 제 1 방향을 따른 제 1 영역, 및 제 1 방향을 따른 제 1 영역의 양측 상의 제 2 영역을 포함한다. 제 1 영역은 핀의 제 1 영역의 상위 부분에 도펀트를 포함하고, 핀의 제 1 영역의 하위 부분에는 포함하지 않는다. 핀의 제 1 영역 위에 있는 게이트 구조물이 제 1 방향에 수직인 제 2 방향으로 연장되고, 소스/드레인은 핀의 제 2 영역 상에 형성된다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 상위 채널 주입 트랜지스터를 포함하는 반도체 디바이스를 제조하기 위한 방법에 있어서,
    기판 위에 제 1 방향으로 연장된 하나 이상의 핀 - 상기 하나 이상의 핀은 상기 제 1 방향을 따른 제 1 영역, 및 상기 제 1 방향을 따른 상기 제 1 영역의 양측 상의 제 2 영역을 포함함 - 을 형성하는 단계;
    상기 핀 위에 레지스트층을 형성하는 단계로서, 상기 레지스트층은 상기 제 1 영역의 측벽들과, 상기 제 2 영역의 측벽들 및 상기 제 2 영역의 상면을 덮으며, 상기 제 1 영역의 상면을 노출시키는 개구를 포함하는 것인, 상기 레지스트층을 형성하는 단계;
    상기 레지스트층의 상기 개구를 통하여, 상기 핀의 상기 제 1 영역의 상위 부분에 도펀트의 얕은 주입을 수행하는 단계로서, 상기 핀의 상기 제 1 영역의 하위 부분 및 상기 제 2 영역에는 주입되지 않는 것인, 도펀트의 얕은 주입을 수행하는 단계;
    상기 제 1 방향에 수직인 제 2 방향으로 연장된 게이트 구조물을 상기 핀의 상기 제 1 영역 위에 형성하는 단계; 및
    상기 핀의 상기 제 2 영역 상에 소스/드레인을 형성하는 단계로서, 이에 의해, 상위 채널 주입 트랜지스터를 형성하는 것인, 소스/드레인을 형성하는 단계
    를 포함하는 상위 채널 주입 트랜지스터를 포함하는 반도체 디바이스를 제조하기 위한 방법.
  2. 제 1 항에 있어서, 상기 도펀트는 B, BF2, Al, Ga, 및 이들의 조합으로 구성된 그룹으로부터 선택된 P형 도펀트인 것인, 상위 채널 주입 트랜지스터를 포함하는 반도체 디바이스를 제조하기 위한 방법.
  3. 제 1 항에 있어서, 상기 도펀트는 P, As, Sb, 및 이들의 조합으로 구성된 그룹으로부터 선택된 N형 도펀트인 것인, 상위 채널 주입 트랜지스터를 포함하는 반도체 디바이스를 제조하기 위한 방법.
  4. 제 1 항에 있어서, 상기 도펀트는 1×1012 ions cm-2 내지 1×1014 ions cm-2의 도즈(dose) 및 10 KeV의 에너지에서 주입되는 것인, 상위 채널 주입 트랜지스터를 포함하는 반도체 디바이스를 제조하기 위한 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 도펀트를 주입한 후에 상기 레지스트층을 제거하는 단계
    를 더 포함하는 상위 채널 주입 트랜지스터를 포함하는 반도체 디바이스를 제조하기 위한 방법.
  7. 제 1 항에 있어서,
    인접한 핀 사이에 분리 절연층을 형성하는 단계
    를 더 포함하는 상위 채널 주입 트랜지스터를 포함하는 반도체 디바이스를 제조하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 상위 채널 주입 트랜지스터와 병렬로 연결된 매립 채널 트랜지스터를 형성하는 단계
    를 더 포함하는 상위 채널 주입 트랜지스터를 포함하는 반도체 디바이스를 제조하기 위한 방법.
  9. 삭제
  10. 삭제
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