TW202308158A - 半導體裝置 - Google Patents

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TW
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layer
dielectric
gate
semiconductor
oxide
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黃歆傑
趙家崢
王育文
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供一種半導體裝置，包括：第一通道結構，沿第一橫向方向延伸；第二通道結構，沿第一橫向方向延伸；其中第二通道結構與第一通道結構間隔開。半導體裝置更包括：高介電常數介電結構，沿第一橫向方向延伸並設置在第一通道結構及第二通道結構之間。高介電常數介電結構具有底表面，此底表面包括最底部的部分、以及從最底部的部分提高的至少一個第一平台部。

Description

半導體裝置
本揭露是有關於一種半導體技術，特別是有關於一種高介電常數介電結構的半導體裝置及其製作方法。
由於各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積體密度持續改善，半導體產業經歷了快速增長。在大多數情況下，積體密度的改善是來自最小特徵尺寸的反覆減小，這允許將更多組件集成到給定區域。
本揭露一實施例提供一種半導體裝置，包括第一通道結構，沿第一方向延伸；第二通道結構，沿第一方向延伸，並且與第一通道結構間隔開；以及高介電常數介電結構，沿第一方向延伸，並且設置於第一通道結構與第二通道結構之間；其中高介電常數介電結構具有底表面，底表面包括最底部、以及從最底部升高的至少一第一平台部。
本揭露另一實施例提供一種半導體裝置，包括多個第一奈米結構，在垂直方向上彼此間隔開，每個第一奈米結構沿第一方向延伸；第一閘極結構，沿第二方向延伸，並且至少部分地包繞每個第一奈米結構，第二方向垂直於第一方向；第一磊晶結構，沿第一方向相鄰於第一閘極結構而設置，第一磊晶結構耦合至每個第一奈米結構的一端；以及高介電常數介電結構，沿第二方向相鄰於第一閘極結構而設置；其中高介電常數介電結構包括沿第二方向延伸到第一閘極結構中的第一部分。
本揭露又一實施例提供一種半導體裝置的製作方法，包括：形成彼此平行的第一鰭片結構及第二鰭片結構，其中第一鰭片結構及第二鰭片結構的每一個各自包括多個半導體通道層，半導體通道層彼此交替地間隔開並且具有各自的多個半導體犧牲層；形成半導體披覆層，半導體披覆層沿第一鰭片結構及第二鰭片結構的每一個的側壁延伸；使用氮化物基介電層內襯於在第一鰭片結構及第二鰭片結構之間的溝槽；使用氧化物基層填充溝槽；以及使用高介電常數介電結構取代半導體披覆層的一部分、氮化物基介電層的一部分、以及氧化物基層的一部分。
以下內容提供了很多不同的實施例或範例，用於實現本揭露實施例的不同部件。組件及配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露實施例。舉例來說，敘述中若提及一第一特徵部件形成於一第二特徵部件之上方或位於其上，可能包含上述第一及第二特徵部件直接接觸的實施例，也可能包含額外的特徵部件形成於上述第一特徵及上述第二特徵部件之間，使得第一及第二特徵部件不直接接觸的實施例。另外，本揭露實施例可能在多個範例中重複元件符號及/或字母。這些重複是為了簡化及清楚的目的，其本身並非代表所討論一些實施例及/或配置之間有特定的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
在當代的半導體裝置製作製程中，大量的半導體裝置（比如場效電晶體）被製作在單一晶圓上。非平面電晶體裝置架構，比如鰭式電晶體（通常被稱為鰭式場效電晶體（fin-based field effect transistors, FinFETs）），可以提供比平面電晶體更高的裝置密度及更高的性能。一些先進的非平面電晶體裝置架構，比如奈米結構電晶體（例如，奈米片電晶體、奈米線電晶體、全繞式閘極電晶體、多橋通道電晶體、奈米帶電晶體等）可以獲得很好的性能。奈米結構電晶體通常包括包繞一個或多個奈米結構周界的閘極結構，以改善對通道電流的控制。
本揭露提供包括高介電常數介電結構的非平面電晶體裝置的多種實施例，此高介電常數介電結構設置在多個閘極結構之間，此閘極結構覆蓋（overlay）其對應的通道結構。藉由高介電常數介電結構，多個閘極結構可以彼此電性隔離。例如，為了形成高介電常數介電結構，可以在兩個通道結構之間的溝槽中形成披覆層（cladding layer）、氮化物基（nitride-based）介電層、及氧化物基（oxide-based）層。可以用第一試劑來蝕刻氮化物基介電層的一部分，同時保持其它層實質上的完整，導致沿氮化物基介電層形成傾斜部。接著，可以用第二試劑來蝕刻披覆層的一部分，同時實質上限制氮化物基介電層及/或氧化物基層的蝕刻量，導致沿披覆層來形成平台部。接著可以藉由使用高介電常數介電材料來填充此凹槽（例如，藉由已蝕刻的氧化物基層、已蝕刻的氮化物基介電層、及已蝕刻的披覆層所定義）來形成高介電常數介電結構。如本揭露所記載，選擇性蝕刻步驟的組合方法允許形成更寬及更淺（例如，以更小的深度向下延伸）的高介電常數介電結構。本揭露具有此更寬及更淺輪廓的高介電常數介電結構可以顯著地降低耦合至閘極結構的寄生電容，此閘極結構形成於鄰近高介電常數介電結構。例如，耦合至閘極結構及相鄰的接觸件結構之間的寄生電容最多可降低約1.6%，此接觸件結構耦合至磊晶結構。因此，與寄生電容相關聯的寄生延遲（例如，RC延遲）可以相應地顯著減少。
第1圖繪示根據一些實施例的非平面電晶體裝置100的透視圖。根據一些實施例，非平面電晶體裝置100包括奈米結構電晶體裝置。然而，應當理解的是，非平面電晶體裝置100可以包括多種其他類型的電晶體配置中的任一種，且仍在本揭露之範疇内。
奈米結構電晶體裝置100包括基板102及多個半導體層104，此半導體層104在基板102上方且可以包含奈米結構（例如，奈米片、奈米線等）。多個半導體層104（有時可統稱為通道結構）在垂直方向上彼此分離。隔離結構106形成在基板102的突出部分的兩端上，且半導體層104設置在此突出部分的上方。閘極結構108包繞每個半導體層104（例如，每個半導體層104的整個周界）。可以包括源極區及汲極區的磊晶結構110設置在閘極結構108的相對側上。層間介電質（interlayer dielectric，ILD）112設置在磊晶結構110上方。第1圖描繪簡化的奈米結構電晶體裝置，因此，應當理解的是，完整的奈米結構電晶體裝置的一個或多個部件可能未在第1圖中示出。例如，閘極結構108的與磊晶結構110相反側的另一磊晶結構、及設置在此磊晶結構上的ILD未在第1圖中示出。
第2A圖、第2B圖繪示根據一些實施例之形成非平面電晶體裝置的方法200的流程圖。例如，方法200的至少一些操作（或步驟）可以用於形成奈米結構電晶體裝置，例如奈米結構電晶體裝置、奈米片電晶體裝置、奈米線電晶體裝置、垂直電晶體裝置、或其類似物。此外，方法200可用於形成對應導電類型的奈米結構電晶體裝置，例如n型奈米結構電晶體裝置或p型奈米結構電晶體裝置。本文所用術語“n型”可被稱為具有電子作為其傳導載流子的電晶體的傳導類型；以及本文所用術語“p型”可被稱為具有電洞作為其傳導載流子的電晶體的傳導類型。
值得注意的是，方法200僅為一範例，並不用於限制本揭露。因此，應當理解的是，可以在第2A圖、第2B圖的方法200之前、期間內、及之後提供額外的操作，以及一些其他的操作可能在此只有簡要描述。在一些實施例中，方法200的操作可以與奈米結構電晶體裝置在各個製作階段的範例的透視圖相關聯，此各個製作階段如第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第9A圖、第10A圖、第11A圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17A圖、及第18A圖所示。為了清楚起見，第8B圖、第9B圖、第10B圖、第11B圖、第17B圖、及第18B圖繪示分別對應於第8A圖、第9A圖、第10A圖、第11A圖、第17A圖、及第18A圖之奈米結構電晶體裝置範例的剖視圖。
簡而言之，方法200開始於提供由多層第一半導體層及多層第二半導體層覆蓋的基板的操作202。方法200繼續到操作204，其中形成鰭片結構及溝槽。方法200繼續到操作206，其中形成隔離結構。方法200繼續到操作208，其中形成披覆層。方法200繼續到操作210，其中在溝槽中形成氮化物基介電層。方法200繼續到操作212，其中在溝槽中形成氧化物基層。方法200繼續到操作214，其中將氧化物基層的上部凹蝕。方法200繼續到操作216，其中蝕刻氮化物基介電層。方法200繼續到操作218，其中蝕刻披覆層。方法200繼續到操作220，其中形成高介電常數介電結構。
方法200繼續到操作222，其中形成虛置閘極結構。方法200繼續到操作224，其中去除第一半導體層的端部。方法200繼續到操作226，其中形成內側間隔物。方法200繼續到操作228，其中形成磊晶結構。方法200繼續到操作230，其中形成層間介電質（ILD）。方法200繼續到操作232，其中形成主動閘極結構。方法200繼續到操作234，其中形成閘極切割結構。
如前所述，第3圖-第18B圖各自以剖視圖或透視圖繪示在第2A圖、第2B圖的方法200的各個製作階段的n型或p型奈米結構電晶體裝置300的一部分。例如，第3圖-第8A圖、第9A圖、第10A圖、第11A圖、第12圖-第17A圖及第18A圖繪示奈米結構電晶體裝置300的透視圖。第8B圖、第9B圖、第10B圖、第11B圖、第17B圖及第18B圖繪示奈米結構電晶體裝置300沿X軸方向的剖視圖，此X軸方向對應於沿閘極溝槽或主動閘極結構的長度方向切割的剖面。第8B圖、第9B圖、第10B圖、第11B圖、第17B圖及第18B圖各自繪示對應於第8A圖、第9A圖、第10A圖、第11A圖、第17A圖及第18A圖。雖然第3圖-第18B圖繪示奈米結構電晶體裝置300，應當理解的是，奈米結構電晶體裝置300可以包括多個其他裝置，比如電感器、熔絲、電容器、線圈等，為了清楚起見，上述裝置在第3圖-第18B圖中未示出。
對應於第2A圖的操作202。第3圖是在各個製作階段之一的奈米結構電晶體裝置300的透視圖，包括形成在半導體基板302上的多層第一半導體層304及多層第二半導體層306。如第3圖所示的範例，第一半導體層304及第二半導體層306在半導體基板302上方形成堆疊。
半導體基板302包括半導體材料基板，例如矽。作為可替代方案，半導體基板302可以包括其他元素半導體材料，例如鍺。半導體基板302也可以包括化合物半導體，例如碳化矽、砷化鎵、砷化銦及磷化銦。半導體基板302可以包括合金半導體，例如矽鍺、碳化矽鍺、磷化砷鎵及磷化銦鎵。在一實施例中，半導體基板302包括磊晶層。例如，半導體基板302可以具有在塊體半導體上方的磊晶層。此外，半導體基板302可以包括絕緣層上半導體（semiconductor-on-insulator, SOI）結構。例如，半導體基板302可以包括藉由如分離植入氧氣（separation by implanted oxygen, SIMOX）或其他合適的技術（如晶圓接合及研磨）的製程所形成的埋藏氧化物（buried oxide, BOX）層。
第一半導體層304及第二半導體層306交替地設置在彼此的頂部（例如，沿Z軸方向）以形成堆疊。例如，第二半導體層306中的一層設置在第一半導體層304中的一層上方，接著第一半導體層304中的另一層設置在此第二半導體層306上方，依此類推。
堆疊可以包括任意數量的交替設置的第一半導體層304及第二半導體層306。第一半導體層304及第二半導體層306可以具有不同的厚度。第一半導體層304中的一層與另一層可以具有不同的厚度。第二半導體層306中的一層與另一層可以具有不同的厚度。第一半導體層304及第二半導體層306的每一個的厚度範圍可以從幾奈米到幾十奈米。堆疊中的第一層可以比其他第一半導體層304及第二半導體層306更要厚。在一實施例中，每個第一半導體層304的厚度範圍從約5奈米（nm）到約20nm，以及每個第二半導體層306的厚度範圍從約5nm到約20nm。第一半導體層304或第二半導體層306可以是最頂層（或離半導體基板302最遠的層）。第一半導體層304或第二半導體層306可以是最底層（或最靠近半導體基板302的層）。
第一半導體層304及第二半導體層306這兩者具有不同的成分。在一些實施例中，第一半導體層304及第二半導體層306這兩者所具有的成分提供在層與層之間不同的氧化速率及/或不同的蝕刻選擇性。在一實施例中，第一半導體層304包括矽鍺（Si 1-xGe x），以及第二半導體層306包括矽（Si）。在一實施例中，每個第二半導體層306是矽，此矽可以是未摻雜或實質上無摻質（即，具有從約0cm -3到約1×10 17cm -3的外加的摻質濃度），例如，當形成第二半導體層306（例如，矽）時沒有刻意進行摻雜。
在一些實施例中，第二半導體層306可以刻意地進行摻雜。例如，當奈米結構電晶體裝置300配置為n型（並以增強模式操作）時，每個第二半導體層306可以是摻雜p型摻質的矽，此p型摻質比如為硼（B）、鋁（Al）、銦（In）、鎵（Ga）；以及當奈米結構電晶體裝置300配置為p型（並以增強模式操作）時，每個第二半導體層306可以是摻雜n型摻質的矽，此n型摻質比如為磷（P）、砷（As）、銻（Sb）。在另一範例中，當奈米結構電晶體裝置300配置為n型（並且以空乏模式操作）時，每個第二半導體層306可以摻雜n型摻質的矽來替代；以及當奈米結構電晶體裝置300配置為p型（並以空乏模式操作）時，每個第二半導體層306可以摻雜p型摻質的矽來替代。在一些實施例中，每個第一半導體層304是Si 1-xGe x，以莫耳比計，其包括小於50％（x＜0.5）的Ge。例如，以莫耳比計，第一半導體層304的Si 1-xGe x中可以包括約15％至35％的Ge。此外，每個第一半導體層304可以包括不同成分，以及每個第二半導體層306可以包括不同成分。
第一半導體層304及第二半導體層306中的任一者可以包括其他材料，例如，化合物半導體比如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體比如磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化銦鎵（InGaAs）、磷化鎵銦（GaInP）、及/或磷砷化鎵銦（GaInAsP）、任何其他合適的材料、或前述之組合。第一半導體層304及第二半導體層306的材料可以基於提供不同的氧化速率及/或蝕刻選擇性來選擇。
第一半導體層304及第二半導體層306可以從半導體基板302生長。例如，第一半導體層304及第二半導體層306的每一個可以藉由分子束磊晶（molecular beam epitaxy, MBE）製程、化學氣相沉積（chemical vapor deposition, CVD）製程比如金屬有機化學氣相沉積（metal-organic CVD, MOCVD）製程、及/或其他合適的生長製程來生長。在磊晶生長過程中，半導體基板302的晶體結構向上延伸，導致第一半導體層304及第二半導體層306具有與半導體基板302相同的晶體取向。第一半導體層304及第二半導體層306沿X軸方向連續地延伸。
對應於第2A圖的操作204。第4圖是在各個製作階段之一的奈米結構電晶體裝置300的透視圖，包括多個鰭片結構400A、鰭片結構400B、鰭片結構400C及鰭片結構400D（有時可以被稱為鰭片結構400）。沿Y軸方向伸長的每個鰭片結構400可以包括彼此交替堆疊的第一半導體層304及第二半導體層306的堆疊。雖然在第4圖（及以下其他圖式）的實施例中繪示四個鰭片結構，應當理解的是，奈米結構電晶體裝置300可以包括任何數量的鰭片結構，且仍在本揭露之範疇内。
藉由使用例如光學微影及蝕刻技術來圖案化第一半導體層304、第二半導體層306及半導體基板302以形成鰭片結構400。例如，在最頂部的第二半導體層306（第3圖）上方形成遮罩層（有時稱為硬遮罩層）。在一實施例中，遮罩層可以包括多個層，例如墊氧化物層及上方的墊氮化物層。墊氧化層可以是包括例如使用熱氧化製程來形成的氧化矽的薄膜。墊氧化物層可充當在最頂部第二半導體層306（或在一些其他實施例中為第一半導體層304）與上方的墊氮化物層之間的附著層。在一些實施例中，墊氮化物層由氮化矽、氮氧化矽、碳氮化矽、前述之組合或其類似物。例如，可以使用低壓化學氣相沉積（low-pressure chemical vapor deposition, LPCVD）或電漿輔助化學氣相沉積（plasma enhanced chemical vapor deposition, PECVD）來形成墊氮化物層。在另一實施例中，遮罩層可以包括一層或多層，每個遮罩層由類似於第一半導體層304或第二半導體層306的材料的半導體材料來形成。例如，遮罩層具有由矽鍺（SiGe）形成的單層。在另一範例中，遮罩層具有第一層及第二層的堆疊，其中第一層由SiGe形成，以及第二層由Si形成。在遮罩層包含SiGe層及Si層的混合層的範例中，Si層可以設置在SiGe層上方。此外，根據一些實施例，SiGe與Si的比率（例如，SiGe層的厚度及Si層的厚度）可以為小於1。在一非限制性的範例中，Si層的厚度約為40nm，以及SiGe層的厚度約為4nm，即SiGe與Si的比率約為1/10。
可以使用光學微影技術來圖案化遮罩層。通常，光學微影技術利用沉積、照射（曝光）及顯影的光阻材料（未示出）以去除光阻材料的一部分。剩餘的光阻材料保護下方的材料（比如本範例中的遮罩層）免受後續製程步驟（比如蝕刻）的影響。例如，如第4圖所示，光阻材料用於圖案化遮罩層以形成圖案化遮罩402。
如第4圖所示，圖案化遮罩402隨後用於圖案化第一半導體層304、第二半導體層306及基板302的露出部分以形成溝槽（或開口）410，從而在相鄰的溝槽410之間定義鰭片結構400。溝槽410沿Y軸方向連續地延伸。當形成多個鰭片結構時，此溝槽可以設置在任何相鄰的鰭片結構之間。在一些實施例中，鰭片結構400藉由使用例如活性離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）等、任何其他合適的製程、前述之組合或其類似方法，在第一半導體層304、第二半導體層306及基板302中蝕刻溝槽而形成。蝕刻可以是非等向性。在一些實施例中，溝槽410（當從頂部看時）可以是彼此平行且彼此緊密間隔的條帶。在一些實施例中，溝槽410可以是連續的並且環繞鰭片結構400。
在一些實施例中，鰭片結構400可以被圖案化為沿X軸方向具有相同的寬度。在其他實施例中，鰭片結構400沿X軸方向可以具有不同的寬度。在此實施例中，奈米結構電晶體裝置300可以包括具有較大寬度的鰭片結構（例如，鰭片結構400A及鰭片結構400B）的第一區域、以及具有較小寬度的鰭片結構（例如，鰭片結構400C及鰭片結構400D）的第二區域。此實施例將在下述說明。
對應於第2A圖的操作206。第5圖是在各個製作階段之一的奈米結構電晶體裝置300的透視圖，包括隔離結構504（有時稱為隔離區）。如第5圖所示，每個隔離結構504可以設置在相鄰的鰭片結構400之間，並且部分地嵌入相鄰的鰭片結構400中各自的下部。
由絕緣材料所形成的隔離結構504可以將相鄰的主動結構（例如，鰭片結構400）彼此電性隔離。隔離結構504在Y軸方向上連續地延伸。絕緣材料可以是氧化物（比如氧化矽）、氮化物、任何其他合適的材料、前述之組合或其類似物，並且可以藉由高密度電漿化學氣相沉積法（high density plasma chemical vapor deposition, HDP-CVD）、可流動的化學氣相沉積（flowable chemical vapor deposition, FCVD）（例如，在遠距電漿系統中沉積以化學氣相沉積為主的材料並進行後固化以使其轉換成另一種材料，比如氧化物）、任何其他合適的方法、前述之組合或其類似方法。可以使用其他絕緣材料及/或其他形成製程。在一範例中，絕緣材料是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。平坦化製程，例如化學機械拋光（chemical mechanical polish, CMP）製程或任何其他合適的製程，可以去除任何多餘的絕緣材料並使絕緣材料的頂表面及圖案化遮罩402的頂表面形成共平面（未示出）。
接著，將絕緣材料凹蝕以形成隔離結構504，如第5圖所示，有時稱為淺溝槽隔離（shallow trench isolations, STIs）。將隔離結構504凹蝕以使鰭片結構400從相鄰的隔離結構504之間突出。可以將隔離結構504凹蝕至使隔離結構504的頂表面到基板302下方的位置。隔離結構（STIs）504各自的頂表面可以具有平坦表面（如圖所示）、凸面、凹面（例如凹陷）、任何其他合適的表面、或前述之組合。隔離結構504的頂表面可以藉由適當的蝕刻形成為平坦的、凸出的及/或凹入的。可以使用可接受的蝕刻製程將隔離結構504凹蝕，比如對隔離結構504的材料具有選擇性的蝕刻製程。例如，可以執行使用稀釋氫氟酸（dilute hydrofluoric acid, DHF）的乾蝕刻或濕蝕刻以將隔離結構504凹蝕。
對應於第2A圖的操作208。第6圖是在各個製作階段之一的奈米結構電晶體裝置300的透視圖，包括披覆層600。如第6圖所示，披覆層600可以沿每個鰭片結構400的頂部及側壁延伸，第一氧化物基層602可選地插入披覆層600與鰭片結構400之間。
在形成隔離結構504之後，披覆層600可以順應性地沉積在鰭片結構400上方。例如，披覆層600可以被形成為覆蓋每個鰭片結構400的頂表面（如果圖案化遮罩402仍然存在，則圖案化遮罩402設置於披覆層600與鰭片結構400之間），以及沿每個鰭片結構400的側壁延伸。在一些實施例中，當沒有形成第一氧化物基層602時，披覆層600可以從鰭片結構400磊晶生長。因此，如第6圖所示，大部分披覆層600形成在鰭片結構400的周圍，而少部分披覆層600形成以覆蓋隔離結構504。披覆層600可以包括與交替的第一半導體層、第二半導體層中之一相同的材料，例如，半導體層起到犧牲層的作用。披覆層的厚度可以為介於約1奈米至約10奈米之間，包括端點值（例如，1奈米、2奈米、3奈米、4奈米、5奈米、6奈米、7奈米、8奈米、9奈米、或10奈米）。如下述將討論，隨後可以去除第一半導體層304以使得第二半導體層306被主動閘極結構包繞。因此，在第一半導體層304包括矽鍺的範例中，披覆層600也可以包括矽鍺。
在一些實施例中，在形成披覆層600之前，首先可以在鰭片結構400上方順應性地形成第一氧化物基層602。第一氧化物基層602可以起到一部分閘極介電質的作用，在一些實施例。第一氧化物基層602可以包括介電材料，例如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽玻璃（borosilicate glass, BSG）、摻硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass, BPSG）、無摻雜的矽酸鹽玻璃（undoped silicate glass, USG）、任何其他合適的材料、或其類似物，並且可以藉由任何合適的方法來沉積，例如CVD、PECVD或FCVD。在一些實施例中，第一氧化物基層602的厚度為介於約1埃（Å）至約10埃之間，包括端點值（例如，1埃、2埃、3埃、4埃、5埃、6埃、7埃、8埃、9埃、及10埃）。
對應於第2A圖的操作210。第7圖是在各個製作階段之一的奈米結構電晶體裝置300的透視圖，包括氮化物基介電層700。如第7圖所示，氮化物基介電層700可以沿披覆層600的側壁及隔離結構504的頂部延伸，第二氧化物基層702可選地插入氮化物基介電層700與披覆層600之間。
形成披覆層600之後，可以在披覆層600的側壁及隔離結構504的頂部上方順應性地沉積氮化物基介電層700。氮化物基介電層700可以包括氮化碳矽（SiCN）或任何其他合適的材料，並且可以藉由任何合適的沉積製程來形成，例如CVD製程（比如PECVD、高深寬比填溝製程（high aspect ratio process，HARP）、或前述之組合）、原子層沉積（atomic layer deposition, ALD）製程、其他適用的製程、或前述之組合。氮化物基介電層700的厚度可以為介於約1奈米至約10奈米之間，包括端點值（例如，1奈米、2奈米、3奈米、4奈米、5奈米、6奈米、7奈米、8奈米、9奈米、或10奈米）。
在一些實施例中，第二氧化物基層702可以在形成氮化物基介電層700之前順應性地形成在披覆層600之上。第二氧化物基層702可以在蝕刻氮化物基介電層700的同時起到披覆層600的保護層的作用。第二氧化物基層702可以包括介電材料，例如氧化矽、磷矽酸鹽玻璃（PSG）、硼矽玻璃（BSG）、摻硼的磷矽酸鹽玻璃（BPSG）、無摻雜的矽酸鹽玻璃（USG）、任何其他合適的材料、或其類似物，並且可以藉由任何合適的方法來沉積，例如CVD、PECVD或FCVD。在一些實施例中，第二氧化物基層702的厚度為介於約1埃至約10埃之間，包括端點值（例如，1埃、2埃、3埃、4埃、5埃、6埃、7埃、8埃、9埃、及10埃）。在一些實施例中，第二氧化物基層702是可選的。
對應於第2A圖的操作212-操作214。第8A圖、第8B圖分別是在各個製作階段之一的奈米結構電晶體裝置300的透視圖及沿X軸方向切割的剖視圖，包括第三氧化物基層800。如第8A圖、第8B圖所示，第三氧化物基層800可以沿氮化物基介電層700的底部及側壁延伸並且在Y軸方向上連續地延伸。
在形成氮化物基介電層700之後，於操作212在溝槽410中形成第三氧化物基層800。第三氧化物基層800可以包括介電材料，例如氧化矽、磷矽酸鹽玻璃（PSG）、硼矽玻璃（BSG）、摻硼的磷矽酸鹽玻璃（BPSG）、無摻雜的矽酸鹽玻璃（USG）、任何其他合適的材料、或其類似物，並且可以藉由任何合適的方法來沉積，例如CVD、PECVD或FCVD。第三氧化物基層800首先形成為與披覆層600的頂表面共平面。第三氧化物基層800的各個頂表面可以具有平坦表面（如第8A圖、第8B圖所示）、凸面、凹面（例如凹陷）、任何其他合適的表面、或前述之組合。第三氧化物基層800的頂表面可以藉由適當的蝕刻製程或平坦化製程（例如CMP製程）形成為平坦的、凸出的及/或凹入的頂表面。如第8A圖、第8B圖所示，接著可以於操作214中使用合適的蝕刻製程將第三氧化物基層800凹蝕，比如對第三氧化物基層800的材料具有選擇性的蝕刻製程。
對應於第2A圖的操作216。第9A圖、第9B圖分別是在各個製作階段之一的奈米結構電晶體裝置300的透視圖及沿X軸方向切割的剖視圖，其中氮化物基介電層700被蝕刻。如第9A圖、第9B圖所示，氮化物基介電層700可被蝕刻為具有一個或多個傾斜部。
在一些實施例中，可以使用過氧化硫混合物（sulfuric peroxide mix, SPM）製程或任何其他合適的製程來蝕刻氮化物基介電層700。在一些實施例中，此蝕刻在約170℃的溫度下使用硫酸及過氧化氫。此SPM製程可以在蝕刻氮化物基介電層700的同時，使對周圍的第一氧化物基層602、第二氧化物基層702、第三氧化物基層800、以及披覆層600的蝕刻最小化。
在一些實施例中，氮化物基介電層700可以被蝕刻成具有第一傾斜部900A及第二傾斜部900B。第一傾斜部900A、第二傾斜部900B與第三氧化物基層800的頂表面之間的角度可以為小於或等於約30度（例如，1度、5度、10度、15度、20度、25度、或30度）。第一傾斜部900A及第二傾斜部900B可以具有相同的角度或不同的角度。在一些實施例中，氮化物基介電層700的最頂部部分與最底部部分之間在Z軸方向上的高度可以為小於或等於約2奈米（例如，0.1奈米、0.5奈米、1奈米、1.5奈米、或2奈米）。
對應於第2A圖的操作218。第10A圖、第10B圖分別是在各個製作階段之一的奈米結構電晶體裝置300的透視圖及沿X軸方向切割的剖視圖，其中披覆層600被蝕刻。如第10A圖、第10B圖所示，披覆層600及第二氧化物基層702（如果存在）可以被蝕刻，其中平坦的平台部連接至氮化物基介電層700的傾斜部。
在一些實施例中，披覆層600可以用高溫銨蝕刻製程或任何其他合適的製程來蝕刻。在一些實施例中，可以在包括銨及過氧化氫且約60℃的溫度下進行蝕刻。在此實施例中，此製程可以蝕刻披覆層600的SiGe，同時使第三氧化物基層800及氮化物基介電層700中的蝕刻最小化。在一些實施例中，由於第二氧化物基層702（如果存在）相對於周圍的膜層的厚度較薄，因此第二氧化物基層702也可以與披覆層600一起被蝕刻。
藉此，披覆層600可以被蝕刻成為具有第一平台部1000A及第二平台部1000B。在一些實施例中，第一平台部1000A及第二平台部1000B在Z軸方向上彼此可以位在相同或不同的高度。如第10B圖所示，第一平台部1000A及第二平台部1000B可以具有平坦的表面。在一些實施例中，第一平台部1000A、第二平台部1000B與第三氧化物基層800的頂表面之間在Z軸方向上的高度可以為小於或等於約2奈米（例如，0.1奈米、0.5奈米、1奈米、1.5奈米、或2奈米）。第一平台部1000A可以連接至第一傾斜部900A。第二平台部1000B可以連接至第二傾斜部900B。
對應於第2A圖的操作220。第11A圖、第11B圖分別是在各個製作階段之一的奈米結構電晶體裝置300的透視圖及沿X軸方向切割的剖視圖，包括形成高介電常數介電結構1100。如第11A圖、第11B圖所示，高介電常數介電結構1100沿Y軸方向延伸並具有底表面，此底表面包括最底部1100A、第一傾斜部1100B、第二傾斜部1100C、第一平台部1100D及第二平台部1100E。
在一些實施例中，高介電常數介電結構1100可以沉積在溝槽410中（第10B圖），此溝槽410在藉由已蝕刻的披覆層600、已蝕刻的第二氧化物基層702（如果存在）、已蝕刻的氮化物基介電層700、及第三氧化物基層800所形成的凹槽中。高介電常數介電結構1100沿Y軸方向延伸。高介電常數介電結構1100可以包括介電材料，例如氧化鉿（HfO 2）、二氧化鋯（ZrO 2）、氧化鉿鋁（HfAlOx）、氧化鉿矽（HfSiOx）、氧化鋁（Al 2O 3）、或前述之組合。在一些實施例中，如第11B圖所示，高介電常數介電結構1100的底表面包括最底部1100A，設置在第三氧化物基層800上方，底表面更包括第一平台部1100D及第二平台部1100E，分別設置在第一披覆層平台部1000A（第10B圖）、第二披覆層平台部1000B（第10B圖）上方，即披覆層600及第二氧化物基層702（如果存在）上方。第一平台部1100D及第二平台部1100E沿Y軸方向延伸。第一平台部1100D及第二平台部1100E在Z軸方向上具有從最底部1100A提高的高度。第一平台部1100D、第二平台部1100E與最底部1100A之間在Z軸方向上的高度差可以為小於或等於約2奈米（例如，0.1奈米、0.5奈米、1奈米、或2奈米）。
高介電常數介電結構1100的底表面可以更包括分別設置在第一介電層傾斜部900A（第9B圖）及第二介電層傾斜部900B（第9B圖）上方的第一傾斜部1100B及第二傾斜部1100C。第一傾斜部1100B及第二傾斜部1100C可以分別承繼第一介電層傾斜部900A及第二介電層傾斜部900B的特性，包括傾斜部與第三氧化物基層800的頂表面的角度。第一傾斜部1100B、第二傾斜部1100C與第三氧化物基層800的頂表面之間的角度可以為小於或等於約30度（例如，1度、5度、10度、15度、20度、25度、或30度）。第一傾斜部1100B將最底部1100A連接至第一平台部1100D。第二傾斜部1100C將最底部1100A連接至第二平台部1100E。因此，氮化物基介電層700包括插入最底部1100A及第一平台部1100D之間的至少一部分。氮化物基介電層700可以更包括插入最底部1100A及第二平台部1100E之間的一部分。最底部1100A、第一平台部1100D、第二平台部1100E、第一傾斜部1100B及第二傾斜部1100C形成高介電常數介電結構1100的底表面。相較於上述奈米結構電晶體裝置300中底表面的最頂部（例如，傾斜部的頂部）與最底部（有時稱為微笑差異（smiling difference））之間在Z軸方向上的高度為小於或等於2奈米（例如，0.1奈米、0.5奈米、1奈米、1.5奈米、或2奈米），在一些奈米結構電晶體裝置中，此高度可以為介於約2奈米至約10奈米之間，包括端點值（例如，2奈米、3奈米、4奈米、5奈米、6奈米、7奈米、8奈米、9奈米、或10奈米）。在一些實施例中，相較於在一些奈米結構電晶體裝置中觀察到的V形輪廓，高介電常數介電結構1100的底部輪廓具有類似於U的形狀。在一些實施例中，相較於在一些奈米結構電晶體裝置中觀察到的V形輪廓，高介電常數介電結構1100的底部具有最底部、兩個傾斜部及兩個平台部的輪廓。
高介電常數介電結構1100可以填充整個溝槽410（第10B圖）。在一些實施例中，高介電常數介電結構1100在Z軸方向上的高度可以為介於約5奈米至約20奈米之間，包括端點值（例如，5奈米、10奈米、15奈米、或20奈米）。在一些實施例中，高介電常數介電結構1100在X軸方向上的寬度可以為介於約10奈米至約30奈米之間，包括端點值（例如，10奈米、15奈米、20奈米、25奈米、或30奈米）。高介電常數介電結構1100在X軸方向上的寬度比在奈米結構電晶體裝置中通常觀察到的高介電常數介電結構的寬度較寬。在一些實施例中，可以應用平坦化製程（如CMP製程），使得高介電常數介電結構1100的頂表面與披覆層600的頂部齊平。
在一些實施例中，接著可以使用平坦化製程（如CMP製程）將披覆層600的頂部、第一氧化物基層602（如果存在）的頂部、以及硬遮罩402去除，並露出最頂部的第二半導體層306，其中披覆層600的垂直部分、第一氧化物基層602（如果存在）的垂直部分、及高介電常數介電結構1100保持完整。因此，高介電常數介電結構1100可以在最頂部的第二半導體層306（或在其他實施例中為第一半導體層304）上方延伸並且設置在鰭片結構400A～鰭片結構400D之間。
對應於第2B圖的操作222。第12圖是在各個製作階段之一的奈米結構電晶體裝置300的透視圖，包括一個或多個虛置閘極結構1200。如第12圖所示的範例，可以在工件上方形成沿X軸方向連續地延伸的虛置閘極結構1200。在一些實施例中，虛置閘極結構1200被放置在隨後可以形成主動（例如，金屬）閘極結構的地方。第12圖中繪示兩個虛置閘極結構1200。但應當理解的是，在奈米結構電晶體裝置中可以形成任意數量的虛置閘極結構1200。
在形成高介電常數介電結構1100之後，可以在鰭片結構400A～鰭片結構400D及高介電常數介電結構1100實質上的頂表面上方形成蝕刻停止層1202。蝕刻停止層1202可以包括在高介電常數介電結構1100上方形成的階梯結構，此高介電常數介電結構1100比鰭片結構400A～鰭片結構400D較高。蝕刻停止層1202可以包括氧化矽或任何其他合適的材料。蝕刻停止層1202可以藉由沉積製程來形成，例如CVD製程（比如PECVD、HARP、或前述之組合）、ALD製程、其他適用的製程、或前述之組合。
接著，在蝕刻停止層1202上方形成虛置閘極結構1200。在一些實施例中，虛置閘極結構1200包括虛置閘極介電質1204及虛置閘極電極1206。可以在虛置閘極結構1200上方形成遮罩1205。為了形成虛置閘極結構1200，在蝕刻停止層1202上方形成介電層。介電層可以是例如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、前述之多層、或任何其他合適的材料，並且可以沉積或熱生長。
接著在介電層上方形成閘極層，並且在閘極層上方形成遮罩層。閘極層可以沉積在介電層上方，接著平坦化（例如藉由CMP）。遮罩層可以沉積在閘極層上方。閘極層可以由例如多晶矽來形成，但是也可以使用其他材料。遮罩層可以由例如氮化矽或其類似物來形成。
在上述層（例如，介電層、閘極層及遮罩層）形成之後，可以使用合適的微影及蝕刻技術對遮罩層進行圖案化以形成遮罩1205。遮罩1205的圖案接著可以藉由適當的蝕刻技術轉移到閘極層及介電層，分別形成虛置閘極電極1206及虛置閘極介電質1204，並形成虛置閘極結構1200。每個虛置閘極結構1200分別覆蓋每個鰭片結構400A～鰭片結構400D及高介電常數介電層1100的中心部分（例如，通道區）。
對應於第2B圖的操作224。第13圖是在各個製作階段之一的奈米結構電晶體裝置300的透視圖，其中將沒有被虛置閘極結構1200（及其對應的閘極間隔物1300）覆蓋的鰭片結構400A～鰭片結構400D、披覆層600、及第一氧化物基層602（如果存在）的部分、以及第一半導體層304的端部去除。
形成虛置閘極結構1200之後，閘極間隔物1300可以形成在每個虛置閘極結構1200兩側的側壁上（並沿X軸方向延伸）。閘極間隔物1300可以是低介電常數間隔物並且可以由合適的介電材料來形成，例如氧化矽、碳氮氧化矽、或其類似物。可以使用任何合適的沉積方法，例如熱氧化、化學氣相沉積（CVD）、或其類似方法來形成閘極間隔物1300。在一些實施例中，閘極間隔物1300在Y軸方向上的厚度可以為介於約1奈米至約12奈米，包括端點值（例如，1奈米、2奈米、5奈米、7奈米、10奈米、11奈米、及12奈米）或任何其他合適的厚度。第13圖所繪示及描述的閘極間隔物1300的形狀及形成方法只是範例而非限定，也可以是其他形狀及形成方法。上述內容及其他變化仍在本揭露之範疇内。
接著，將沒有被虛置閘極結構1200及閘極間隔物1300覆蓋的鰭片結構400A～鰭片結構400D的一部分、披覆層600的一部分、第一氧化物基層602（如果存在）的一部分（第12圖）去除，此去除的方法例如使用虛置閘極結構1200作為蝕刻遮罩的異向性蝕刻製程，但是也可以使用任何其他合適的蝕刻製程。在一些實施例中，也使用虛置閘極結構1200作為蝕刻遮罩的異向性蝕刻製程來去除第二氧化物基層702（如果存在）的一部分。在去除鰭片結構400A～鰭片結構400D的一部分之後，形成源極/汲極凹槽1304。每個源極/汲極凹槽1304可以各自露出第一半導體層304及第二半導體層306的每一個的「縮短」端（沿Y軸方向）。
在露出第一半導體層304及第二半導體層306的端部後（例如，當形成源極/汲極凹槽1304時），由於第一半導體層304及披覆層600包括相似的材料，所以可以同時去除每個第一半導體層304各自的端部及披覆層600的一部分（被虛置閘極結構1200及閘極間隔物1300覆蓋）。第一半導體層304的端部及披覆層600的一部分可以使用「拉回（pull-back）」製程來去除（例如，蝕刻），以藉由初始拉回距離來拉回第一半導體層304及披覆層600，並使得第一半導體層304的末端終止（例如，使其對齊）於閘極間隔物1300下方。應當理解的是，拉回距離（即，每個第一半導體層304被蝕刻的程度，或拉回）可以任意增加或減少。在第二半導體層306包括Si，且第一半導體層304（連同披覆層600）包括Si 1-xGe x的範例中，拉回製程可以包括氯化氫（HCl）氣體等向性蝕刻製程，其在不蝕刻Si的情況下蝕刻SiGe。因此，第二半導體層306在此製程期間可保持實質上的完整。
對應於第2B圖的操作226。第14圖是在各個製作階段之一的奈米結構電晶體裝置300的透視圖，包括內側間隔物1400。如第14圖所示，可以沿每個第一半導體層304的蝕刻端以及沿第一半導體層304及第二半導體層306的每一個各自的端部（沿X軸方向）來形成內側間隔物1400。
內側間隔物1400可以藉由化學氣相沉積（CVD）或藉由氮化物的單層摻雜（monolayer doping, MLD）及隨後藉由間隔物RIE來順應性地形成。可以使用例如共形沉積製程及隨後的等向性或非等向性回蝕刻來沉積內側間隔物1400，以去除鰭片結構400A～鰭片結構400D（第12圖）的側壁上及半導體基板302的表面上的過量間隔物材料。內側間隔物1400的材料可以由與閘極間隔物1300（例如，氮化矽）相同或不同的材料來形成。例如，內側間隔物1400可以由氮化矽、碳氮化矽硼、碳氮化矽、氮氧化矽碳、或任何其他類型的介電材料（例如，介電常數小於約5的介電材料）來形成，適用於形成電晶體的絕緣閘極側壁間隔物。
對應於第2B圖的操作226。第15圖是在各個製作階段之一的奈米結構電晶體裝置300透視圖，包括磊晶結構1500。如第15圖所繪示的範例，在各自的源極/汲極凹槽1304中形成磊晶結構1500。磊晶結構1500耦合至鰭片結構400A～鰭片結構400D（第12圖）各自的端部（沿X軸方向），例如每個第二半導體層306各自的「縮短」或「蝕刻」端。
每個磊晶結構1500可以包括矽鍺（SiGe）、砷化銦（InAs）、砷化銦鎵（InGaAs）、銻化銦（InSb）、砷化鍺（GeAs）、銻化鍺（GeSb）、銦磷化鋁（InAlP）、磷化銦（InP）、任何其他合適的材料、或前述之組合。可以在每個第二半導體層306的露出端上使用磊晶層生長製程來形成磊晶結構1500。例如，生長製程可以包括選擇性磊晶成長（selective epitaxial growth, SEG）製程、CVD沉積技術（例如，氣相磊晶（vapor-phase epitaxy, VPE）及/或超高真空化學氣相沉積（ultra-high vacuum CVD, UHV-CVD）、分子束磊晶、或其他合適的磊晶製程。在一些實施例中，磊晶結構1500的底表面可以與隔離結構504的頂表面齊平。在其他實施例中，磊晶結構1500的底表面可以低於隔離結構504的頂表面。
可以應用原位摻雜（In-situ doping, ISD）以形成摻雜磊晶結構1500，從而為奈米結構電晶體裝置300創建接面。例如，當奈米結構電晶體裝置300配置為n型時，磊晶結構1500可以藉由向其中植入n型摻質，例如砷（As）、磷（P）等來摻雜。當奈米結構電晶體裝置300配置為p型時，磊晶結構1500可以藉由向其中植入p型摻質，例如硼（B）等來摻雜。
在一些其他實施例中，兩個相鄰的磊晶結構1500可以融合。對於此實施例，在之前的製作階段中在對應的鰭片結構400之間可以不形成介電層（例如，氮化物基介電層700、第二氧化物基層702、第三氧化物基層800），因此融合的磊晶結構1500形成在對應的鰭片結構400之間。因此，在此相鄰的鰭片結構400之間可能沒有形成高介電常數介電結構1100。例如，在製作階段（例如，對應於第2A圖的操作210-操作214），氮化物基介電層700、第二氧化物基層702、及第三氧化物基層800可以不被形成在兩個相鄰的鰭片結構400之間（並且進而在其間沒有形成高介電常數介電結構1100），這可以允許從相鄰的鰭片結構400各自生長的磊晶結構1500彼此融合。
對應於第2B圖的操作230。第16圖是在各個製作階段之一的奈米結構電晶體裝置300的透視圖，包括層間介電質（ILD）1600。如第16圖所繪示的範例，層間介電質1600（沿X軸方向）形成在每個虛置閘極結構1200的兩側上，以覆蓋磊晶結構1500及第三氧化物基層800，其中接觸蝕刻停止層1602設置在層間介電質1600與磊晶結構1500、第三氧化物基層800之間。
首先可以在磊晶結構1500、第三氧化物基層800及虛置閘極結構1200上方形成接觸蝕刻停止層1602。接觸蝕刻停止層1602可以在後續的蝕刻製程中起到蝕刻停止層的作用，並且可以包括合適的材料，例如氧化矽、氮化矽、氮氧化矽、前述之組合或其類似物，以及可以藉由合適的形成方法例如CVD、物理氣相沉積（physical vapor deposition, PVD）、前述之組合或其類似方法來形成。接觸蝕刻停止層1602的厚度可以為介於約5埃至約50埃之間的範圍，包括端點值（例如，5埃、15埃、25埃、35埃、45埃、及50埃）或任何其他合適的厚度。
接著，在接觸蝕刻停止層1602上方形成層間介電質1600。層間介電質1600沿X軸方向延伸。在一些實施例中，層間介電質1600由介電材料來形成，例如氧化矽、磷矽酸鹽玻璃（PSG）、硼矽玻璃（BSG）、摻硼的磷矽酸鹽玻璃（BPSG）、無摻雜的矽酸鹽玻璃（USG）、任何其他合適的材料、或其類似物，並且可以藉由任何合適的方法來沉積，例如CVD、PECVD或FCVD。接著，可以執行平坦化製程（例如CMP製程）以使層間介電質1600的頂表面齊平。CMP也可以去除遮罩1205及設置在遮罩1205上方的接觸蝕刻停止層1602的一部分。在一些實施例中，在平坦化製程後，層間介電質1600的頂表面與虛置閘極結構1200的頂表面齊平。
對應於第2B圖的操作232。第17A圖、第17B圖分別是在各個製作階段之一的奈米結構電晶體裝置300的透視圖及沿X軸方向切割的剖視圖，其中形成主動閘極結構1700（有時稱為金屬閘極結構）。
在形成層間介電質1600並露出虛置閘極結構1200（第16圖）之後，依次去除虛置閘極結構1200、蝕刻停止層1202及第一半導體層304。虛置閘極結構1200及蝕刻停止層1202可以藉由蝕刻製程例如RIE、化學氧化物移除（chemical oxide removal, COR）、或任何其他合適的製程來去除。在去除虛置閘極結構1200及蝕刻停止層1202之後，每個鰭片結構400A～鰭片結構400D的頂表面（例如，最頂部的第二半導體層306的頂表面）被露出。除了頂表面之外，每個鰭片結構400的側壁（面向Y軸方向）可以被露出。接著，藉由應用選擇性蝕刻（例如，鹽酸（HCl））從每個鰭片結構400去除第一半導體層304，同時保持第二半導體層306實質上的完整。在去除第一半導體層304之後，可以露出每個第二半導體層306的各自的底表面及頂表面。
接著，於操作232中，形成一個或多個主動閘極結構1700（有時稱為閘極結構）。在一些實施例中，每個主動閘極結構包括閘極介電質及閘極金屬。例如，如第17B圖，每個主動閘極結構1700包括閘極介電質1702及閘極金屬1704。
如第17A圖所示，主動閘極結構1700可以設置在虛置閘極結構1200及第一半導體層304所留下的暴露凹穴中。在一些實施例中，設置在第二半導體層306上方的主動閘極結構1700在Z軸方向上的高度可以為介於約5奈米至30奈米之間的範圍內，包括端點值（例如，5奈米、7奈米、10奈米、15奈米、20奈米、25奈米、及30奈米）。在一些實施例中，設置在第二半導體層306上方的主動閘極結構1700在Y軸方向上的寬度可以為介於約9奈米至約100奈米之間的範圍內，包括端點值（例如，9奈米、10奈米、15奈米、20奈米、30奈米、40奈米、50奈米、60奈米、70奈米、80奈米、90奈米、及100奈米）。
在一些實施例中，彼此垂直的分佈設置的第二半導體層306的子集（subset）被共同配置為奈米結構場效電晶體（field effect transistors, FET）裝置的通道結構。在一些實施例中，多個此子集可以共同配置為奈米結構FET裝置的通道結構。多層第二半導體層306包括奈米結構（例如，奈米片、奈米線等）並導致多個奈米結構在垂直方向上彼此間隔開。每個奈米結構的至少一端耦合至磊晶結構1500。在此實施例中，由閘極介電質及閘極金屬所形成的閘極結構1700包繞多個奈米結構的每一個。在一些實施例中，如第17B圖所示，高介電常數介電結構1100可以設置在分離的通道結構之間。
如第17B圖所示，閘極介電質1702包繞每個第二半導體層306，例如包繞垂直於Y軸方向的頂表面、底表面以及側壁。閘極介電質1702可以由不同的高介電常數介電質材料或類似的高介電常數介電質材料來形成。例如高介電常數介電材料包括鉿（Hf）、鋁（Al）、鋯（Zr）、鑭（La）、鎂（Mg）、鋇（Ba）、鈦（Ti）、鉛（Pb）、前述之組合的金屬氧化物或矽酸鹽。閘極介電質1702可以包括多個高介電常數介電質材料的堆疊。可以使用任何合適的方法來沉積閘極介電質1702，包括例如分子束沉積（MBD）、原子層沉積（ALD）、PECVD、或其類似方法。在一些實施例中，閘極介電質1702可以可選地包括實質上薄的氧化物（例如，SiO x）層。
閘極金屬1704可以包繞每個第二半導體層306，其中閘極介電質1702設置在閘極金屬1704與第二半導體層306之間。因此，主動閘極結構1700跨騎（straddle）通道結構。具體來說，閘極金屬1704可以包括多個沿Z軸方向彼此抵接的閘極金屬部分。每個閘極金屬部分不僅可以沿水平平面（例如X軸方向及Y軸方向擴展的平面）延伸，也可以沿垂直方向（例如Z軸方向）延伸。因此，兩個相鄰的閘極金屬部分可以鄰接在一起以包繞其對應的第二半導體層306中的一層，其中閘極介電質1702設置在閘極金屬1704與第二半導體層306之間。
閘極金屬1704可以包括多種金屬材料的堆疊。例如，閘極金屬1704可以是p型功函數層、n型功函數層、前述之多層、任何其他合適的材料、或前述之組合。功函數層也可以稱為功函數金屬。範例的p型功函數金屬可以包括氮化鈦（TiN）、氮化鉭（TaN）、釕（Ru）、鉬（Mo）、鋁（Al）、氮化鎢（WN）、矽化鋯（ZrSi 2）、矽化鉬（MoSi 2）、矽化鉭（TaSi 2）、矽化鎳（NiSi 2）、氮化鎢（WN）、其他合適的p型功函數材料、或前述之組合。範例n型功函數金屬可以包括鈦（Ti）、銀（Ag）、鈦鋁（TaAl）、碳化鉭鋁（TaAlC）、氮化鈦鋁（TiAlN）、碳化鈦（TaC）、碳氮化鈦（TaCN）、氮矽化鉭（TaSiN）、錳（Mn）、鋯（Zr）、其他合適的n型功函數材料、或前述之組合。功函數值與功函數層的材料成分相關聯，因此，功函數層的材料被選擇來調整其功函數值，從而在將要形成的裝置中實現目標臨界電壓Vt。功函數層可以藉由CVD、物理氣相沉積（PVD）、ALD及/或其他合適的製程來沉積。
如第17B圖所示，高介電常數介電結構1100設置在閘極結構1700之間並沿X軸方向隔離閘極結構1700。高介電常數介電結構1100包括沿X軸方向延伸到閘極結構中的第一部分。每個高介電常數介電結構1100具有沿Y軸方向延伸並橫跨磊晶結構1500及包含奈米結構的第二半導體層306的長度方向。高介電常數介電結構包括在垂直方向中低於第一部分的第二部分（有時稱為底表面）。
對應於第2B圖的操作234。第18A圖、第18B圖是在各個製作階段之一的奈米結構電晶體裝置300的透視圖及沿X軸方向的剖視圖，包括閘極切割結構1802、閘極切割結構1804及閘極切割結構1806。為了清楚起見，第18B圖是對應於沿第18A圖所示的A-A剖面切割（例如，沿主動閘極結構1700之一的長度方向）的奈米結構電晶體裝置300的剖視圖。
在形成主動閘極結構1700後，可以去除閘極金屬1704的上部。在一些實施例中，藉由平坦化製程（例如CMP製程）來去除閘極金屬1704的上部，直到再次露出高介電常數介電結構1100的圖案化部分（如第18B圖所示）。接著，藉由蝕刻製程回蝕閘極金屬1704的剩餘部分，從而使高介電常數介電結構1100的圖案化部分突出到閘極金屬1704的頂表面上方。高介電常數介電結構1100的圖案化部分可以分割閘極金屬1704，導致形成多個閘極金屬段1704A、閘極金屬段1704B、閘極金屬段1704C及閘極金屬段1704D。
接著，在閘極金屬1704上方選擇性地形成導電層1800，並且在導電層1800上方形成介電層1801。導電層1800被配置以降低閘極金屬1704的電阻。在一些實施例中，導電層1800可以包括鎢（W）。導電層1800可以選擇性地形成在閘極金屬1704上方，但不形成在高介電常數介電結構1100的圖案化部分上方。在一些實施例中，介電層1801可以包括氮化矽、氮氧化矽（SiON）、碳化矽（SiC）、其他合適的絕緣材料、或前述之組合。
在一些實施例中，在形成導電層1800之前，可以在閘極金屬1704（例如，閘極金屬段1704A～閘極金屬段1704D）的頂表面上執行表面處理製程以產生一些氫自由基，接著在經上述處理過的閘極金屬1704的頂表面上使用前驅物進行沉積製程，以在閘極金屬段1704A～閘極金屬段1704D上選擇性地形成導電層1800。表面處理製程可以包括使用氫氣（H 2）以產生氫自由基。前驅物可以與氫自由基反應以選擇性地形成導電層1800，此前驅物可以包括含鎢（W）材料，例如六氟化鎢（WF 6）或六氯化鎢（WCl 6）。
接著，可以在介電層1801中形成閘極切割結構1802、閘極切割結構1804、及閘極切割結構1806。在一些實施例中，閘極切割結構1802、閘極切割結構1804、及閘極切割結構1806可以包括氮化矽、氮氧化矽（SiON）、碳化矽（SiC）、其他合適的絕緣材料、或前述之組合。在沉積介電層1801之後，其可以被圖案化以形成溝槽，此溝槽延伸穿過其中並露出高介電常數介電結構1100的圖案化部分。接著藉由使用上述絕緣材料中的至少一種來填充溝槽而形成閘極切割結構1802、閘極切割結構1804、及閘極切割結構1806。閘極切割結構1802、閘極切割結構1804、及閘極切割結構1806可以用於進一步電性隔離閘極金屬段1704A～閘極金屬段1704D。例如，閘極切割結構1802可以電性隔離閘極金屬段1704A及閘極金屬段1704B；閘極切割結構1804可以電性隔離閘極金屬段1704B及閘極金屬段1704C；以及閘極切割結構1806可以電性隔離閘極金屬段1704C及閘極金屬段1704D。在一些其他實施例中，導電層1800可以整體地形成在工件上方，例如覆蓋閘極金屬1704及高介電常數介電結構1100的圖案化部分兩者。因此，在導電層1800上方沉積介電層1801之後，上述溝槽可以形成為延伸穿過介電層1801及導電層1800兩者，從而使閘極切割結構電性隔離閘極金屬段1704A～閘極金屬段1704D。
根據一些實施例，閘極金屬段1704A～閘極金屬段1704D可以作為多個電晶體各自的閘極。作為非限制性範例，閘極金屬段1704A可以作為第一奈米結構電晶體的閘極，此第一奈米結構電晶體具有鰭片結構400A的第二半導體層306作為其傳導通道；閘極金屬段1704B可以作為第二奈米結構電晶體的閘極，此第二奈米結構電晶體具有鰭片結構400B的第二半導體層306作為其傳導通道；閘極金屬段1704C可以作為第三奈米結構電晶體的閘極，此第三奈米結構電晶體具有鰭片結構400C的第二半導體層306作為其傳導通道；以及閘極金屬段1704D可以作為第四奈米結構電晶體的閘極，此第四奈米結構電晶體具有鰭片結構400D的第二半導體層306作為其傳導通道。此外，在每個傳導通道各自的端部上所形成的磊晶結構1500可以作為對應奈米結構電晶體各自的源極及汲極。
在一些其他實施例中，兩個以上相鄰的閘極金屬段可以融合作為一單個閘極金屬（段）以包繞兩個以上的鰭片結構。在此情況下，此兩個以上經融合的閘極金屬段可以起到奈米結構電晶體的閘極的作用，此奈米結構電晶體具有此兩個以上的鰭片結構作為其傳導通道（有時稱為多通道電晶體）。為了製作此多通道電晶體並同時保持一些其他具有單通道的電晶體，在沉積閘極介電質1702及閘極金屬1704之前，可以選擇性地去除此相鄰鰭片結構400之間的高介電常數介電質結構1100的至少一大部分。作為可替代方案，兩個相鄰鰭片結構400之間的高介電常數介電結構1100的至少一大部分被閘極金屬1704取代。因此，在拋光閘極金屬1704的上部時，除了分別包繞鰭片結構400的閘極金屬段之外，閘極金屬1704的一部分可以保留作為連接至兩個以上的閘極金屬段，這允許兩個以上的閘極金屬段彼此融合並形成多通道電晶體的閘極。閘極金屬1704的此部分可以是直接設置在高介電常數介電結構1100的底表面上方。
作為可替代方案的實施例中，可以在沉積閘極介電質1702及閘極金屬1704之前，去除形成在（多通道電晶體的）相鄰的鰭片結構400之間的整個高介電常數介電質結構1100，而一些其他高介電常數介電質結構1100可以保留在（通道電晶體各自的）相鄰的鰭片結構400之間。因此，在拋光閘極金屬1704的上部時，除了分別包繞鰭片結構400的閘極金屬段之外，閘極金屬1704的一部分可以保留作為連接至兩個以上的閘極金屬段，這允許兩個以上的閘極金屬段彼此融合並形成多通道電晶體的閘極。因此，閘極金屬1704的此部分可以承繼高介電常數介電質結構1100（在此實施例中不存在）的底表面的輪廓（例如，U形）。
雖然方法200的上述操作是用來形成n型或p型的奈米結構電晶體裝置300，但應當理解的是，方法200不限於此。換句話說，方法200可用於形成具有n型及p型兩者的奈米結構電晶體的奈米結構電晶體裝置。
例如，藉由在第一區域及第二區域各自形成具有不同導電類型的鰭片結構（例如，鰭片結構400），在半導體基板的第一區域可以被定義為形成多個n型奈米結構電晶體，以及在半導體基板的第二區域可以被定義為形成多個p型奈米結構電晶體。在形成鰭片結構之前，可以在第一區域中形成p型井；以及可以在第二區域中形成n型井。接著，可以從p型井形成包括交替的p型第一半導體層及第二半導體層的第一鰭片結構；可以從n型井形成包括交替的n型第一半導體層及第二半導體層的第二鰭片結構。在一些實施例中，從p型井形成的鰭片結構將具有小於從n型井形成的鰭片結構的寬度。例如，如第18A圖、第18B圖所示的鰭片結構400A及鰭片結構400B可以從n型井形成。鰭片結構400C及鰭片結構400D可以從p型井形成。鰭片結構400C及鰭片結構400D在X軸方向上的寬度可以小於鰭片結構400A及鰭片結構400B的寬度。藉由在第一區域及第二區域各自執行特定操作來執行方法200的其餘操作，可以在第一區域及第二區域各自形成n型奈米結構電晶體及p型奈米結構電晶體。例如，當形成用於n型及p型奈米結構電晶體的磊晶結構時（例如，第2B圖的操作228），可以在第一區域及第二區域各自執行對應的操作。
在本揭露的一方面，揭露一種半導體裝置。此半導體裝置包括第一通道結構，沿第一方向延伸；第二通道結構，沿第一方向延伸，並且與第一通道結構間隔開；以及高介電常數介電結構，沿第一方向延伸，並且設置於第一通道結構與第二通道結構之間；其中高介電常數介電結構具有底表面，底表面包括最底部、以及從最底部升高的至少一第一平台部。在一實施例中，底表面更包括從最底部升高的第二平台部。在一實施例中，第一平台部及第二平台部各自沿第二橫向方向遠離最底部延伸，第二橫向方向垂直於第一方向。在一實施例中，底表面更包括第一傾斜部及第二傾斜部。在一實施例中，第一傾斜部將最底部連接至第一平台部，以及第二傾斜部將最底部連接至第二平台部。在一實施例中，最底部與第一傾斜部之間的角度、或最底部與第二傾斜部之間的角度中的任一者為等於或小於30度。在一實施例中，最底部與第一平台部之間的高度差為等於或小於約2奈米。在一實施例中，第一通道結構及第二通道結構的每一個包括在垂直方向上彼此間隔開的多個奈米結構。在一實施例中，半導體裝置更包括至少一介電層，介電層沿溝槽內襯設置，溝槽插入在第一通道結構及第二通道結構之間；其中高介電常數介電結構設置在介電層上方。在一實施例中，介電層包括至少一部分插入在高介電常數介電結構的底表面中的最底部及第一平台部之間。在一實施例中，半導體裝置更包括：第一金屬閘極結構，跨騎第一通道結構；以及第二金屬閘極結構，跨騎第二通道結構；其中第一金屬閘極結構及第二金屬閘極結構至少藉由高介電常數介電結構彼此隔離。
在本揭露的另一方面，揭露一種半導體裝置。此半導體裝置包括多個第一奈米結構，在垂直方向上彼此間隔開，每個第一奈米結構沿第一方向延伸；第一閘極結構，沿第二方向延伸，並且至少部分地包繞每個第一奈米結構，第二方向垂直於第一方向；第一磊晶結構，沿第一方向相鄰於第一閘極結構而設置，第一磊晶結構耦合至每個第一奈米結構的一端；以及高介電常數介電結構，沿第二方向相鄰於第一閘極結構而設置；其中高介電常數介電結構包括沿第二方向延伸到第一閘極結構中的第一部分。在一實施例中，高介電常數介電結構具有沿第一方向延伸並跨越第一磊晶結構及第一奈米結構的長度方向。在一實施例中，高介電常數介電結構包括在垂直方向中低於第一部分的第二部分。在一實施例中，第一部分的底表面與第二部分的底表面之間的高度差為等於或小於約2奈米。在一實施例中，半導體裝置更包括：多個第二奈米結構，在垂直方向上彼此間隔開，每個第二奈米結構沿第一方向延伸；第二閘極結構，沿第二方向延伸，並且包繞每個第二奈米結構；以及第二磊晶結構，沿第一方向相鄰於第二閘極結構而設置，第二磊晶結構耦合至每個第二奈米結構的一端。在一實施例中，高介電常數介電結構設置在第一閘極結構及第二閘極結構之間，以將第一閘極結構與第二閘極結構電性隔離。
在本揭露的又一方面，揭露一種半導體裝置的製作方法。此半導體裝置的製作方法包括：形成彼此平行的第一鰭片結構及第二鰭片結構，其中第一鰭片結構及第二鰭片結構的每一個各自包括多個半導體通道層，半導體通道層彼此交替地以各自的多個半導體犧牲層間隔開；形成半導體披覆層，半導體披覆層沿第一鰭片結構及第二鰭片結構的每一個的側壁延伸；使用氮化物基介電層內襯於在第一鰭片結構及第二鰭片結構之間的溝槽；使用氧化物基層填充溝槽；以及使用高介電常數介電結構取代半導體披覆層的一部分、氮化物基介電層的一部分、以及氧化物基層的一部分。在一實施例中，使用高介電常數介電結構取代半導體披覆層的一部分、氮化物基介電層的一部分、以及氧化物基層的一部分的步驟更包括：將氧化物基層的上部凹蝕；蝕刻氮化物基介電層，同時使經凹蝕的氧化物基層保持實質上完整；蝕刻半導體披覆層，同時使經凹蝕的氧化物基層及經蝕刻的氮化物基介電層保持實質上完整；以及沉積高介電常數介電材料以形成高介電常數介電結構。在一實施例中，半導體裝置的製作方法更包括：取代第一鰭片結構的半導體犧牲層與半導體披覆層的第一部分以形成第一閘極結構，第一閘極結構包繞第一鰭片結構的每個半導體通道層；以及取代第二鰭片結構的半導體犧牲層與半導體披覆層的第二部分以形成第二閘極結構，第二閘極結構包繞第二鰭片結構的每個半導體通道層；其中第一閘極結構及第二閘極結構至少藉由高介電常數介電結構彼此隔離。
以上概述數個實施例之特徵，以使本揭露所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀點。本揭露所屬技術領域中具有通常知識者應理解，可輕易地以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且可在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
100,300:非平面電晶體裝置（奈米結構電晶體裝置） 102,302:基板 104:半導體層 106:隔離結構 108:閘極結構 110:磊晶結構 112:層間介電質 200:方法 202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234:操作 304:第一半導體層 306:第二半導體層 400,400A,400B,400C,400D:鰭片結構 402:圖案化遮罩（硬遮罩） 410:溝槽 504:隔離結構 600:披覆層 602:第一氧化物基層 700:氮化物基介電層 702:第二氧化物基層 800:第三氧化物基層 900A:第一傾斜部（第一介電層傾斜部） 900B:第二傾斜部（第二介電層傾斜部） 1000A:第一平台部（第一披覆層平台部） 1000B:第二平台部（第二披覆層平台部） 1100:高介電常數介電結構 1100A:最底部 1100B:第一傾斜部 1100C:第二傾斜部 1100D:第一平台部 1100E:第二平台部 1200:虛置閘極結構 1202:蝕刻停止層 1204:虛置閘極介電質 1205:遮罩 1206:虛置閘極電極 1300:閘極間隔物 1304:源極/汲極凹槽 1400:內側間隔物 1500:磊晶結構 1600:層間介電質 1602:接觸蝕刻停止層 1700:主動閘極結構（閘極結構） 1702:閘極介電質 1704:閘極金屬 1704A,1704B,1704C,1704D:閘極金屬段 1800:導電層 1801:介電層 1802,1804,1806:閘極切割結構 A-A:剖面
藉由以下的詳細描述配合所附圖式，可以更加理解本揭露實施例的內容。需強調的是，根據產業上的標準慣例，多個部件（feature）並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖係根據一些實施例所繪示之奈米結構電晶體裝置的透視圖。 第2A圖、第2B圖係根據一些實施例所繪示之製作非平面電晶體裝置的方法範例的流程圖。 第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第9A圖、第10A圖、第11A圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17A圖、及第18A圖係根據一些實施例所繪示之奈米結構電晶體裝置範例（或奈米結構電晶體裝置範例的一部分）在藉由第2A圖、第2B圖的方法所製作的各種製作階段期間的透視圖。 第8B圖、第9B圖、第10B圖、第11B圖、第17B圖、及第18B圖係根據一些實施例所繪示，分別對應於第8A圖、第9A圖、第10A圖、第11A圖、第17A圖、及第18A圖之奈米結構電晶體範例的剖視圖。
300:非平面電晶體裝置(奈米結構電晶體裝置)
302:基板
304:第一半導體層
306:第二半導體層
504:隔離結構
600:披覆層
602:第一氧化物基層
700:氮化物基介電層
702:第二氧化物基層
800:第三氧化物基層
1100:高介電常數介電結構
1100A:最底部
1100B:第一傾斜部
1100C:第二傾斜部
1100D:第一平台部
1100E:第二平台部

Claims (1)

  1. 一種半導體裝置，包括： 一第一通道結構，沿一第一方向延伸； 一第二通道結構，沿所述第一方向延伸，並且與所述第一通道結構間隔開；以及 一高介電常數介電結構，沿所述第一方向延伸，並且設置於所述第一通道結構與所述第二通道結構之間；其中 所述高介電常數介電結構具有一底表面，所述底表面包括一最底部、以及從所述最底部升高的至少一第一平台部。
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