TW202310408A - 半導體裝置 - Google Patents

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TW202310408A
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dielectric
dummy
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林士堯
陳振平
馮玠寧
李筱雯
林志翰
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供半導體裝置的製造方法，包括在基板上形成第一、第二、第三、第四、第五及第六鰭片結構。第二鰭片結構以第一距離與第一和第三鰭片結構兩者分隔，第五鰭片結構以第一距離與第四和第六鰭片結構兩者分隔，第三鰭片結構以大於第一距離的第二距離與第四鰭片結構分隔。上述方法包括形成覆蓋第一至第三鰭片結構的第一虛擬閘極結構以及覆蓋第四至第六鰭片結構的第二虛擬閘極結構；形成複數源極/汲極結構，分別耦接至第一、第二、第三、第四、第五及第六鰭片結構；以及以第一介電結構取代第三鰭片結構並以第二介電結構取代第四鰭片結構。

Description

半導體裝置
本揭露係有關於一種半導體裝置，特別係有關於製造非平面電晶體裝置的方法。
因為在各種電子組件(例如：電晶體、二極體、電阻器、電容器等)之積體密度上的持續改進，半導體工業已經經歷了快速的成長。在大多數的情況下，積體密度的這種改進，來自於對最小特徵尺寸的反覆降低，這允許更多的組件被整合到給定的面積中。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括第一鰭片結構，第一鰭片結構包括彼此垂直間隔的複數第一半導體層。上述半導體裝置包括第二鰭片結構，第二鰭片結構包括彼此垂直間隔的複數第二半導體層，其中第一鰭片結構及第二鰭片結構兩者沿著第一橫向方向延伸。上述半導體裝置包括第一介電結構，其中第二鰭片結構沿著第二橫向方向以第一距離與第一鰭片結構分隔，第二橫向方向垂直於第一橫向方向。上述半導體裝置包括第一閘極結構，沿著第二橫向方向延伸，並包裹環繞複數第一半導體層中的每一者以及複數第二半導體層中的每一者。複數第一半導體層中的每一者的複數末端耦接至對應的複數源極/汲極結構，複數第二半導體層中的每一者的複數末端耦接至對應的複數源極/汲極結構，並且第一介電結構的複數末端耦接至對應的複數源極/汲極結構。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括基板。上述半導體裝置包括形成在基板上方的第一鰭片結構、第二鰭片結構、第三鰭片結構以及第四鰭片結構。第一鰭片結構、第二鰭片結構、第三鰭片結構以及第四鰭片結構均沿著第一橫向方向延伸。第一鰭片結構與第二鰭片結構沿著垂直於第一橫向方向的第二橫向方向以第一距離彼此間隔，並且第三鰭片結構與第四鰭片結構沿著第二橫向方向以第一距離彼此間隔。上述半導體裝置包括第一介電結構以及第二介電結構。第一介電結構沿著第二橫向方向以第一距離與第二鰭片結構分隔。第二介電結構沿著第二橫向方向以第一距離與第三鰭片結構分隔。第一介電結構與第二介電結構沿著第二橫向方向以第二距離彼此分隔，其中第二距離大於第一距離。上述半導體裝置包括耦接至第一鰭片結構的複數第一源極/汲極結構。上述半導體裝置包括耦接至第二鰭片結構的複數第二源極/汲極結構。上述半導體裝置包括耦接至第一介電結構的複數第三源極/汲極結構。上述半導體裝置包括耦接至第三鰭片結構的複數第四源極/汲極結構。上述半導體裝置包括耦接至第四鰭片結構的複數第五源極/汲極結構。上述半導體裝置包括耦接至第二介電結構的複數第六源極/汲極結構。
本揭露實施例提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在基板上方形成第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構以及第六鰭片結構，其中第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構以及第六鰭片結構均沿著第一橫向方向延伸，其中第二鰭片結構沿著第二橫向方向以第一距離與第一鰭片結構和第三鰭片結構中的每一者分隔，第五鰭片結構沿著第二橫向方向以第一距離與第四鰭片結構和第六鰭片結構中的每一者分隔，並且第三鰭片結構沿著第二橫向方向以第二距離與第四鰭片結構分隔，而且第二距離大於第一距離。上述半導體裝置的製造方法包括形成第一虛擬閘極結構，覆蓋第一鰭片結構、第二鰭片結構以及第三鰭片結構中之每一者的對應部分，以及形成第二虛擬閘極結構，覆蓋第四鰭片結構、第五鰭片結構以及第六鰭片結構中之每一者的對應部分。上述半導體裝置的製造方法包括形成第一對源極/汲極結構、第二對源極/汲極結構、第三對源極/汲極結構、第四對源極/汲極結構、第五對源極/汲極結構以及第六對源極/汲極結構，它們分別耦接至第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構以及第六鰭片結構。上述半導體裝置的製造方法包括以第一介電結構取代第三鰭片結構以及第一虛擬閘極結構之覆蓋第三鰭片結構的部分，並且以第二介電結構取代第四鰭片結構以及第二虛擬閘極結構之覆蓋第四鰭片結構的部分。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各組件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形的實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸的實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置之間的關係。
進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。
一般而言，為了在基板上製造積體電路，可以於基板上方形成多個鰭片。這些鰭片可以具有多個群組(group)，這些群組的每一者可以在積體電路中提供相應的功能。在某些情況下，每個群組中的鰭片以第一距離彼此間隔，並且兩個相鄰的群組以第二距離彼此間隔，其中第二距離大於第一距離。如此一來，相鄰群組之各自邊緣上的鰭片(以及對應的裝置特徵)可能會經歷不平衡的製程條件(例如：與遠離邊緣之鰭片相比不同的蝕刻條件)，這有時會被稱為「孤立-密集負載效應(iso-dense loading effect.)」。這可能會導致各種問題，舉例來說，例如邊緣上之鰭片上方的金屬閘極結構的輪廓形成不良。
本揭露提供了半導體裝置及其形成方法的多種實施例，這些實施例可以顯著地限制前述問題。舉例來說，如同本文所揭露的半導體裝置包括一或多個不活動(inactive)鰭片，設置於兩個相鄰之鰭片群組的邊緣上，其中每個鰭片群組包括多個活動(active)鰭片。這種相鄰的鰭片群組能夠以一距離(下文中稱為「鰭片群組間距離」)彼此間隔開來，此距離大於分隔每個群組中的鰭片的距離(下文中稱為「鰭片群組內距離」)。在一些實施例中，活動鰭片可被採用為完整之GAA FET裝置中的活動(例如：電性功能上的)鰭片或通道；而不活動鰭片則可能不會被採用為完整之GAA FET裝置中的活動(例如：電性功能上的)鰭片或通道。進一步地，在一些實施例中，每個鰭片(包含活動以及不活動鰭片)可包括彼此垂直間隔的多個半導體層(例如：奈米片、奈米線或是其他奈米結構)，其中每個活動鰭片耦接有源極/汲極結構(例如：磊晶生長的半導體結構)，而每個不活動鰭片則耦接有介電溝槽。
藉由在相鄰鰭片群組的邊緣上插入不活動鰭片，每個鰭片群組中的活動鰭片可以受到明顯較小的孤立-密集負載效應。這是因為非功能性的不活動鰭片可以會保護活動鰭片免受此效應。進一步地，邊緣上的鰭片可藉由以介電溝槽取代它們各自的通道來成為「不活動的」。如此一來，得以提供各種優點，特別是在先進製程節點中。舉例來說，直到定義以及形成將被以金屬閘極結構所取代的虛擬閘極結構之前，可以不用形成介電溝槽。即使形成不活動鰭片，現行技術通常在相對較早的製程階段(例如：在STI掘入(recess)之前，在形成虛擬閘極結構之前)形成此等不活動鰭片。藉由「延後」使鰭片成為不活動的時間，可以很好地定義與保留相應地由金屬閘極結構所繼承之虛擬閘極結構的輪廓。因此，所揭露之半導體裝置的整體性能得以顯著地增強。
第1圖係根據多種實施例所示，範例性之GAA FET裝置100的透視圖。GAA FET裝置100包括基板102以及基板102上方的多個半導體層104(例如：奈米片、奈米線或其他奈米結構)。半導體層104彼此垂直分隔。隔離區域106被形成在基板102之突出部分的兩側上，同時半導體層104被設置於突出部分上方。閘極結構108包裹環繞(wrap around)半導體層104中的每一者(例如：每個半導體層104的完整周長)。源極/汲極結構被設置在閘極結構108的兩側上，例如第1圖所示的源極/汲極結構110。層間介電質(interlayer dielectric, ILD)112被設置在源極/汲極結構110上方。
第1圖描繪了經過簡化的GAA FET裝置，因此，應理解的是，完整的GAA FET裝置的一或多個特徵可能並未顯示於第1圖中。舉例來說，與源極/汲極結構110相對位在閘極結構108另一側的另一個源極/汲極結構以及設置在此源極/汲極結構上方的ILD，並未顯示於第1圖中。進一步地，第1圖被提供以作為參考，用於說明後續圖式的多個截面。如圖所示，截面A-A沿著半導體層104的縱軸並且在電流流經源極/汲極結構之間的方向上(例如：沿著Y方向)延伸；截面B-B垂直於截面A-A，並且沿著閘極結構108的縱軸延伸(例如：在X方向上)；以及截面C-C同樣垂直於截面A-A，並且平行於閘極結構108的縱軸延伸(例如：在X方向上)，而且與源極/汲極結構110交叉。為使說明清晰，後續圖式有時會參考這些參考截面。
第2圖係根據本揭露一或多個實施例所示，用於形成非平面電晶體裝置之方法200的流程圖。舉例來說，方法200的至少一些操作(或步驟)可被用於形成鰭式場效電晶體(FinFET)裝置、GAA裝置(例如：GAA FET裝置100)、奈米片電晶體裝置、奈米線電晶體裝置、垂直電晶體裝置、閘極全環電晶體裝置等。應注意的是，方法200僅為範例，且並非旨於限制本揭露。因此，應理解的是，附加的操作可被提供於第2圖的方法200之前、之中或是之後，且一些其他的操作在本文中可以是僅僅被簡要地描述。在一些實施例中，方法200的操作可以與處於多種製造階段之範例性GAA FET裝置的截面圖或俯視圖有關，這些圖式如第3圖、第4圖、第5A圖、第5B圖、第5C圖、第5D圖、第6A圖、第6B圖、第6C圖、第6D圖、第6E圖、第6F圖、第7A圖、第7B圖、第7C圖、第7D圖、第8A圖、第8B圖、第8C圖、第8D圖、第9A圖、第9B圖、第9C圖、第9D圖、第10A圖、第10B圖、第10C圖、第10D圖、第10E圖、第10F圖、第10G圖、第11A圖、第11B圖、第11C圖、第11D圖、第11E圖、第11F圖、第11G圖、第12圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第14C圖、以及第14D圖分別所示，它們將在下文中進行更加詳細的討論。
簡而言之，方法200始於操作202，操作202提供基板。方法200繼續進入操作204，操作204在基板上方形成多個鰭片結構。每個鰭片結構包括多個第一半導體層與多個第二半導體層。方法200繼續進入操作206，操作206形成隔離結構。方法200繼續進入操作208，操作208形成一或多個虛擬(dummy)閘極結構。方法200繼續進入操作210，操作210移除每個鰭片結構的相應部分。方法200繼續進入操作212，操作212形成源極/汲極結構。方法200繼續進入操作214，操作214形成層間介電質。方法200繼續進入操作216，操作216移除邊緣鰭片結構。方法200繼續進入操作218，操作218形成一或多個介電溝槽。方法200繼續進入操作220，操作220藉由移除一或多個虛擬閘極結構與第一半導體層來形成一或多個主動(active)閘極結構。
如同前文所述，第3圖至第14D圖的每一者，以截面圖或俯視圖的形式顯示了處於第2圖之方法200的多種製造階段的GAA FET裝置300的一部分。GAA FET裝置300類似於第1圖所示的GAA FET裝置100，但具有複數閘極結構。儘管第3圖至第14D圖顯示了GAA FET裝置300，但應理解的是，GAA FET裝置300可包括許多其他裝置，例如電感器(inductor)、熔絲(fuse)、電容器、線圈(coil)等，但為使說明清晰易懂，它們並未被顯示於第3圖至第14D圖中。
對應於第2圖的操作202，第3圖為GAA FET裝置300的截面圖，包含處於多種製造階段之一者的半導體基板302。第3圖的截面圖是在與GAA FET裝置300之主動/虛擬閘極結構的縱向垂直的方向上截取的(例如：第1圖所示的截面B-B)。
半導體基板302可為半導體基板，例如體(bulk)半導體、絕緣層上半導體(semiconductor-on-insulator, SOI)基板等，並且可以是經摻雜的(例如：使用p型或n型摻雜物進行摻雜)或是未摻雜的。半導體基板302可為晶圓，例如矽晶圓。一般而言，SOI基板包括形成在絕緣體層上的半導體材料層。舉例來說，絕緣體層可為埋入式氧化物(buried oxide, BOX)層、氧化矽層等。絕緣體層被提供於基板上，通常為矽或玻璃基板。亦可使用其他基板，例如多層或梯度(gradient)基板。在一些實施例中，半導體基板302的半導體材料可包括矽；鍺；包括化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；包括合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。
對應於第2圖的操作204，第4圖為GAA FET裝置300的截面圖，包含處於多種製造階段之一者的多個鰭片結構400A、400B、400C、410A、410B以及410C。第4圖的截面圖是在與GAA FET裝置300之主動/虛擬閘極結構的縱向方向平行的方向上截取的(例如：第1圖中所示的截面B-B)。
如圖所示，鰭片結構400A-400C可在半導體基板302的第一區域中被形成為第一鰭片群組400；而鰭片結構410A- 410C可在半導體基板302的第二區域中被形成為第二鰭片群組410。儘管每個鰭片群組中包括三個鰭片結構，但應理解的是，每個鰭片群組可包括任何數量的鰭片結構，同時保持在本揭露的範圍內。鰭片結構400A- 400C(在第一鰭片群組400中)中的每一者，能夠以第一(鰭片群組內)距離D 1彼此橫向地間隔(例如：在X方向上)；而鰭片結構410A- 410C(在第二鰭片群組410中)中的每一者，能夠以第二(鰭片群組內)距離D 2彼此橫向地間隔(例如：在X方向上)。進一步地，第一鰭片群組400與第二鰭片群組410以第三(鰭片群組間)距離D 3彼此橫向地間隔，第三距離D 3不同於第一距離D 1以及第二距離D 2。
舉例來說，相同之第一鰭片群組400中的鰭片結構400B與400C以第一距離D 1彼此間隔(相似地，相同之第二鰭片群組410中的鰭片結構410B與410C以第二距離D 2彼此間隔)，並且第一鰭片群組之「邊緣」上的鰭片結構400C以及第二鰭片群組之「邊緣」上的鰭片結構410C，以第三距離D 3彼此間隔。在一些實施例中，鰭片結構400C與410C有時可被稱為邊緣鰭片結構。如同本文所使用的，用語「邊緣鰭片結構」所指稱的鰭片結構，可以是被設置為第一鰭片群組中的最後一個並且相鄰於第二鰭片群組。換句話說，邊緣鰭片結構被設置在第一鰭片群組與第二鰭片群組的其中一個邊緣上。因此，未被設置於鰭片群組之邊緣上的鰭片結構(例如：具有與其相鄰設置的一或多個邊緣鰭片結構)，有時可被稱為「非邊緣鰭片結構」。在多種實施例中，第三距離D 3大於第一距離D 1或第二距離D 2中的任一者。作為非限制性的範例，第三距離D 3的範圍可自約10奈米(nm)至約3000nm，而第一距離D 1及第二距離D 2的範圍可以分別自約5nm至約300nm。
鰭片結構400A-400C以及410A-410C中的每一者，包括交替設置於彼此頂部上的多個第一半導體層與多個第二半導體層。以鰭片結構400A(顯示於第4圖)作為代表性的範例，鰭片結構400A包括複數第一半導體層402以及複數第二半導體層404。第一半導體層402與第二半導體層404交替地設置於彼此的頂部上(例如：沿著Z方向)。舉例來說，一個第二半導體層404被設置在一個第一半導體層402上方，接著另一個第一半導體層402被設置在第二半導體層404上方，並以此類推。
鰭片結構400A-400C以及410A-410C中的每一者，可包括任何數量之交替設置的第一半導體層402與第二半導體層404。舉例來說，在第4圖中，鰭片結構400A包括3個第一半導體層402，以及交替地設置於它們之間的3個第二半導體層404，並且其中一個第二半導體層404是為最頂部的半導體層。應理解的是，GAA FET裝置300的鰭片結構可包括任何數量的第一半導體層以及任何數量的第二半導體層，並且第一或第二半導體層中的一者作為最頂部的半導體層，同時保持在本揭露的範圍內。
第一半導體層402與第二半導體層404可具有各自不同的厚度。進一步地，第一半導體層402的一層與另一層之間可具有不同的厚度。第二半導體層404的一層與另一層之間可具有不同的厚度。第一半導體層402與第二半導體層404之每一者的厚度範圍，可處於自數奈米至數十奈米。鰭片結構的最底部層，可以厚於其他的第一半導體層402與第二半導體層404。在一個實施例中，第一半導體層410中之每一者的厚度範圍，處於自約5奈米(nm)至約20nm。
兩個第一半導體層402與第二半導體層404具有不同的成分。在多種實施例中，兩個第一半導體層402與第二半導體層404所具有的成分，在薄層之間提供了不同的氧化速率及/或不同的蝕刻選擇性。在一個實施例中，第一半導體層402包括矽鍺(Si 1-xGe x)，而第二半導體層404包括矽(Si)。在一個實施例中，第二半導體層404中的每一者為矽，可以是未摻雜的或是實質上不含摻雜物的(即：具有自約0cm -3到約1×10 17cm -3的外質(extrinsic)摻雜物濃度)，其中舉例來說， 在形成第二半導體層404(例如：矽)時，不會刻意進行摻雜。
在多種實施例中，第二半導體層404可被有意地進行摻雜。舉例來說，當GAA FET裝置300被配置為n型(並且以增強型(enhancement mode)操作)時，每個第二半導體層404可為矽，並且被摻雜以諸如硼(B)、鋁(Al)、銦(In)以及鎵(Ga)的p型摻雜物；而當GAA FET裝置300被配置為p型(並且以增強型操作)時，每個第二半導體層404可為矽，並且被摻雜以諸如磷(P)、砷(As)、銻(Sb)的n型摻雜物。在另一個範例中，當GAA FET裝置300被配置為n型(並且以空乏型(depletion mode)操作)時，每個第二半導體層404可為矽，並且改為被摻雜以n型摻雜物；而當GAA FET裝置300被配置為p型(並且以空乏型操作)時，每個第二半導體層404可為矽，並且改為被摻雜以p型摻雜物。在一些實施例中，每個第一半導體層402為Si 1-xGe x，包括小於50％(x＜0.5)之莫爾比的Ge。舉例來說，Ge在莫爾比上可以包括Si 1-xGe x之第一半導體層402的約15％至35％。並且，第一半導體層402中可以包括不同的成分，且第二半導體層404中可以包括不同的成分。
第一半導體層402與第二半導體層404中的任何一者，可包括其他的材料，舉例來說，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體、諸如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP的合金半導體、或其組合。第一半導體層402與第二半導體層404的材料，可以基於提供不同的氧化速率及/或蝕刻選擇性來進行選擇。
第一半導體層402與第二半導體層404可以分別作為毯覆層(blanket layer)自半導體基板302磊晶生長。舉例來說，多個毯覆的第一半導體層402以及多個毯覆的第二半導體層404，可藉由分子束磊晶(molecular beam epitaxy, MBE)製程、諸如金屬有機化學氣相沉積(metal organic CVD, MOCVD)製程的化學氣相沉積製程(chemical vapor deposition, CVD)、及/或其他合適的磊晶生長製程。在磊晶生長期間，半導體基板302的晶體結構向上延伸，帶來具有與半導體基板302相同之晶體方向(crystal orientation)的毯覆之第一半導體層402以及毯覆之第二半導體層404。於半導體基板302上生長毯覆之第一半導體層402以及毯覆之第二半導體層404(作為堆疊)之後，此堆疊可被圖案化以形成鰭片結構(例如：鰭片結構400A-400C以及410A-410C)。
舉例來說，藉由使用微影與蝕刻技術對毯覆之第一半導體層402以及毯覆之第二半導體層404進行圖案化，形成了鰭片結構。舉例來說，遮罩層(可包括複數薄層，例如襯氧化層(pad oxide layer)以及上覆的(overlying)襯氮化層(pad nitride layer))被形成在最頂部半導體層上方。襯氧化層可為包括氧化矽的薄膜，舉例來說，氧化矽使用熱氧化製程形成。襯氧化層可充當最頂部半導體層與上覆之襯氮化層之間的黏著層(adhesion layer)。在一些實施例中，襯氮化層由氮化矽、氮氧化矽、碳氮化矽等或其組合所形成。舉例來說，襯氮化層的形成可以使用低壓化學氣相沉積(low- pressure chemical vapor deposition, LPCVD)或是電漿增強型化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)來進行。
遮罩層可以使用微影技術進行圖案化。一般而言，微影技術利用了光阻(photoresist)材料(未圖示)，光阻材料被沉積、照射(曝光)以及顯影以移除光阻材料的一部分。剩餘的光阻材料自後續的製程(例如：蝕刻)中保護下方的材料，例如此範例中的遮罩層。舉例來說，光阻材料被用於圖案化襯氧化層與襯氮化層以形成圖案化遮罩。
圖案化遮罩可隨後用於圖案化毯覆之第一半導體層402與毯覆之第二半導體層404以及半導體基板302的曝露部分，以形成溝槽(或開口)420、425和430，進而在相鄰的溝槽之間定義鰭片結構400A-400C以及410A-410C。舉例來說，溝槽420可被形成以定義相鄰的鰭片結構400A與400B，及/或400B與400C；溝槽425可被形成以定義相鄰的鰭片結構400C與410C；而溝槽430可被形成以定義相鄰的鰭片結構410A與410B，及/或410B與410C。因此，溝槽420、425以及430之各自的寬度(沿著X方向)，可以分別以第一距離D 1、第三距離D 3以及第二距離D 2來作為特徵。鰭片結構400A-400C以及410A-410C中的每一者，可具有沿著X方向延伸的寬度W C，寬度W C處於約3nm至約100nm的範圍內。在一些實施例中，鰭片結構400A-400C以及410A-410C的形成，藉由蝕刻毯覆之第一半導體層402與毯覆之第二半導體層404以及半導體基板302來進行，舉例來說，蝕刻使用反應式離子蝕刻(reactive ion etch, RIE)、中子束蝕刻(neutral beam etch, NBE)等，或其組合。蝕刻可為非等向性的(anisotropic)。在一些實施例中，溝槽420-430可以是帶狀的(strip)(從俯視圖觀察時)，彼此平行並且緊密地間隔。在一些實施例中，溝槽420-430可以是連續的，並且圍繞對應的鰭片結構。
對應於第2圖的操作206，第5A圖為GAA FET裝置300的截面圖，包含處於多種製造階段之一者的隔離結構502。第5A圖的截面圖是在與GAA FET裝置300之主動/虛擬閘極結構的縱向方向平行的方向上截取的(例如：第1圖中所示的截面B-B)。
由絕緣材料形成的隔離結構502包括一或多個部分，以將相鄰的鰭片結構彼此電性隔離。絕緣材料可為諸如氧化矽的氧化物、氮化物等，或其組合，並且可藉由下列方法形成：高密度電漿化學氣相沉積(high density plasma chemical vapor deposition, HDP-CVD)、流動式CVD(flowable CVD, FCVD) (例如：在遠程電漿系統中沉積基於CVD的材料並進行後固化(post curing)以使其轉化為另一種材料，例如氧化物)等，或其組合。其他的絕緣材料及/或其他的形成製程也是可以使用的。在一個範例中，絕緣材料為藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，便可以執行退火製程。諸如化學機械研磨(chemical mechanical polish, CMP)的平坦化製程可以移除任何多餘的絕緣材料，並且形成共平面(coplanar)之隔離結構502的頂部面與鰭片結構400A- 400C以及410A-410C的頂部表面(未圖示)。用於定義鰭片結構400A-400C以及410A-410C的圖案化遮罩，亦可藉由平坦化製程移除。
在一些實施例中，隔離結構502於隔離結構502的每個部分與半導體基板302之間的界面處包括襯墊(liner)，例如襯墊氧化物(未圖示)。在一些實施例中，襯墊氧化物被形成以減少半導體基板302與隔離結構502之間的界面處的晶體缺陷。相似地，襯墊氧化物亦可被用於減少鰭片結構400A-400C以及410A-410C與隔離結構502之間的界面處的晶體缺陷。襯墊氧化物(例如：氧化矽)可以是透過對半導體基板302之表面層進行熱氧化而形成的熱氧化物，不過同樣可以使用其他合適的方法來形成襯墊氧化物。
接著，隔離結構502被掘入(recess)以形成作為淺溝槽隔離(shallow trench isolation, STI)的隔離結構502，如第5A圖所示。應注意的是，為使說明清晰易懂，隔離結構502在被形成為STI結構後，本文將其稱為STI結構502。隔離結構502被掘入，使得鰭片結構400A-400C以及410A-410C之對應的上方部分，自STI結構502的相鄰部分之間突出。STI結構502的頂部表面可具有平坦的表面(如圖所示)、凸面的表面、凹面的表面(例如：碟壓(dishing))、或其組合。STI結構502的頂部表面可藉由適當的蝕刻而被形成為平坦的、凸面的及/或凹面的。隔離結構502的掘入可以使用可接受的蝕刻製程，例如對隔離結構502的材料具有選擇性的蝕刻製程。舉例來說，可以執行乾式蝕刻或是使用稀氫氟酸(DHF)酸的濕式蝕刻，以掘入隔離結構502。
在多種實施例中，於相鄰的鰭片結構之間，GAA FET裝置300可包括虛擬鰭片結構。舉例來說，在邊緣的鰭片結構400C與410C之間，GAA FET裝置300可包括虛擬鰭片結構，例如虛擬鰭片結構510，如第5B圖、第5C圖以及第5D圖的截面圖分別所示。虛擬鰭片結構510可具有沿著X方向延伸的寬度W D，寬度W D大於鰭片結構400A-400C以及410A-410C的寬度(寬度W C)，並且小於或等於鰭片群組間距離(第三距離D 3)。虛擬鰭片結構510可以被形成為高於、等於或者是低於鰭片結構400A-400C以及410A- 410C。在另一範例中，GAA FET裝置300可進一步包括多個虛擬鰭片結構(未圖示)，每個虛擬鰭片結構被設置在相鄰的非邊緣鰭片結構(例如：鰭片結構400A與400B)之間，或者是被設置在邊緣鰭片結構與非邊緣鰭片結構(例如：鰭片結構400B與400C、鰭片結構410B與410C)之間。包含虛擬鰭片結構510的虛擬鰭片結構，可在隔離結構502的形成之前、同時或是之後形成。
舉例來說，在形成鰭片結構400A-400C以及410A -410C之後並且在形成隔離結構502之前，可藉由圖案化覆蓋鰭片結構的虛擬通道層來形成虛擬鰭片結構510。虛擬通道層可包括介電材料。舉例來說，介電材料可包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽(oxycarbonitride, silicon)、碳氧化矽、或其組合。在另一個範例中，介電材料可包括基於IV族的氧化物或基是於IV族的氮化物，例如氮化鉭、氧化鉭、氧化鉿、或其組合。舉例來說，虛擬通道層的形成可以使用低壓化學氣相沉積(LPCVD)或電漿增強型化學氣相沉積(PECVD)來進行。
在鰭片結構400A-400C以及410A-410C上方沉積虛擬通道層後，可於虛擬通道層上方形成圖案化遮罩(未圖示)來遮蔽虛擬通道層的一些部分，以形成虛擬鰭片結構510。隨後，虛擬通道層之未被遮蔽的部分可被蝕刻，例如使用反應式離子蝕刻(RIE)、中子束蝕刻(NBE)等或其組合進行蝕刻，進而在相鄰的鰭片結構(例如：邊緣的鰭片結構400C與410C)之間定義虛擬鰭片結構510，如第5B圖所示。在一些實施例中，蝕刻可為非等向性的。
虛擬鰭片結構510的形成，亦可與隔離結構502的形成同時進行，或是在隔離結構502的形成之後進行，這將在後續第5C圖至第5D圖的範例中進行討論。作為範例，在形成鰭片結構400A-400C以及410A-410C(第4圖)時，一或多個其他類似的鰭片結構亦可被形成在溝槽425中。隔離結構502的絕緣材料可被沉積在鰭片結構上方，並隨後藉由CMP製程以平坦化絕緣材料以及鰭片結構的頂部表面，此鰭片結構包括鰭片結構400A-400C以及410A- 410C還有形成在溝槽425中的鰭片結構。隨後，形成在溝槽425中之鰭片結構的上方部分可被部分地移除以形成空腔(cavity)。空腔接著被填充以虛擬通道層，並隨後進行另一個CMP製程以形成虛擬鰭片結構510。然後，絕緣材料被掘入以形成STI結構502，如第5C圖所示。使用此方法來形成虛擬鰭片結構510，虛擬鰭片結構510被形成在半導體基板302上，並且虛擬鰭片結構510的底部表面低於隔離結構502的頂部表面，如第5C圖所示。根據絕緣材料被掘入的多寡，虛擬鰭片結構510的底部表面可以高於隔離結構502的頂部表面，同時保持在本揭露的範圍內。
作為另一個範例，在形成鰭片結構400A-400C以及410A-410C(第4圖)之後，隔離結構502的絕緣材料可在經過控制的沉積速率下，被沉積於鰭片結構400A-400C以及410A-410C上方，進而使空腔自發性地(spontaneously)形成溝槽425中。空腔接著被填充以虛擬通道層，並隨後進行另一個CMP製程以形成虛擬鰭片結構510。絕緣材料被掘入以形成STI結構502，如第5D圖所示。使用此方法來形成虛擬鰭片結構510，虛擬鰭片結構510被形成在隔離結構502上，並且虛擬鰭片結構510的底部表面嵌入於對應的隔離結構502中，如第5D圖所示。作為又一個範例，在形成鰭片結構400A-400C以及410A-410C(第4圖)並且於鰭片結構400A- 400C以及410A-410C上方沉積隔離結構502的絕緣材料之後，可在絕緣材料上方形成圖案化遮罩來曝露絕緣材料的一或多個部分，以形成虛擬鰭片結構510(例如：在溝槽425中)。隨後，絕緣材料的一或多個曝露部分可被蝕刻，例如使用反應式離子蝕刻(RIE)、中子束蝕刻(NBE)等或其組合進行蝕刻，進而定義出空腔。這些空腔接著被填充以虛擬通道層，並且隨後進行CMP製程以形成虛擬鰭片結構510，此虛擬鰭片結構510類似於第5D圖的實施例所示。
對應於第2圖的操作208，第6A圖為GAA FET裝置300的俯視圖，包含處於多種製造階段之一者的一或多個虛擬閘極結構600及610；而第6B圖為對應之GAA FET裝置300的截面圖。第6B圖的截面圖是在沿著GAA FET裝置300之主動/虛擬閘極結構的縱向方向的方向上截取的(例如：第1圖中所示的截面B-B)。
如第6A圖所示，虛擬閘極結構600以及610分別被形成在鰭片結構400A-400C以及410A-410C上方，其中鰭片結構400A-400C以第一距離D 1彼此分隔，鰭片結構410A-410C以第二距離D 2彼此分隔，並且鰭片群組400與410(例如：它們各自的邊緣之鰭片結構400C與410C)以第三距離D 3彼此分隔。虛擬閘極結構600以及610可各自沿著一橫向方向(例如：X方向)延伸，此橫向方向垂直於鰭片結構所延伸的橫向方向。在多種實施例中，虛擬閘極結構600以及610可被放置在隨後將形成對應之主動(例如：金屬)閘極結構的地方。舉例來說，於第6A圖中，虛擬閘極結構600被放置在鰭片結構400A-400C中的每一者的對應部分上方；而虛擬閘極結構610被放置在鰭片結構410A-410C中的每一者的對應部分上方。鰭片結構的這種重疊部分將在隨後形成為導電通道，導電通道包括第二半導體層404的一些部分，並且虛擬閘極結構600-610中的每一者被以主動閘極結構所取代，以包裹環繞第二半導體層404的每個部分。
在一些實施例中，虛擬閘極結構600-610各自包括虛擬閘極介電質以及虛擬閘極。為使說明清晰易懂，虛擬閘極介電質以及虛擬閘極在本揭露的圖式中被顯示為單一構件。為了形成虛擬閘極結構600-610，介電層被形成在鰭片結構400A-400C以及410A-410C上。舉例來說，介電層可為氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、其多層等，並且可以被沉積或是熱生長。閘極層被形成在介電層上方，且遮罩層被形成於閘極層上方。閘極層可被沉積在介電層上方，並接著被平坦化，例如藉由CMP進行平坦化。遮罩層可被沉積在閘極層上方。舉例來說，閘極層可由多晶矽形成，然而其他材料也是可以使用的。舉例來說，遮罩層可由氮化矽等形成。在形成複數薄層(例如：介電層、閘極層以及遮罩層)之後，可使用合適的微影與蝕刻技術將遮罩層圖案化以形成遮罩。接著，可藉由合適的蝕刻技術將遮罩的圖案轉移至閘極層以及介電層，以形成虛擬閘極結構600-610。
參照第6B圖，虛擬閘極結構600-610分別被形成在鰭片結構400A-400C以及410A-410C上方，並且與STI結構502直接接觸。應理解的是，GAA FET裝置300可包括以其他配置形成的虛擬閘極結構，同時保持在本揭露的範圍內。舉例來說，在相鄰的鰭片結構之間(沿著X方向)，可以形成包覆層(cladding layer)(類似於第一半導體層402)以及虛擬鰭片結構(由高k值介電層覆蓋或保護)，以產生由鰭片結構、包覆層與虛擬鰭片結構所共享之實質上平坦的頂部表面。如同本文所使用的，用語「實質上平坦的」是指當結構與平面的偏差處於本技術領域已知之半導體製程方法中固有的統計原子層級(statistical atomic level)變化範圍之內時的結構。於此等實施例中，虛擬閘極結構600-610可被形成在如此之實質上平坦的頂部表面上方，並且還有蝕刻停止層設置於其間。蝕刻停止層可包括氧化矽。蝕刻停止層可藉由沉積製程形成，例如化學氣相沉積(CVD)(例如：電漿增強型化學氣相沉積(PECVD)、高深寬比製程(high aspect ratio process, HARP)、或其組合)製程、原子層沉積(atomic layer deposition, ALD)製程、另一個適用的製程、或其組合。
虛擬閘極結構600以及610能夠以多種配置形成，這將在下文中參照第6A圖以及第6B圖至第6F圖進行討論。再次參照第6A圖，虛擬閘極結構600以及610沿著X方向對準，並且沿著Y方向具有各自的寬度。舉例來說，虛擬閘極結構600具有寬度W 1，而虛擬閘極結構610具有寬度W 2。寬度W 1與W 2之每一者的範圍，可自約1nm至約500nm。在第6A圖所示的範例中，寬度W 1約等於寬度W 2。對齊的虛擬閘極結構600與610可以具有不同的寬度。舉例來說，寬度W 1可以不同於寬度W 2，如第6C圖所示。虛擬閘極結構600與610可以沿著Y方向彼此偏移(或間隔)一段距離，如第6D圖的距離S G所示。此距離的範圍可自約1nm至約500nm。在一些實施例中，虛擬閘極結構600與610可被整體地(integrally)形成為單一構件(在下文中稱為「單一虛擬閘極結構600/610」或是「連續虛擬閘極結構600/610」)，如第6E圖所示。如上所述，虛擬鰭片結構510可被形成在鰭片群組之間。單一虛擬閘極結構600/610可以覆蓋形成於兩個鰭片群組之間的這種虛擬鰭片結構，其中虛擬鰭片結構如第6E圖中的虛線所示。在一些實施例中，邊緣的鰭片結構400C及410C可被形成為兩個鰭片群組之間的單一邊緣鰭片結構，如第6F圖所示。如此一來，第三距離D 3可以不復存在。
對應於第2圖的操作210，第7A圖為GAA FET裝置300的俯視圖，其中鰭片結構400A-400C以及410A-410C中的每一者未被虛擬閘極結構600或610所覆蓋的對應部分，在多種製造階段之一者中被移除。第7B圖、第7C圖及第7D圖為對應之GAA FET裝置300的截面圖。第7B圖的截面圖是在平行於GAA FET裝置300之主動/虛擬閘極結構的縱向方向的方向上截取的(例如：第1圖中所示的截面C-C)；第7C圖的截面圖是在沿著GAA FET裝置300之非邊緣鰭片結構的縱向方向的方向上截取的(例如：第1圖中所示的截面A-A)；而第7D圖的截面圖是在沿著GAA FET裝置300之邊緣鰭片結構的縱向方向的方向上截取的(例如：第1圖中所示的截面A-A)。作為代表性的範例，第7C圖是沿著鰭片結構400B的縱向方向截取的；而第7D圖則是沿著鰭片結構400C的縱向方向截取的。
虛擬閘極結構600-610可用作遮罩以蝕刻鰭片結構400A-400C以及410A-410C的未覆蓋部分，這使得鰭片結構400A-400C以及410A-410C中的每一者，均包括交替地堆疊在彼此頂部上之第一半導體層402與第二半導體層404的剩餘部分。鰭片結構400A-400C以及410A-410C之被蝕刻(移除)的部分在第7B圖中以虛線顯示。當鰭片結構400A-400C以及410A-410C的中間表面與隔離結構502的頂部表面約略等高時，此蝕刻操作可以停止。在第7B圖所示的範例中，鰭片結構之經過蝕刻的中間表面，與STI結構502的頂部表面共享平坦的表面。應理解的是，在一些實施例中，每個鰭片結構之經過蝕刻的中間表面，可以相對於STI結構502的頂部表面被掘入(例如：朝半導體基板302向內彎曲)。
第7C圖及第7D圖分別顯示了GAA FET裝置300之橫切鰭片結構400B及400C的截面圖。沿著Z方向，鰭片結構400B可具有新形成的側壁，此側壁與虛擬閘極結構600的側壁對準，其中虛擬閘極結構600可進一步包括設置於其兩側上的閘極間隔物602；而鰭片結構400C可具有新形成的側壁，此側壁同樣與虛擬閘極結構600的側壁對準。儘管並未顯示於第7A圖的俯視圖中，但應理解的是，一或多個虛擬閘極結構(與虛擬閘極結構600及610平行)可被形成，以覆蓋鰭片結構400A-400C及/或410A-410C。舉例來說，每個鰭片結構可被彼此平行的複數虛擬閘極結構所覆蓋。每個虛擬閘極結構可作為遮罩，以蝕刻鰭片結構的未覆蓋部分。如此一來，可以形成溝槽。溝槽被夾設於每個鰭片結構之對應的不同剩餘部分之間。
舉例來說，在第7C圖中，溝槽701被形成在虛擬閘極結構600的側面上(以及在被虛擬閘極結構600所覆蓋之鰭片結構400B的剩餘部分的側面上)。每個溝槽701被夾設於鰭片結構400B之被虛擬閘極結構600所覆蓋的剩餘部分與鰭片結構400B之被另一個虛擬閘極結構所覆蓋的剩餘部分(以虛線顯示)之間。舉例來說，在第7D圖中，溝槽711被形成在虛擬閘極結構600的側面上(以及在被虛擬閘極結構600所覆蓋之鰭片結構400C的剩餘部分的側面上)。個溝槽711被夾設於鰭片結構400C之被虛擬閘極結構600所覆蓋的剩餘部分與鰭片結構400C之被另一個虛擬閘極結構所覆蓋的剩餘部分(以虛線顯示)之間。
在形成溝槽(例如：溝槽701、711)之後，沿著第一半導體層402之對應的被蝕刻末端形成內部間隔物。如第7C圖所示，內部間隔物700沿著鰭片結構400B之剩餘部分中的每個第一半導體層402之對應的被蝕刻末端延伸；並且如第7D圖所示，內部間隔物710沿著鰭片結構400C之剩餘部分中的每個第一半導體層402之對應的被蝕刻末端延伸。
為了形成內部間隔物700以及710，首先可以移除每個第一半導體層402之對應的末端部分。可以使用「回拉(pull- back)」製程來移除(例如：蝕刻)第一半導體層402的末端部分，以將第一半導體層402回拉一初始回拉距離。在第二半導體層404包括Si並且第一半導體層402包括Si 1-xGe x的範例中，回拉製程可以包括氯化氫(HCl)氣體等向性蝕刻製程，其蝕刻SiGe同時不會侵害到Si。如此一來，包括Si的第二半導體層404在此製程期間可以保持完整。
接下來，可以沿著每個第一半導體層402之被蝕刻的末端形成內部間隔物700及710。因此，內部間隔物700及710(例如：它們各自的內部側壁)可以遵循第一半導體層402之被蝕刻末端的輪廓。在一些實施例中，內部間隔物700及710可藉由下列方法被順應性地(conformally)形成：化學氣相沉積(CVD)，或是緊接著進行間隔物RIE之氮的單層摻雜(monolayer doping, MLD)。內部間隔物700及710的沉積可以使用例如順應性沉積製程，並隨後進行等向性或非等向性回蝕刻，以移除鰭片結構(例如：第7C圖至第7D圖所示的鰭片結構400B、400C)之每個剩餘部分的側壁上還有半導體基板302之表面上的多餘間隔物材料。舉例來說，內部間隔物700及710可由下列材料形成：氮化矽、碳氮化矽硼(silicoboron carbonitride)、碳氮化矽、氮氧化矽碳(silicon carbon oxynitride)、或是適合用於形成電晶體之絕緣閘極側壁間隔物的任何其他類型的介電材料(例如：具有小於約5之介電常數k的介電材料)。
對應於第2圖的操作212，第8A圖為GAA FET裝置300的俯視圖，處於多種製造階段的一者中，包括分別形成在鰭片結構400A、400B、400C、410A、410B以及410C中的源極/汲極結構800A、800B、800C、810A、810B以及810C。第8B圖、第8C圖及第8D圖為對應之GAA FET裝置300的截面圖。第8B圖的截面圖是在平行於GAA FET裝置300之主動/虛擬閘極結構的縱向方向的方向上截取的(例如：第1圖中所示的截面C-C)；第8C圖的截面圖是在沿著GAA FET裝置300之非邊緣鰭片結構的縱向方向的方向上截取的(例如：第1圖中所示的截面A-A)；而第8D圖的截面圖是在沿著GAA FET裝置300之邊緣鰭片結構的縱向方向的方向上截取的(例如：第1圖中所示的截面A-A)。作為代表性的範例，第8C圖是沿著鰭片結構400B的縱向方向截取的；而第8D圖則是沿著鰭片結構400C的縱向方向截取的。
源極/汲極結構800A-800C以及810A-810C，可以使用磊晶層生長製程分別形成在鰭片結構400A-400C以及410A- 410C中之每個第二半導體層404的曝露末端(側壁)上。在一些實施例中，源極/汲極結構800A-800C以及810A-810C的底部表面，可以與STI結構502的頂部表面等高，如第8B圖所示。在一些其他實施例中，源極/汲極結構800A-800C以及810A-810C的底部表面，可以低於STI結構502的頂部表面。相鄰之鰭片結構中的源極/汲極結構(例如：源極/汲極結構800A與800B、810A與810B)可以彼此合併(merge)。另一方面，在一些實施例中，源極/汲極結構800A- 800C以及810A-810C的頂部表面，可以高於鰭片結構400A-400C以及410A-410C中之最頂部第二半導體層404的頂部表面，舉例來說，如第8C圖以及第8D圖所示。在一些實施例中，源極/汲極結構800A-800C以及810A-810C的頂部表面，可以與最頂部第二半導體層404的頂部表面等高，或者是低於最頂部第二半導體層404的頂部表面。
源極/汲極結構800A-800C以及810A-810C電性耦接至鰭片結構400A-400C以及410A-410C之對應的第二半導體層404。如此一來，鰭片結構400A-400C以及410A-410C中之每一者的第二半導體層404，可以共同作為GAA電晶體的「主動」通道，主動通道傳導在其對應之源極/汲極結構之間流動的電流。然而，應注意的是，在此製造階段，那些主動GAA電晶體尚未完成。根據多種實施例，邊緣之鰭片結構400C與410C的第二半導體層404在稍後可被對應的介電溝槽所取代，而非邊緣的鰭片結構400A-400B以及410A-410B的第二半導體層404則會保留。如此一來，源極/汲極結構800C與810C可耦接至此等介電溝槽，這可以使得對應邊緣之鰭片結構400C與410C的那些GAA電晶體成為「不活動的」。在一些實施例中，不活動的GAA電晶體可以不傳導電流。
可以施用原位摻雜(in-situ doping, ISD)以形成經過摻雜的源極/汲極結構800A-800C以及810A-810C，進而產生用於GAA電晶體的接面(junction)。n型及p型FET是藉由將不同類型的摻雜物佈植到裝置的選定區域(例如：源極/汲極結構800A- 800C以及810A-810C)以形成接面而形成的。n型裝置可藉由佈植砷(As)或磷(P)來形成，而p型裝置可藉由佈植硼(B)來形成。
對應於第2圖的操作214，第9A圖為GAA FET裝置300的俯視圖，處於多種製造階段的一者中，包括層間介電質(ILD) 902。第9B圖、第9C圖及第9D圖為對應之GAA FET裝置300的截面圖。第9B圖的截面圖是在沿著GAA FET裝置300之主動/虛擬閘極結構的縱向方向的方向上截取的(例如：第1圖中所示的截面B-B)；第9C圖的截面圖是在沿著GAA FET裝置300之非邊緣鰭片結構的縱向方向的方向上截取的(例如：第1圖中所示的截面A-A)；而第9D圖的截面圖是在沿著GAA FET裝置300之邊緣鰭片結構的縱向方向的方向上截取的(例如：第1圖中所示的截面A-A)。作為代表性的範例，第9C圖是沿著鰭片結構400B的縱向方向截取的；而第9D圖則是沿著鰭片結構400C的縱向方向截取的。
在形成源極/汲極結構800A-800C以及810A- 810C之後，可藉由下列方式形成層間介電質902：以塊材的形式在工作件上方沉積介電材料，並研磨(例如：使用CMP)塊材氧化物使其回到虛擬閘極結構600及610的高度，如第9B圖至第9D圖所示。具體來說，層間介電質902可以覆蓋形成於非邊緣與邊緣鰭片結構中的源極/汲極結構(例如：見第11C圖至第11D圖)。層間介電質902的介電材料包括氧化矽、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼矽酸鹽玻璃(borosilicate glass, BSG)、硼摻雜之磷矽酸鹽玻璃(boron-doped phosphosilicate glass, BPSG)、未摻雜之矽酸鹽玻璃(undoped silicate glass, USG)、或其組合。
對應於第2圖的操作216，第10A圖為GAA FET裝置300的俯視圖，處於多種製造階段的一者中，包括溝槽1000以及1100。第10B圖、第10C圖及第10D圖為對應之GAA FET裝置300的截面圖。第10B圖的截面圖是在沿著GAA FET裝置300之主動/虛擬閘極結構的縱向方向的方向上截取的(例如：第1圖中所示的截面B-B)；第10C圖的截面圖是在沿著GAA FET裝置300之非邊緣鰭片結構的縱向方向的方向上截取的(例如：第1圖中所示的截面A- A)；而第10D圖的截面圖是在沿著GAA FET裝置300之邊緣鰭片結構的縱向方向的方向上截取的(例如：第1圖中所示的截面A-A)。作為代表性的範例，第10C圖是沿著鰭片結構400B的縱向方向截取的；而第10D圖則是沿著鰭片結構400C的縱向方向截取的。
為了形成溝槽1000，邊緣之鰭片結構400C的一部分以及設置於其上之虛擬閘極結構600的一部分被移除(例如：蝕刻)。相似地，為了形成溝槽1100，邊緣之鰭片結構410C的一部分以及設置於其上之虛擬閘極結構610的一部分被移除(例如：蝕刻)。溝槽1000以及1100可被同時形成。具體來說，虛擬閘極結構600及610的一些部分可首先被移除，以曝露邊緣的鰭片結構400C及410C(例如：對應的剩餘部分)，且接著邊緣之鰭片結構400C的第一半導體層402與第二半導體層404以及邊緣之鰭片結構410C的第一半導體層402與第二半導體層404被移除。虛擬閘極結構以及邊緣鰭片結構的蝕刻，可包括反應式離子蝕刻(RIE)、中子束蝕刻(NBE)等，或其組合。蝕刻可以是非等向性的。
如第10B圖的截面圖所示，除了移除邊緣之鰭片結構400C及410C的第一半導體層402與第二半導體層404(還有虛擬閘極結構600及610分別設置於其上的部分)之外，邊緣的鰭片結構400C及410C之位於STI結構502的頂部表面下方的一些部分同樣可被移除。如此一來，溝槽1000及1100的上方部分，可具有沿著X方向延伸的寬度W T，而溝槽1000及1100的下方部分，則可具有沿著X方向延伸並且等於鰭片結構之寬度(寬度W C)的寬度。寬度W T可處於約5nm至約120nm的範圍內。再次參照第10A圖，寬度W T可以大於鰭片結構的寬度(寬度W C)，且它的任何側面(例如：內部側壁)都沒有沿著Y方向對準邊緣鰭片結構(或是形成於其中的源極/汲極結構)的側面。在一些其他實施例中，寬度W T可以等於寬度W C。在又一些實施例中，儘管寬度WT仍舊大於寬度W C，但溝槽1000或1010的一側可以沿著Y方向對準邊緣鰭片結構(或是形成於其中的源極/汲極結構)的側面。
在一些實施例中，溝槽1000/1100能夠以一個特定的深度d 1延伸至半導體基板302之中，如第10D圖所示。深度d 1可以從源極/汲極結構(例如：源極/汲極結構800C)的底部表面到溝槽1000/1010的底部表面進行量測。再次參照第10B圖，在一些其他實施例中，溝槽1000/1010可以延伸到半導體基板302之中，以具有低於STI結構502之底部表面的底部表面。或者說，深度d 1可以大於STI結構502的高度。
如同在第10D圖的截面圖中更好地理解一般，在移除虛擬閘極結構600的一部分(以及虛擬閘極結構610的一部分)的同時，閘極間隔物602可以作為遮罩，此遮罩可以在形成溝槽1000之後保留下來。在移除邊緣之鰭片結構400C(以及邊緣之鰭片結構410C)中的第一半導體層402與第二半導體層404的同時，內部間隔物710以及每個第二半導體層404之與內部間隔物710垂直對準的末端部分同樣可以保留下來。
在一些實施例中，溝槽1000可以具有沿著Y方向延伸的寬度，此寬度約略等於虛擬閘極結構600的寬度(寬度W l)，如第10D圖所示。相似地，溝槽1100可以具有沿著Y方向延伸的寬度，此寬度約略等於虛擬閘極結構610的寬度(寬度W 2)。在一些其他實施例中，於形成溝槽1000/1010時，閘極間隔物的一些部分以及層間介電層902的一些部分可被蝕刻，使得溝槽可以沿著Y方向具有多種寬度，舉例來說，如第10E圖所示。舉例來說，閘極間隔物602的上方角落部分以及層間介電質902的上方角落部分可被蝕刻。因此，溝槽1000可以具有錐形的部分，此部分具有沿著Y方向變化的寬度，並且從寬度W 3變為寬度W 1。溝槽1000的錐形部分能夠以深度d 2朝向半導體基板302延伸。
形成在邊緣鰭片結構中的溝槽可以沿著邊緣鰭片結構重複。舉例來說，如第10F圖所示，多個溝槽1000可被形成在邊緣的鰭片結構400C中。每個溝槽1000可以藉由對應的源極/汲極結構800C彼此間隔。替代性地或是附加地，在沿著相同的鰭片結構形成複數溝槽時，閘極間隔物602的上方部分以及層間介電質902的上方部分可以被蝕刻，如第10G圖所示。閘極間隔物602以及層間介電質902的每個被蝕刻部分，可以分別以深度d 3以及d 4朝向半導體基板302延伸。深度d 3及d 4之每一者的範圍，可以自約0nm至約50nm。
第11A圖、第11B圖、第11C圖、第11D圖、第11E圖、第11F圖及第11G圖根據多種實施例，分別顯示了取代GAA FET裝置300之邊緣鰭片結構的對應部分的溝槽的多種其他範例。首先參照第11A圖，GAA FET裝置300包括分別取代了邊緣之鰭片結構400C及410C的對應部分(例如：第一半導體層402與第二半導體層404)的溝槽1100及1104。溝槽1100被形成在層間介電質902之一側上的虛擬閘極結構600的剩餘部分與虛擬鰭片結構1102之間；而溝槽1104被形成在層間介電質902之另一側上的虛擬閘極結構610的剩餘部分與虛擬鰭片結構1106之間。形成虛擬鰭片結構1102與1106的操作，可類似於形成虛擬鰭片結構510(如同參照第5B圖至第5D圖所述)。舉例來說，可在形成虛擬閘極結構600及610之前形成虛擬鰭片結構1102及1106。藉由在邊緣鰭片結構與非邊緣鰭片結構之間形成如此的虛擬鰭片結構，於蝕刻邊緣鰭片結構時，非邊緣鰭片結構可以進一步地被虛擬鰭片結構所保護。
參照第11B圖，GAA FET裝置300包括分別取代了邊緣之鰭片結構400C及410C的對應部分(例如：第一半導體層402與第二半導體層404)的溝槽1108及1112。溝槽1108被形成在層間介電質902之一側上的虛擬閘極結構600的剩餘部分與介電結構1110之間；而溝槽1112被形成在層間介電質902之另一側上的虛擬閘極結構610的剩餘部分與介電結構1114之間。可在形成虛擬閘極結構600及610之後形成介電結構1110及1114。舉例來說，在形成虛擬閘極結構600及610時，虛擬閘極結構600之設置於邊緣的鰭片結構400C與非邊緣的鰭片結構400B之間的一部分，還有虛擬閘極結構610之設置於邊緣的鰭片結構410C與非邊緣的鰭片結構410B之間的一部分，可被同時移除，並接著以介電材料填充。藉由在邊緣鰭片結構與非邊緣鰭片結構之間形成如此的介電結構，於蝕刻邊緣鰭片結構時，非邊緣鰭片結構可以進一步地被介電結構所保護。
參照第11C圖，虛擬閘極結構600及610可被整體地形成為單一構件，例如第6E圖的單一虛擬閘極結構600/610。進一步地，在形成單一虛擬閘極結構600/610之前，可在邊緣的鰭片結構400C與410C之間形成虛擬鰭片結構。於此等實施例中，GAA FET裝置300可以包括溝槽1116及1120。溝槽1116及1120的形成，類似於前文所述之溝槽的形成。因此，此處不再重複溝槽1116及1120的形成。然而，應注意的是，溝槽1116及1120中之每一者的側面(內部側壁)，是由虛擬鰭片結構510與經過蝕刻的單一虛擬閘極結構600/610所定義。舉例來說，溝槽1116的內部側壁，分別由單一虛擬閘極結構600/610的其中一個內部側壁以及虛擬鰭片結構510的其中一個側壁所定義。相似地，溝槽1120的內部側壁，分別由單一虛擬閘極結構600/610的另一個內部側壁以及虛擬鰭片結構510的另一個側壁所定義。
在一些其他實施例中，溝槽1116及1120中之每一者的內部側壁，可由兩個相鄰之虛擬鰭片結構的對應側壁所定義，如第11D圖所示。舉例來說，溝槽1116的內部側壁，分別由虛擬鰭片結構1126的其中一個側壁以及虛擬鰭片結構510的其中一個側壁所定義。相似地，溝槽1120的內部側壁，分別由虛擬鰭片結構1130的其中一個側壁以及虛擬鰭片結構510的其中一個側壁所定義。可在形成單一虛擬閘極結構600/610之前形成虛擬鰭片結構1126及1130。藉由在邊緣鰭片結構與非邊緣鰭片結構之間形成如此的虛擬鰭片結構，於蝕刻邊緣鰭片結構時，非邊緣鰭片結構可以進一步地被虛擬鰭片結構所保護。
參照第11E圖，GAA FET裝置300包括溝槽1132以及1136，它們的形成類似於前文所述的溝槽。然而，應理解的是，溝槽1132被形成於單一虛擬閘極結構600/610的第一剩餘部分與介電結構1138之間；而溝槽1136則是形成於單一虛擬閘極結構600/610的第二剩餘部分與介電結構1138之間。可在形成單一虛擬閘極結構600/610之後並且在蝕刻邊緣的鰭片結構400C及410C之前，形成介電結構1138。舉例來說，在形成單一虛擬閘極結構600/610之後，單一虛擬閘極結構600/610之設置於邊緣的鰭片結構400C與邊緣的鰭片結構410C之間的一部分被移除，並接著以介電材料填充。因此，溝槽1132的內部側壁，分別由單一虛擬閘極結構600/610的其中一個內部側壁以及介電結構1138的其中一個側壁所定義。相似地，溝槽1136的內部側壁，分別由單一虛擬閘極結構600/610的另一個內部側壁以及介電結構1138的另一個側壁所定義。
在一些其他實施例中，溝槽1132及1136中之每一者的內部側壁，可以由對應之虛擬鰭片結構的側壁與介電結構1138的其中一個側壁定義，如第11F圖所示。舉例來說，溝槽1132的內部側壁，分別由虛擬鰭片結構1140的其中一個側壁以及介電結構1138的其中一個側壁所定義。相似地，溝槽1136的內部側壁，分別由虛擬鰭片結構1144的其中一個側壁以及介電結構1138的另一個側壁所定義。可在形成單一虛擬閘極結構600/610之前形成虛擬鰭片結構1140及1144。藉由在邊緣鰭片結構與非邊緣鰭片結構之間形成如此的虛擬鰭片結構，於蝕刻邊緣鰭片結構時，非邊緣鰭片結構可以進一步地被虛擬鰭片結構所保護。
在一些其他實施例中，溝槽1132及1136中之每一者的內部側壁，可以由對應之介電結構的側壁以及介電結構1138的其中一個側壁定義，如第11G圖所示。舉例來說，溝槽1132的內部側壁，分別由介電結構1148的其中一個側壁以及介電結構1138的其中一個側壁所定義。相似地，溝槽1136的內部側壁，分別由介電結構1152的其中一個側壁以及介電結構1138的另一個側壁所定義。可在形成單一虛擬閘極結構600/610之後形成介電結構1148及1152。舉例來說，在形成單一虛擬閘極結構600/610時，單一虛擬閘極結構600/610之設置於邊緣的鰭片結構400C與非邊緣的鰭片結構400B之間的一部分以及單一虛擬閘極結構600/610之設置於邊緣的鰭片結構410C與非邊緣的鰭片結構410B之間的一部分，可被同時移除，並接著填充以介電材料。在一些實施例中，可以同時形成介電結構1138、1148以及1152。藉由在邊緣鰭片結構與非邊緣鰭片結構之間形成如此的介電結構，於蝕刻邊緣鰭片結構時，非邊緣鰭片結構可以進一步地被介電結構所保護。
替代性地或是附加地，當形成移除了邊緣鰭片結構的溝槽時，每個溝槽可被形成為具有錐形部分，並且具有變化的寬度。參照第12圖，其中溝槽1000及1010分別被形成在虛擬閘極結構600的剩餘部分與虛擬閘極結構610的剩餘部分之間(類似於第10B圖)，溝槽1000及1010中的每一者具有錐形的部分，錐形部分具有自寬度W T’變為寬度W T之變化的寬度，並且以深度d 5朝向半導體基板302延伸。深度d 5的範圍可自約0nm至約50nm。應理解的是，第12圖所顯示的是代表性的範例，展示了溝槽(藉由蝕刻邊緣鰭片結構形成)可以各自具有沿著X方向的錐形部分。在這樣的範例中，溝槽1000的錐形部分可具有存在於虛擬閘極結構600之第一剩餘部分的上方角落部分處的一側，以及具有存在於虛擬閘極結構600之第二剩餘部分的上方角落部分處的另一側，其中第二剩餘部分沿著層間介電質902的側壁延伸。在虛擬鰭片結構被形成於邊緣與非邊緣鰭片結構之間(例如：第11A圖)的另一個範例中，溝槽1100可具有存在於虛擬鰭片結構1102之上方角落部分處的一側，以及具有存在於虛擬閘極結構600之剩餘部分的上方角落部分處的另一側，其中剩餘部分沿著層間介電質902的側壁延伸。在虛擬閘極結構600沒有沿著層間介電質902的側壁保留下來的上述範例中，溝槽1100可具有存在於虛擬鰭片結構1102之上方角落部分處的一側，以及具有存在於層間介電質902的上方角落部分處的另一側。
對應於第2圖的操作218，第13A圖為GAA FET裝置300的俯視圖，處於多種製造階段的一者中，包括介電溝槽1300以及1310。第13B圖、第13C圖及第13D圖為對應之GAA FET裝置300的截面圖。第13B圖的截面圖是在沿著GAA FET裝置300之主動/虛擬閘極結構的縱向方向的方向上截取的(例如：第1圖中所示的截面B-B)；第13C圖的截面圖是在沿著GAA FET裝置300之非邊緣鰭片結構的縱向方向的方向上截取的(例如：第1圖中所示的截面A-A)；而第13D圖的截面圖是在沿著GAA FET裝置300之邊緣鰭片結構的縱向方向的方向上截取的(例如：第1圖中所示的截面A-A)。作為代表性的範例，第13C圖是沿著鰭片結構400B的縱向方向截取的；而第13D圖則是沿著鰭片結構400C的縱向方向截取的。
如同前文所討論的，溝槽(藉由蝕刻邊緣鰭片結構形成)在多種實施例中可以經過配置。為使說明清晰易懂，下文中包括了使用介電材料填充溝槽以形成介電溝槽的討論，將會聚焦在溝槽1000以及1010上，如同參照第10B圖所討論的。任何其他的溝槽(例如：第11A圖中的溝槽1100及1104、第11B圖中的溝槽1108及1112、第11C圖至第11D圖中的溝槽1116及1120、第11E圖至第11G圖中的溝槽1132及1136、第12圖中的溝槽1000及1010)，同樣可以使用類似的介電材料進行填充以形成介電溝槽，如同本文所述。
介電溝槽1300及1310可分別藉由以介電材料填充溝槽1000及1010來形成。介電材料可包括一或多種矽基介電材料，舉例來說，例如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、其多層或是其組合，並且可以進行沉積。在一些其他實施例中，介電材料可包括一或多種基於金屬的材料，舉例來說，例如鈷、鎢、氧化鉿、氧化鋁或其組合，並且可以進行沉積。
在一些實施例中，介電溝槽1300及1310可分別繼承溝槽1000及1010的尺寸與輪廓。舉例來說，介電溝槽1300/1310可包括具有沿著X方向延伸之第一寬度的上方部分，第一寬度約等於寬度W T，以及具有沿著X方向延伸之第二寬度的下方部分，第二寬度約等於寬度W C。如第13A圖至第13B圖所示，寬度W T大於寬度W C。然而，寬度W C可以等於寬度W T，並且同時保持在本揭露的範圍內。在第13D圖的另一個範例中，介電溝槽1300可以具有沿著Y方向延伸的寬度，此寬度約等於寬度W 1。儘管並未顯示，但應理解的是，介電溝槽1310可以具有沿著Y方向延伸的寬度，此寬度約等於寬度W 2。
藉由形成如此的介電溝槽1300及1310，邊緣鰭片結構(例如：鰭片結構400C、410C)可以變成不活動的，同時非邊緣鰭片結構(例如：鰭片結構400A-400B、410A-410B)則可以保持耦接到對應的源極/汲極結構(即：保持在活動的狀態)。如第13C圖所示，共同作為通道之非邊緣的鰭片結構400B的第二半導體層404，耦接到源極/汲極結構800B。通道可以傳導自源極/汲極結構800B中的一者流向另一者的電流。如第13D圖所示，儘管保留了源極/汲極結構800C，但邊緣之鰭片結構400B的第二半導體層404(連同第一半導體層402)被介電溝槽1300所取代。如此一來，沒有電流可以從源極/汲極結構800C中的一者流向另一者。透過使不活動的邊緣鰭片結構相鄰於保持活動的非邊緣鰭片結構，非邊緣鰭片結構可以經歷較少的孤立-密集負載效應。如此一來，得以精準地定義虛擬閘極結構的輪廓。進一步地，藉由「延遲」使邊緣鰭片結構不活動的時機，虛擬閘極結構的輪廓可以得到更好的保留。因此，得以更好地形成將會繼承虛擬閘極結構輪廓的金屬閘極結構。因此，GAA FET裝置300的整體性能能夠顯著地增強。
對應於第2圖的操作220，第14A圖為GAA FET裝置300的俯視圖，處於多種製造階段的一者中，包括主動閘極結構1400以及1410。第14B圖、第14C圖及第14D圖為對應之GAA FET裝置300的截面圖。第14B圖的截面圖是在沿著GAA FET裝置300之主動/虛擬閘極結構的縱向方向的方向上截取的(例如：第1圖中所示的截面B-B)；第14C圖的截面圖是在沿著GAA FET裝置300之非邊緣鰭片結構的縱向方向的方向上截取的(例如：第1圖中所示的截面A-A)；而第14D圖的截面圖是在沿著GAA FET裝置300之邊緣鰭片結構的縱向方向的方向上截取的(例如：第1圖中所示的截面A-A)。作為代表性的範例，第14C圖是沿著鰭片結構400B的縱向方向截取的；而第14D圖則是沿著鰭片結構400C的縱向方向截取的。
為了形成主動閘極結構1400及1410，可以分別地或者是同時地移除虛擬閘極結構600-610以及邊緣和非邊緣鰭片結構的第一半導體層402，並同時留下實質上完整的第二半導體層404。在移除虛擬閘極結構600-610之後，閘極溝槽可被形成，閘極溝槽曝露了面向X方向之每個第二半導體層404的對應側壁。在移除了第一半導體層402以進一步延伸閘極溝槽之後，每個第二半導體層404之對應的底部表面及/或頂部表面可被曝露。作為結果，可以曝露出每個第二半導體層404的整個圓周(circumference)。接著，形成主動閘極結構1400及1410以環繞每個第二半導體層404。
在一些實施例中，主動閘極結構1400及1410中的每一者，包括閘極介電質以及閘極金屬。閘極介電質可以包裹環繞每個第二半導體層404，例如包裹環繞頂部與底部表面以及面向X方向的側壁。閘極介電質可由不同的高k值介電材料或相似的高k值介電材料形成。範例性的高k值介電材料包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合的金屬氧化物或者是矽酸鹽。閘極介電質可包括多個高k值介電材料的堆疊。閘極介電質的沉積可以使用任何合適的方法，舉例來說，包括分子束沉積(molecular beam deposition, MBD)、原子層沉積(ALD)、PECVD等。在一些實施例中，閘極介電質能夠可選地包括非常薄的氧化物(例如：SiO x)層，此氧化物層可為形成在每個第二半導體層404之表面上的原生氧化物層。
閘極金屬可以包裹環繞每個第二半導體層404，同時具有設置於它們之間的閘極介電質。具體來說，閘極金屬可包括沿著Z方向彼此鄰接的多個閘極金屬部分。每個閘極金屬部分不僅是可以沿著水平平面(例如：由X方向與Y方向所展開的平面)延伸，而且還可以沿著著垂直方向(例如：Z方向)延伸。如此一來，閘極金屬部分中相鄰的兩者可以毗鄰在一起，以包裹環繞第二半導體層404中對應的一者，同時具有設置於它們之間的閘極介電質。
閘極金屬可包括複數金屬材料的堆疊。舉例來說，閘極金屬可為p型功函數層、n型功函數層、其多層或是其組合。功函數層亦可被稱為功函數金屬。範例性的p型功函數金屬可以包括TiN、TaN、Ru、Mo、Al、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、WN、其他合適的p型功函數材料、或其組合。範例性的n型功函數金屬可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料、或其組合。功函數值與功函數層的材料成分有關，且因此，功函數層的材料經過選擇以調整其功函數值，進而在將形成的裝置中達到目標的臨界電壓V t。功函數層的沉積可藉由CVD、物理氣相沉積(physical vapor deposition, PVD)、ALD及/或其他合適的製程來進行。
在本揭露的一個態樣中，揭露了一種半導體裝置。上述半導體裝置包括第一鰭片結構，第一鰭片結構包括彼此垂直間隔的複數第一半導體層。上述半導體裝置包括第二鰭片結構，第二鰭片結構包括彼此垂直間隔的複數第二半導體層，其中第一鰭片結構及第二鰭片結構兩者沿著第一橫向方向延伸。上述半導體裝置包括第一介電結構，其中第二鰭片結構沿著第二橫向方向以第一距離與第一鰭片結構分隔，第二橫向方向垂直於第一橫向方向。上述半導體裝置包括第一閘極結構，沿著第二橫向方向延伸，並包裹環繞複數第一半導體層中的每一者以及複數第二半導體層中的每一者。複數第一半導體層中的每一者的複數末端耦接至對應的複數源極/汲極結構，複數第二半導體層中的每一者的複數末端耦接至對應的複數源極/汲極結構，並且第一介電結構的複數末端耦接至對應的複數源極/汲極結構。
在一或多個實施例中，第一閘極結構的一側壁直接接觸第一介電結構的一側壁。
在一或多個實施例中，上述半導體裝置更包括第二介電結構，其中第二介電結構沿著第二橫向方向以第二距離與第一介電結構分隔，第二距離大於第一距離；第三鰭片結構，包括彼此垂直間隔的複數第三半導體層；第四鰭片結構，包括彼此垂直間隔的複數第四半導體層，其中第三鰭片結構沿著第二橫向方向以第一距離與第四鰭片結構分隔；以及第二閘極結構，沿著第二橫向方向延伸，並包裹環繞複數第三半導體層中的每一者以及複數第四半導體層中的每一者。複數第三半導體層中的每一者的複數末端耦接至對應的複數源極/汲極結構，複數第四半導體層中的每一者的複數末端耦接至對應的複數源極/汲極結構，並且第二介電結構的複數末端耦接至對應的複數源極/汲極結構。
在一或多個實施例中，第二距離介於約10奈米至約3000奈米之間，而第一距離介於約5奈米至約300奈米之間。在一或多個實施例中，第二閘極結構的一側壁直接接觸第二介電結構的一側壁。
在一或多個實施例中，上述半導體裝置更包括層間介電質，沿著第二橫向方向設置於第一介電結構與第二介電結構之間。在一或多個實施例中，第二閘極結構沿著第一橫向方向與第一閘極結構偏移。
在一或多個實施例中，第一閘極結構沿著第一橫向方向具有第一寬度，而第二閘極結構沿著第一橫向方向具有第二寬度，並且第一寬度不同於第二寬度。
在一或多個實施例中，第一閘極結構與第二閘極結構被連續地形成為單一構件，但由第一介電結構及第二介電結構所分開。
在本揭露的另一個態樣中，揭露了一種半導體裝置。上述半導體裝置包括基板。上述半導體裝置包括形成在基板上方的第一鰭片結構、第二鰭片結構、第三鰭片結構以及第四鰭片結構。第一鰭片結構、第二鰭片結構、第三鰭片結構以及第四鰭片結構均沿著第一橫向方向延伸。第一鰭片結構與第二鰭片結構沿著垂直於第一橫向方向的第二橫向方向以第一距離彼此間隔，並且第三鰭片結構與第四鰭片結構沿著第二橫向方向以第一距離彼此間隔。上述半導體裝置包括第一介電結構以及第二介電結構。第一介電結構沿著第二橫向方向以第一距離與第二鰭片結構分隔。第二介電結構沿著第二橫向方向以第一距離與第三鰭片結構分隔。第一介電結構與第二介電結構沿著第二橫向方向以第二距離彼此分隔，其中第二距離大於第一距離。上述半導體裝置包括耦接至第一鰭片結構的複數第一源極/汲極結構。上述半導體裝置包括耦接至第二鰭片結構的複數第二源極/汲極結構。上述半導體裝置包括耦接至第一介電結構的複數第三源極/汲極結構。上述半導體裝置包括耦接至第三鰭片結構的複數第四源極/汲極結構。上述半導體裝置包括耦接至第四鰭片結構的複數第五源極/汲極結構。上述半導體裝置包括耦接至第二介電結構的複數第六源極/汲極結構。
在一或多個實施例中，第一距離介於約5奈米至約300奈米之間。在一或多個實施例中，第二距離介於約10奈米至約3000奈米之間。
在一或多個實施例中，第一鰭片結構、第二鰭片結構、第三鰭片結構以及第四鰭片結構中的每一者，包括彼此垂直間隔的複數半導體層。
在一或多個實施例中，上述半導體裝置更包括第一閘極結構，沿著第二橫向方向延伸，並且設置於第一鰭片結構與第二鰭片結構上方，其中第一閘極結構更包括隔著第一介電結構與第一鰭片結構和第二鰭片結構相對的部分；以及第二閘極結構，沿著第二橫向方向延伸，並且設置於第三鰭片結構與第四鰭片結構上方，其中第二閘極結構更包括隔著第二介電結構與第三鰭片結構和第四鰭片結構相對的部分。
在一或多個實施例中，第二閘極結構沿著第一橫向方向與第一閘極結構偏移。
在一或多個實施例中，第一閘極結構沿著第一橫向方向具有第一寬度，而第二閘極結構沿著第一橫向方向具有第二寬度，並且第一寬度不同於第二寬度。
在一或多個實施例中，第一閘極結構與第二閘極結構被連續地形成為單一構件，但由第一介電結構及第二介電結構所分開。
在本揭露的又一個態樣中，揭露了一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在基板上方形成第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構以及第六鰭片結構，其中第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構以及第六鰭片結構均沿著第一橫向方向延伸，其中第二鰭片結構沿著第二橫向方向以第一距離與第一鰭片結構和第三鰭片結構中的每一者分隔，第五鰭片結構沿著第二橫向方向以第一距離與第四鰭片結構和第六鰭片結構中的每一者分隔，並且第三鰭片結構沿著第二橫向方向以第二距離與第四鰭片結構分隔，而且第二距離大於第一距離。上述半導體裝置的製造方法包括形成第一虛擬閘極結構，覆蓋第一鰭片結構、第二鰭片結構以及第三鰭片結構中之每一者的對應部分，以及形成第二虛擬閘極結構，覆蓋第四鰭片結構、第五鰭片結構以及第六鰭片結構中之每一者的對應部分。上述半導體裝置的製造方法包括形成第一對源極/汲極結構、第二對源極/汲極結構、第三對源極/汲極結構、第四對源極/汲極結構、第五對源極/汲極結構以及第六對源極/汲極結構，它們分別耦接至第一鰭片結構、第二鰭片結構、第三鰭片結構、第四鰭片結構、第五鰭片結構以及第六鰭片結構。上述半導體裝置的製造方法包括以第一介電結構取代第三鰭片結構以及第一虛擬閘極結構之覆蓋第三鰭片結構的部分，並且以第二介電結構取代第四鰭片結構以及第二虛擬閘極結構之覆蓋第四鰭片結構的部分。
在一或多個實施例中，第一距離的範圍自約5奈米至約300奈米。在一或多個實施例中，第二距離的範圍自約10奈米至約3000奈米。
前述內文概述多項實施例的特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
100:GAA FET裝置 102:基板 104:半導體層 106:隔離區域 108:閘極結構 110:源極/汲極結構 112:層間介電質 A-A, B-B, C-C:截面 200:方法 202~220:操作 300:GAA FET裝置 302:半導體基板 400:第一鰭片群組 400A~400C:鰭片結構 402:第一半導體層 404:第二半導體層 410:第二鰭片群組 410A~410C:鰭片結構 420, 425, 430:溝槽 D 1:第一距離 D 2:第二距離 D 3:第三距離 W C:寬度 502:隔離結構/STI結構 510:虛擬鰭片結構 W D:寬度 600:虛擬閘極結構 610:虛擬閘極結構 600/610:單一虛擬閘極結構 W 1:寬度 W 2:寬度 SG:距離 701:溝槽 711:溝槽 602:閘極間隔物 700:內部間隔物 710:內部間隔物 800A~800C:源極/汲極結構 810A~810C:源極/汲極結構 902:層間介電質 1000:溝槽 1010:溝槽 W T:寬度 d 1~d 4:深度 W 3:寬度 1100:溝槽 1102:虛擬鰭片結構 1104:溝槽 1106:虛擬鰭片結構 1108:溝槽 1110:介電結構 1112:溝槽 1114:介電結構 1116:溝槽 1120:溝槽 1126:虛擬鰭片結構 1130:虛擬鰭片結構 1132:溝槽 1136:溝槽 1138:介電結構 1140:虛擬鰭片結構 1144:虛擬鰭片結構 1148:介電結構 1152:介電結構 d 5:深度 W T’:寬度 1300:介電溝槽 1310:介電溝槽 1400:主動閘極結構 1410:主動閘極結構
本揭露之態樣自後續實施方式及圖式可更地佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵的尺寸可被任意增加或減少以使說明清晰易懂。 第1圖係根據一些實施例所示之閘極全環(gate-all-around, GAA)場效電晶體(field-effect-transistor, FET)裝置的透視圖。 第2圖係根據一些實施例所示，用於製造非平面電晶體裝置之範例性方法的流程圖。 第3圖、第4圖、第5A圖、第5B圖、第5C圖、第5D圖、第6A圖、第6B圖、第6C圖、第6D圖、第6E圖、第6F圖、第7A圖、第7B圖、第7C圖、第7D圖、第8A圖、第8B圖、第8C圖、第8D圖、第9A圖、第9B圖、第9C圖、第9D圖、第10A圖、第10B圖、第10C圖、第10D圖、第10E圖、第10F圖、第10G圖、第11A圖、第11B圖、第11C圖、第11D圖、第11E圖、第11F圖、第11G圖、第12圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第14C圖、以及第14D圖係根據一些實施例所示，範例性GAA FET裝置(或是範例性GAA FET裝置的一部分)於多種製造階段期間的截面圖或是俯視圖。
300:GAA FET裝置
302:半導體基板
400A~400C:鰭片結構
410A~410C:鰭片結構
502:隔離結構/STI結構
902:層間介電質
1300:介電溝槽
1310:介電溝槽
1400:主動閘極結構
1410:主動閘極結構

Claims (1)

  1. 一種半導體裝置，包括： 一第一鰭片結構，包括彼此垂直間隔的複數第一半導體層； 一第二鰭片結構，包括彼此垂直間隔的複數第二半導體層，其中上述第一鰭片結構及上述第二鰭片結構兩者沿著一第一橫向方向延伸； 一第一介電結構，其中上述第二鰭片結構沿著一第二橫向方向以一第一距離與上述第一鰭片結構分隔，上述第二橫向方向垂直於上述第一橫向方向；以及 一第一閘極結構，沿著上述第二橫向方向延伸，並包裹環繞上述第一半導體層中的每一者以及上述第二半導體層中的每一者； 其中上述第一半導體層中的每一者的複數末端耦接至對應的複數源極/汲極結構，上述第二半導體層中的每一者的複數末端耦接至對應的複數源極/汲極結構，並且上述第一介電結構的複數末端耦接至對應的複數源極/汲極結構。
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