CN114975589A - 半导体装置 - Google Patents

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CN
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layer
dielectric
gate
semiconductor
nanometers
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黄歆杰
赵家峥
王育文
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提供一种半导体装置。半导体装置包括第一通道结构，沿第一横向方向延伸；第二通道结构，沿第一横向方向延伸；其中第二通道结构与第一通道结构间隔开。半导体装置还包括：高介电常数介电结构，沿第一横向方向延伸并设置在第一通道结构及第二通道结构之间。高介电常数介电结构具有底表面，此底表面包括最底部的部分以及从最底部的部分提高的至少一个第一平台部。

Description

半导体装置
技术领域
本公开涉及一种半导体技术，尤其涉及一种高介电常数介电结构的半导体装置及其制作方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续改善，半导体产业经历了快速增长。在大多数情况下，集成密度的改善是来自最小特征尺寸的反复减小，这允许将更多组件集成到给定区域。
发明内容
本公开一实施例提供一种半导体装置，包括第一通道结构，沿第一方向延伸；第二通道结构，沿第一方向延伸，并且与第一通道结构间隔开；以及高介电常数介电结构，沿第一方向延伸，并且设置于第一通道结构与第二通道结构之间；其中高介电常数介电结构具有底表面，底表面包括最底部以及从最底部升高的至少一第一平台部。
本公开另一实施例提供一种半导体装置，包括多个第一纳米结构，在垂直方向上彼此间隔开，每个第一纳米结构沿第一方向延伸；第一栅极结构，沿第二方向延伸，并且至少部分地包绕每个第一纳米结构，第二方向垂直于第一方向；第一外延结构，沿第一方向相邻于第一栅极结构而设置，第一外延结构耦合至每个第一纳米结构的一端；以及高介电常数介电结构，沿第二方向相邻于第一栅极结构而设置；其中高介电常数介电结构包括沿第二方向延伸到第一栅极结构中的第一部分。
本公开又一实施例提供一种半导体装置的制作方法，包括：形成彼此平行的第一鳍片结构及第二鳍片结构，其中第一鳍片结构及第二鳍片结构的每一个各自包括多个半导体通道层，半导体通道层彼此交替地间隔开并且具有各自的多个半导体牺牲层；形成半导体披覆层，半导体披覆层沿第一鳍片结构及第二鳍片结构的每一个的侧壁延伸；使用氮化物基介电层内衬于在第一鳍片结构及第二鳍片结构之间的沟槽；使用氧化物基层填充沟槽；以及使用高介电常数介电结构取代半导体披覆层的一部分、氮化物基介电层的一部分以及氧化物基层的一部分。
附图说明
通过以下的详细描述配合所附附图，可以更加理解本公开实施例的内容。需强调的是，根据产业上的标准惯例，多个部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1为根据一些实施例所示出的纳米结构晶体管装置的透视图。
图2A、图2B为根据一些实施例所示出的制作非平面晶体管装置的方法范例的流程图。
图3、图4、图5、图6、图7、图8A、图9A、图10A、图11A、图12、图13、图14、图15、图16、图17A及图18A为根据一些实施例所示出的纳米结构晶体管装置范例(或纳米结构晶体管装置范例的一部分)在通过图2A、图2B的方法所制作的各种制作阶段期间的透视图。
图8B、图9B、图10B、图11B、图17B及图18B为根据一些实施例所示出，分别对应于图8A、图9A、图10A、图11A、图17A及图18A的纳米结构晶体管范例的剖视图。
附图标记如下：
100,300:非平面晶体管装置(纳米结构晶体管装置)
102,302:基板
104:半导体层
106:隔离结构
108:栅极结构
110:外延结构
112:层间电介质
200:方法
202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232,234:操作
304:第一半导体层
306:第二半导体层
400,400A,400B,400C,400D:鳍片结构
402:图案化掩模(硬掩模)
410:沟槽
504:隔离结构
600:披覆层
602:第一氧化物基层
700:氮化物基介电层
702:第二氧化物基层
800:第三氧化物基层
900A:第一倾斜部(第一介电层倾斜部)
900B:第二倾斜部(第二介电层倾斜部)
1000A:第一平台部(第一披覆层平台部)
1000B:第二平台部(第二披覆层平台部)
1100:高介电常数介电结构
1100A:最底部
1100B:第一倾斜部
1100C:第二倾斜部
1100D:第一平台部
1100E:第二平台部
1200:虚置栅极结构
1202:蚀刻停止层
1204:虚置栅极电介质
1205:掩模
1206:虚置栅极电极
1300:栅极间隔物
1304:源极/漏极凹槽
1400:内侧间隔物
1500:外延结构
1600:层间电介质
1602:接触蚀刻停止层
1700:有源栅极结构(栅极结构)
1702:栅极电介质
1704:栅极金属
1704A,1704B,1704C,1704D:栅极金属段
1800:导电层
1801:介电层
1802,1804,1806:栅极切割结构
A-A:剖面
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实现本公开实施例的不同部件。组件及配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，并非用以限定本公开实施例。举例来说，叙述中若提及一第一特征部件形成于一第二特征部件的上方或位于其上，可能包含上述第一及第二特征部件直接接触的实施例，也可能包含额外的特征部件形成于上述第一特征及上述第二特征部件之间，使得第一及第二特征部件不直接接触的实施例。另外，本公开实施例可能在多个范例中重复元件符号及/或字母。这些重复是为了简化及清楚的目的，其本身并非代表所讨论一些实施例及/或配置之间有特定的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
在当代的半导体装置制作工艺中，大量的半导体装置(比如场效晶体管)被制作在单一晶片上。非平面晶体管装置架构，比如鳍式晶体管(通常被称为鳍式场效晶体管(fin-based field effect transistors,FinFETs))，可以提供比平面晶体管更高的装置密度及更高的性能。一些先进的非平面晶体管装置架构，比如纳米结构晶体管(例如，纳米片晶体管、纳米线晶体管、全绕式栅极晶体管、多桥通道晶体管、纳米带晶体管等)可以获得很好的性能。纳米结构晶体管通常包括包绕一个或多个纳米结构周界的栅极结构，以改善对通道电流的控制。
本公开提供包括高介电常数介电结构的非平面晶体管装置的多种实施例，此高介电常数介电结构设置在多个栅极结构之间，此栅极结构覆盖(overlay)其对应的通道结构。通过高介电常数介电结构，多个栅极结构可以彼此电性隔离。例如，为了形成高介电常数介电结构，可以在两个通道结构之间的沟槽中形成披覆层(cladding layer)、氮化物基(nitride-based)介电层及氧化物基(oxide-based)层。可以用第一试剂来蚀刻氮化物基介电层的一部分，同时保持其它层实质上的完整，导致沿氮化物基介电层形成倾斜部。接着，可以用第二试剂来蚀刻披覆层的一部分，同时实质上限制氮化物基介电层及/或氧化物基层的蚀刻量，导致沿披覆层来形成平台部。接着可以通过使用高介电常数介电材料来填充此凹槽(例如，通过已蚀刻的氧化物基层、已蚀刻的氮化物基介电层及已蚀刻的披覆层所定义)来形成高介电常数介电结构。如本公开所记载，选择性蚀刻步骤的组合方法允许形成更宽及更浅(例如，以更小的深度向下延伸)的高介电常数介电结构。本公开具有此更宽及更浅轮廓的高介电常数介电结构可以显著地降低耦合至栅极结构的寄生电容，此栅极结构形成于邻近高介电常数介电结构。例如，耦合至栅极结构及相邻的接触件结构之间的寄生电容最多可降低约1.6％，此接触件结构耦合至外延结构。因此，与寄生电容相关联的寄生延迟(例如，RC延迟)可以相应地显著减少。
图1示出根据一些实施例的非平面晶体管装置100的透视图。根据一些实施例，非平面晶体管装置100包括纳米结构晶体管装置。然而，应当理解的是，非平面晶体管装置100可以包括多种其他类型的晶体管配置中的任一种，且仍在本公开的范畴内。
纳米结构晶体管装置100包括基板102及多个半导体层104，此半导体层104在基板102上方且可以包含纳米结构(例如，纳米片、纳米线等)。多个半导体层104(有时可统称为通道结构)在垂直方向上彼此分离。隔离结构106形成在基板102的突出部分的两端上，且半导体层104设置在此突出部分的上方。栅极结构108包绕每个半导体层104(例如，每个半导体层104的整个周界)。可以包括源极区及漏极区的外延结构110设置在栅极结构108的相对侧上。层间电介质(interlayer dielectric，ILD)112设置在外延结构110上方。图1描绘简化的纳米结构晶体管装置，因此，应当理解的是，完整的纳米结构晶体管装置的一个或多个部件可能未在图1中示出。例如，栅极结构108的与外延结构110相反侧的另一外延结构及设置在此外延结构上的ILD未在图1中示出。
图2A、图2B示出根据一些实施例的形成非平面晶体管装置的方法200的流程图。例如，方法200的至少一些操作(或步骤)可以用于形成纳米结构晶体管装置，例如纳米结构晶体管装置、纳米片晶体管装置、纳米线晶体管装置、垂直晶体管装置、或其类似物。此外，方法200可用于形成对应导电类型的纳米结构晶体管装置，例如n型纳米结构晶体管装置或p型纳米结构晶体管装置。本文所用术语“n型”可被称为具有电子作为其传导载流子的晶体管的传导类型；以及本文所用术语“p型”可被称为具有空穴作为其传导载流子的晶体管的传导类型。
值得注意的是，方法200仅为一范例，并不用于限制本公开。因此，应当理解的是，可以在图2A、图2B的方法200之前、期间内及之后提供额外的操作，以及一些其他的操作可能在此只有简要描述。在一些实施例中，方法200的操作可以与纳米结构晶体管装置在各个制作阶段的范例的透视图相关联，此各个制作阶段如图3、图4、图5、图6、图7、图8A、图9A、图10A、图11A、图12、图13、图14、图15、图16、图17A及图18A所示。为了清楚起见，图8B、图9B、图10B、图11B、图17B及图18B示出分别对应于图8A、图9A、图10A、图11A、图17A及图18A的纳米结构晶体管装置范例的剖视图。
简而言之，方法200开始于提供由多层第一半导体层及多层第二半导体层覆盖的基板的操作202。方法200继续到操作204，其中形成鳍片结构及沟槽。方法200继续到操作206，其中形成隔离结构。方法200继续到操作208，其中形成披覆层。方法200继续到操作210，其中在沟槽中形成氮化物基介电层。方法200继续到操作212，其中在沟槽中形成氧化物基层。方法200继续到操作214，其中将氧化物基层的上部凹蚀。方法200继续到操作216，其中蚀刻氮化物基介电层。方法200继续到操作218，其中蚀刻披覆层。方法200继续到操作220，其中形成高介电常数介电结构。
方法200继续到操作222，其中形成虚置栅极结构。方法200继续到操作224，其中去除第一半导体层的端部。方法200继续到操作226，其中形成内侧间隔物。方法200继续到操作228，其中形成外延结构。方法200继续到操作230，其中形成层间电介质(ILD)。方法200继续到操作232，其中形成有源栅极结构。方法200继续到操作234，其中形成栅极切割结构。
如前所述，图3-图18B各自以剖视图或透视图示出在图2A、图2B的方法200的各个制作阶段的n型或p型纳米结构晶体管装置300的一部分。例如，图3-图8A、图9A、图10A、图11A、图12-图17A及图18A示出纳米结构晶体管装置300的透视图。图8B、图9B、图10B、图11B、图17B及图18B示出纳米结构晶体管装置300沿X轴方向的剖视图，此X轴方向对应于沿栅极沟槽或有源栅极结构的长度方向切割的剖面。图8B、图9B、图10B、图11B、图17B及图18B各自示出对应于图8A、图9A、图10A、图11A、图17A及图18A。虽然图3-图18B示出纳米结构晶体管装置300，应当理解的是，纳米结构晶体管装置300可以包括多个其他装置，比如电感器、熔丝、电容器、线圈等，为了清楚起见，上述装置在图3-图18B中未示出。
对应于图2A的操作202。图3是在各个制作阶段之一的纳米结构晶体管装置300的透视图，包括形成在半导体基板302上的多层第一半导体层304及多层第二半导体层306。如图3所示的范例，第一半导体层304及第二半导体层306在半导体基板302上方形成堆叠。
半导体基板302包括半导体材料基板，例如硅。作为可替代方案，半导体基板302可以包括其他元素半导体材料，例如锗。半导体基板302也可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟及磷化铟。半导体基板302可以包括合金半导体，例如硅锗、碳化硅锗、磷化砷镓及磷化铟镓。在一实施例中，半导体基板302包括外延层。例如，半导体基板302可以具有在块体半导体上方的外延层。此外，半导体基板302可以包括绝缘层上半导体(semiconductor-on-insulator,SOI)结构。例如，半导体基板302可以包括通过如分离注入氧气(separation by implanted oxygen,SIMOX)或其他合适的技术(如晶片接合及研磨)的工艺所形成的埋藏氧化物(buried oxide,BOX)层。
第一半导体层304及第二半导体层306交替地设置在彼此的顶部(例如，沿Z轴方向)以形成堆叠。例如，第二半导体层306中的一层设置在第一半导体层304中的一层上方，接着第一半导体层304中的另一层设置在此第二半导体层306上方，依此类推。
堆叠可以包括任意数量的交替设置的第一半导体层304及第二半导体层306。第一半导体层304及第二半导体层306可以具有不同的厚度。第一半导体层304中的一层与另一层可以具有不同的厚度。第二半导体层306中的一层与另一层可以具有不同的厚度。第一半导体层304及第二半导体层306的每一个的厚度范围可以从几纳米到几十纳米。堆叠中的第一层可以比其他第一半导体层304及第二半导体层306更要厚。在一实施例中，每个第一半导体层304的厚度范围从约5纳米(nm)到约20nm，以及每个第二半导体层306的厚度范围从约5nm到约20nm。第一半导体层304或第二半导体层306可以是最顶层(或离半导体基板302最远的层)。第一半导体层304或第二半导体层306可以是最底层(或最靠近半导体基板302的层)。
第一半导体层304及第二半导体层306这两者具有不同的成分。在一些实施例中，第一半导体层304及第二半导体层306这两者所具有的成分提供在层与层之间不同的氧化速率及/或不同的蚀刻选择性。在一实施例中，第一半导体层304包括硅锗(Si1-xGex)，以及第二半导体层306包括硅(Si)。在一实施例中，每个第二半导体层306是硅，此硅可以是未掺杂或实质上无掺质(即，具有从约0cm-3到约1×1017cm-3的外加的掺质浓度)，例如，当形成第二半导体层306(例如，硅)时没有刻意进行掺杂。
在一些实施例中，第二半导体层306可以刻意地进行掺杂。例如，当纳米结构晶体管装置300配置为n型(并以增强模式操作)时，每个第二半导体层306可以是掺杂p型掺质的硅，此p型掺质比如为硼(B)、铝(Al)、铟(In)、镓(Ga)；以及当纳米结构晶体管装置300配置为p型(并以增强模式操作)时，每个第二半导体层306可以是掺杂n型掺质的硅，此n型掺质比如为磷(P)、砷(As)、锑(Sb)。在另一范例中，当纳米结构晶体管装置300配置为n型(并且以空乏模式操作)时，每个第二半导体层306可以掺杂n型掺质的硅来替代；以及当纳米结构晶体管装置300配置为p型(并以空乏模式操作)时，每个第二半导体层306可以掺杂p型掺质的硅来替代。在一些实施例中，每个第一半导体层304是Si1-xGex，以莫耳比计，其包括小于50％(x<0.5)的Ge。例如，以莫耳比计，第一半导体层304的Si1-xGex中可以包括约15％至35％的Ge。此外，每个第一半导体层304可以包括不同成分，以及每个第二半导体层306可以包括不同成分。
第一半导体层304及第二半导体层306中的任一者可以包括其他材料，例如，化合物半导体比如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体比如磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化铟镓(InGaAs)、磷化镓铟(GaInP)及/或磷砷化镓铟(GaInAsP)、任何其他合适的材料、或前述的组合。第一半导体层304及第二半导体层306的材料可以基于提供不同的氧化速率及/或蚀刻选择性来选择。
第一半导体层304及第二半导体层306可以从半导体基板302生长。例如，第一半导体层304及第二半导体层306的每一个可以通过分子束外延(molecular beam epitaxy,MBE)工艺、化学气相沉积(chemical vapor deposition,CVD)工艺比如金属有机化学气相沉积(metal-organic CVD,MOCVD)工艺及/或其他合适的生长工艺来生长。在外延生长过程中，半导体基板302的晶体结构向上延伸，导致第一半导体层304及第二半导体层306具有与半导体基板302相同的晶体取向。第一半导体层304及第二半导体层306沿X轴方向连续地延伸。
对应于图2A的操作204。图4是在各个制作阶段之一的纳米结构晶体管装置300的透视图，包括多个鳍片结构400A、鳍片结构400B、鳍片结构400C及鳍片结构400D(有时可以被称为鳍片结构400)。沿Y轴方向伸长的每个鳍片结构400可以包括彼此交替堆叠的第一半导体层304及第二半导体层306的堆叠。虽然在图4(及以下其他附图)的实施例中示出四个鳍片结构，应当理解的是，纳米结构晶体管装置300可以包括任何数量的鳍片结构，且仍在本公开的范畴内。
通过使用例如光刻及蚀刻技术来图案化第一半导体层304、第二半导体层306及半导体基板302以形成鳍片结构400。例如，在最顶部的第二半导体层306(图3)上方形成掩模层(有时称为硬掩模层)。在一实施例中，掩模层可以包括多个层，例如垫氧化物层及上方的垫氮化物层。垫氧化层可以是包括例如使用热氧化工艺来形成的氧化硅的薄膜。垫氧化物层可充当在最顶部第二半导体层306(或在一些其他实施例中为第一半导体层304)与上方的垫氮化物层之间的附着层。在一些实施例中，垫氮化物层由氮化硅、氮氧化硅、碳氮化硅、前述的组合或其类似物。例如，可以使用低压化学气相沉积(low-pressure chemicalvapor deposition,LPCVD)或等离子体辅助化学气相沉积(plasma enhanced chemicalvapor deposition,PECVD)来形成垫氮化物层。在另一实施例中，掩模层可以包括一层或多层，每个掩模层由类似于第一半导体层304或第二半导体层306的材料的半导体材料来形成。例如，掩模层具有由硅锗(SiGe)形成的单层。在另一范例中，掩模层具有第一层及第二层的堆叠，其中第一层由SiGe形成，以及第二层由Si形成。在掩模层包含SiGe层及Si层的混合层的范例中，Si层可以设置在SiGe层上方。此外，根据一些实施例，SiGe与Si的比率(例如，SiGe层的厚度及Si层的厚度)可以为小于1。在一非限制性的范例中，Si层的厚度约为40nm，以及SiGe层的厚度约为4nm，即SiGe与Si的比率约为1/10。
可以使用光刻技术来图案化掩模层。通常，光刻技术利用沉积、照射(曝光)及显影的光刻胶材料(未示出)以去除光刻胶材料的一部分。剩余的光刻胶材料保护下方的材料(比如本范例中的掩模层)免受后续工艺步骤(比如蚀刻)的影响。例如，如图4所示，光刻胶材料用于图案化掩模层以形成图案化掩模402。
如图4所示，图案化掩模402随后用于图案化第一半导体层304、第二半导体层306及基板302的露出部分以形成沟槽(或开口)410，从而在相邻的沟槽410之间定义鳍片结构400。沟槽410沿Y轴方向连续地延伸。当形成多个鳍片结构时，此沟槽可以设置在任何相邻的鳍片结构之间。在一些实施例中，鳍片结构400通过使用例如活性离子蚀刻(reactiveion etch,RIE)、中性束蚀刻(neutral beam etch,NBE)等、任何其他合适的工艺、前述的组合或其类似方法，在第一半导体层304、第二半导体层306及基板302中蚀刻沟槽而形成。蚀刻可以是各向异性。在一些实施例中，沟槽410(当从顶部看时)可以是彼此平行且彼此紧密间隔的条带。在一些实施例中，沟槽410可以是连续的并且环绕鳍片结构400。
在一些实施例中，鳍片结构400可以被图案化为沿X轴方向具有相同的宽度。在其他实施例中，鳍片结构400沿X轴方向可以具有不同的宽度。在此实施例中，纳米结构晶体管装置300可以包括具有较大宽度的鳍片结构(例如，鳍片结构400A及鳍片结构400B)的第一区域以及具有较小宽度的鳍片结构(例如，鳍片结构400C及鳍片结构400D)的第二区域。此实施例将在下述说明。
对应于图2A的操作206。图5是在各个制作阶段之一的纳米结构晶体管装置300的透视图，包括隔离结构504(有时称为隔离区)。如图5所示，每个隔离结构504可以设置在相邻的鳍片结构400之间，并且部分地嵌入相邻的鳍片结构400中各自的下部。
由绝缘材料所形成的隔离结构504可以将相邻的有源结构(例如，鳍片结构400)彼此电性隔离。隔离结构504在Y轴方向上连续地延伸。绝缘材料可以是氧化物(比如氧化硅)、氮化物、任何其他合适的材料、前述的组合或其类似物，并且可以通过高密度等离子体化学气相沉积法(high density plasma chemical vapor deposition,HDP-CVD)、可流动的化学气相沉积(flowable chemical vapor deposition,FCVD)(例如，在远距等离子体系统中沉积以化学气相沉积为主的材料并进行后固化以使其转换成另一种材料，比如氧化物)、任何其他合适的方法、前述的组合或其类似方法。可以使用其他绝缘材料及/或其他形成工艺。在一范例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。平坦化工艺，例如化学机械抛光(chemical mechanical polish,CMP)工艺或任何其他合适的工艺，可以去除任何多余的绝缘材料并使绝缘材料的顶表面及图案化掩模402的顶表面形成共平面(未示出)。
接着，将绝缘材料凹蚀以形成隔离结构504，如图5所示，有时称为浅沟槽隔离(shallow trench isolations,STIs)。将隔离结构504凹蚀以使鳍片结构400从相邻的隔离结构504之间突出。可以将隔离结构504凹蚀至使隔离结构504的顶表面到基板302下方的位置。隔离结构(STIs)504各自的顶表面可以具有平坦表面(如图所示)、凸面、凹面(例如凹陷)、任何其他合适的表面、或前述的组合。隔离结构504的顶表面可以通过适当的蚀刻形成为平坦的、凸出的及/或凹入的。可以使用可接受的蚀刻工艺将隔离结构504凹蚀，比如对隔离结构504的材料具有选择性的蚀刻工艺。例如，可以执行使用稀释氢氟酸(dilutehydrofluoric acid,DHF)的干蚀刻或湿蚀刻以将隔离结构504凹蚀。
对应于图2A的操作208。图6是在各个制作阶段之一的纳米结构晶体管装置300的透视图，包括披覆层600。如图6所示，披覆层600可以沿每个鳍片结构400的顶部及侧壁延伸，第一氧化物基层602可选地插入披覆层600与鳍片结构400之间。
在形成隔离结构504之后，披覆层600可以顺应性地沉积在鳍片结构400上方。例如，披覆层600可以被形成为覆盖每个鳍片结构400的顶表面(如果图案化掩模402仍然存在，则图案化掩模402设置于披覆层600与鳍片结构400之间)，以及沿每个鳍片结构400的侧壁延伸。在一些实施例中，当没有形成第一氧化物基层602时，披覆层600可以从鳍片结构400外延生长。因此，如图6所示，大部分披覆层600形成在鳍片结构400的周围，而少部分披覆层600形成以覆盖隔离结构504。披覆层600可以包括与交替的第一半导体层、第二半导体层中之一相同的材料，例如，半导体层起到牺牲层的作用。披覆层的厚度可以为介于约1纳米至约10纳米之间，包括端点值(例如，1纳米、2纳米、3纳米、4纳米、5纳米、6纳米、7纳米、8纳米、9纳米、或10纳米)。如下述将讨论，随后可以去除第一半导体层304以使得第二半导体层306被有源栅极结构包绕。因此，在第一半导体层304包括硅锗的范例中，披覆层600也可以包括硅锗。
在一些实施例中，在形成披覆层600之前，首先可以在鳍片结构400上方顺应性地形成第一氧化物基层602。第一氧化物基层602可以起到一部分栅极电介质的作用，在一些实施例。第一氧化物基层602可以包括介电材料，例如氧化硅、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼硅玻璃(borosilicate glass,BSG)、掺硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass,BPSG)、无掺杂的硅酸盐玻璃(undopedsilicate glass,USG)、任何其他合适的材料、或其类似物，并且可以通过任何合适的方法来沉积，例如CVD、PECVD或FCVD。在一些实施例中，第一氧化物基层602的厚度为介于约1埃
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至约10埃之间，包括端点值(例如，1埃、2埃、3埃、4埃、5埃、6埃、7埃、8埃、9埃及10埃)。
对应于图2A的操作210。图7是在各个制作阶段之一的纳米结构晶体管装置300的透视图，包括氮化物基介电层700。如图7所示，氮化物基介电层700可以沿披覆层600的侧壁及隔离结构504的顶部延伸，第二氧化物基层702可选地插入氮化物基介电层700与披覆层600之间。
形成披覆层600之后，可以在披覆层600的侧壁及隔离结构504的顶部上方顺应性地沉积氮化物基介电层700。氮化物基介电层700可以包括氮化碳硅(SiCN)或任何其他合适的材料，并且可以通过任何合适的沉积工艺来形成，例如CVD工艺(比如PECVD、高深宽比填沟工艺(high aspect ratio process，HARP)、或前述的组合)、原子层沉积(atomic layerdeposition,ALD)工艺、其他适用的工艺、或前述的组合。氮化物基介电层700的厚度可以为介于约1纳米至约10纳米之间，包括端点值(例如，1纳米、2纳米、3纳米、4纳米、5纳米、6纳米、7纳米、8纳米、9纳米、或10纳米)。
在一些实施例中，第二氧化物基层702可以在形成氮化物基介电层700之前顺应性地形成在披覆层600之上。第二氧化物基层702可以在蚀刻氮化物基介电层700的同时起到披覆层600的保护层的作用。第二氧化物基层702可以包括介电材料，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅玻璃(BSG)、掺硼的磷硅酸盐玻璃(BPSG)、无掺杂的硅酸盐玻璃(USG)、任何其他合适的材料、或其类似物，并且可以通过任何合适的方法来沉积，例如CVD、PECVD或FCVD。在一些实施例中，第二氧化物基层702的厚度为介于约1埃至约10埃之间，包括端点值(例如，1埃、2埃、3埃、4埃、5埃、6埃、7埃、8埃、9埃及10埃)。在一些实施例中，第二氧化物基层702是可选的。
对应于图2A的操作212-操作214。图8A、图8B分别是在各个制作阶段之一的纳米结构晶体管装置300的透视图及沿X轴方向切割的剖视图，包括第三氧化物基层800。如图8A、图8B所示，第三氧化物基层800可以沿氮化物基介电层700的底部及侧壁延伸并且在Y轴方向上连续地延伸。
在形成氮化物基介电层700之后，于操作212在沟槽410中形成第三氧化物基层800。第三氧化物基层800可以包括介电材料，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅玻璃(BSG)、掺硼的磷硅酸盐玻璃(BPSG)、无掺杂的硅酸盐玻璃(USG)、任何其他合适的材料、或其类似物，并且可以通过任何合适的方法来沉积，例如CVD、PECVD或FCVD。第三氧化物基层800首先形成为与披覆层600的顶表面共平面。第三氧化物基层800的各个顶表面可以具有平坦表面(如图8A、图8B所示)、凸面、凹面(例如凹陷)、任何其他合适的表面、或前述的组合。第三氧化物基层800的顶表面可以通过适当的蚀刻工艺或平坦化工艺(例如CMP工艺)形成为平坦的、凸出的及/或凹入的顶表面。如图8A、图8B所示，接着可以于操作214中使用合适的蚀刻工艺将第三氧化物基层800凹蚀，比如对第三氧化物基层800的材料具有选择性的蚀刻工艺。
对应于图2A的操作216。图9A、图9B分别是在各个制作阶段之一的纳米结构晶体管装置300的透视图及沿X轴方向切割的剖视图，其中氮化物基介电层700被蚀刻。如图9A、图9B所示，氮化物基介电层700可被蚀刻为具有一个或多个倾斜部。
在一些实施例中，可以使用过氧化硫混合物(sulfuric peroxide mix,SPM)工艺或任何其他合适的工艺来蚀刻氮化物基介电层700。在一些实施例中，此蚀刻在约170℃的温度下使用硫酸及过氧化氢。此SPM工艺可以在蚀刻氮化物基介电层700的同时，使对周围的第一氧化物基层602、第二氧化物基层702、第三氧化物基层800以及披覆层600的蚀刻最小化。
在一些实施例中，氮化物基介电层700可以被蚀刻成具有第一倾斜部900A及第二倾斜部900B。第一倾斜部900A、第二倾斜部900B与第三氧化物基层800的顶表面之间的角度可以为小于或等于约30度(例如，1度、5度、10度、15度、20度、25度、或30度)。第一倾斜部900A及第二倾斜部900B可以具有相同的角度或不同的角度。在一些实施例中，氮化物基介电层700的最顶部部分与最底部部分之间在Z轴方向上的高度可以为小于或等于约2纳米(例如，0.1纳米、0.5纳米、1纳米、1.5纳米、或2纳米)。
对应于图2A的操作218。图10A、图10B分别是在各个制作阶段之一的纳米结构晶体管装置300的透视图及沿X轴方向切割的剖视图，其中披覆层600被蚀刻。如图10A、图10B所示，披覆层600及第二氧化物基层702(如果存在)可以被蚀刻，其中平坦的平台部连接至氮化物基介电层700的倾斜部。
在一些实施例中，披覆层600可以用高温铵蚀刻工艺或任何其他合适的工艺来蚀刻。在一些实施例中，可以在包括铵及过氧化氢且约60℃的温度下进行蚀刻。在此实施例中，此工艺可以蚀刻披覆层600的SiGe，同时使第三氧化物基层800及氮化物基介电层700中的蚀刻最小化。在一些实施例中，由于第二氧化物基层702(如果存在)相对于周围的膜层的厚度较薄，因此第二氧化物基层702也可以与披覆层600一起被蚀刻。
由此，披覆层600可以被蚀刻成为具有第一平台部1000A及第二平台部1000B。在一些实施例中，第一平台部1000A及第二平台部1000B在Z轴方向上彼此可以位在相同或不同的高度。如图10B所示，第一平台部1000A及第二平台部1000B可以具有平坦的表面。在一些实施例中，第一平台部1000A、第二平台部1000B与第三氧化物基层800的顶表面之间在Z轴方向上的高度可以为小于或等于约2纳米(例如，0.1纳米、0.5纳米、1纳米、1.5纳米、或2纳米)。第一平台部1000A可以连接至第一倾斜部900A。第二平台部1000B可以连接至第二倾斜部900B。
对应于图2A的操作220。图11A、图11B分别是在各个制作阶段之一的纳米结构晶体管装置300的透视图及沿X轴方向切割的剖视图，包括形成高介电常数介电结构1100。如图11A、图11B所示，高介电常数介电结构1100沿Y轴方向延伸并具有底表面，此底表面包括最底部1100A、第一倾斜部1100B、第二倾斜部1100C、第一平台部1100D及第二平台部1100E。
在一些实施例中，高介电常数介电结构1100可以沉积在沟槽410中(图10B)，此沟槽410在通过已蚀刻的披覆层600、已蚀刻的第二氧化物基层702(如果存在)、已蚀刻的氮化物基介电层700及第三氧化物基层800所形成的凹槽中。高介电常数介电结构1100沿Y轴方向延伸。高介电常数介电结构1100可以包括介电材料，例如氧化铪(HfO2)、二氧化锆(ZrO2)、氧化铪铝(HfAlOx)、氧化铪硅(HfSiOx)、氧化铝(Al2O3)、或前述的组合。在一些实施例中，如图11B所示，高介电常数介电结构1100的底表面包括最底部1100A，设置在第三氧化物基层800上方，底表面还包括第一平台部1100D及第二平台部1100E，分别设置在第一披覆层平台部1000A(图10B)、第二披覆层平台部1000B(图10B)上方，即披覆层600及第二氧化物基层702(如果存在)上方。第一平台部1100D及第二平台部1100E沿Y轴方向延伸。第一平台部1100D及第二平台部1100E在Z轴方向上具有从最底部1100A提高的高度。第一平台部1100D、第二平台部1100E与最底部1100A之间在Z轴方向上的高度差可以为小于或等于约2纳米(例如，0.1纳米、0.5纳米、1纳米、或2纳米)。
高介电常数介电结构1100的底表面可以还包括分别设置在第一介电层倾斜部900A(图9B)及第二介电层倾斜部900B(图9B)上方的第一倾斜部1100B及第二倾斜部1100C。第一倾斜部1100B及第二倾斜部1100C可以分别承继第一介电层倾斜部900A及第二介电层倾斜部900B的特性，包括倾斜部与第三氧化物基层800的顶表面的角度。第一倾斜部1100B、第二倾斜部1100C与第三氧化物基层800的顶表面之间的角度可以为小于或等于约30度(例如，1度、5度、10度、15度、20度、25度、或30度)。第一倾斜部1100B将最底部1100A连接至第一平台部1100D。第二倾斜部1100C将最底部1100A连接至第二平台部1100E。因此，氮化物基介电层700包括插入最底部1100A及第一平台部1100D之间的至少一部分。氮化物基介电层700可以还包括插入最底部1100A及第二平台部1100E之间的一部分。最底部1100A、第一平台部1100D、第二平台部1100E、第一倾斜部1100B及第二倾斜部1100C形成高介电常数介电结构1100的底表面。相较于上述纳米结构晶体管装置300中底表面的最顶部(例如，倾斜部的顶部)与最底部(有时称为微笑差异(smiling difference))之间在Z轴方向上的高度为小于或等于2纳米(例如，0.1纳米、0.5纳米、1纳米、1.5纳米、或2纳米)，在一些纳米结构晶体管装置中，此高度可以为介于约2纳米至约10纳米之间，包括端点值(例如，2纳米、3纳米、4纳米、5纳米、6纳米、7纳米、8纳米、9纳米、或10纳米)。在一些实施例中，相较于在一些纳米结构晶体管装置中观察到的V形轮廓，高介电常数介电结构1100的底部轮廓具有类似于U的形状。在一些实施例中，相较于在一些纳米结构晶体管装置中观察到的V形轮廓，高介电常数介电结构1100的底部具有最底部、两个倾斜部及两个平台部的轮廓。
高介电常数介电结构1100可以填充整个沟槽410(图10B)。在一些实施例中，高介电常数介电结构1100在Z轴方向上的高度可以为介于约5纳米至约20纳米之间，包括端点值(例如，5纳米、10纳米、15纳米、或20纳米)。在一些实施例中，高介电常数介电结构1100在X轴方向上的宽度可以为介于约10纳米至约30纳米之间，包括端点值(例如，10纳米、15纳米、20纳米、25纳米、或30纳米)。高介电常数介电结构1100在X轴方向上的宽度比在纳米结构晶体管装置中通常观察到的高介电常数介电结构的宽度较宽。在一些实施例中，可以应用平坦化工艺(如CMP工艺)，使得高介电常数介电结构1100的顶表面与披覆层600的顶部齐平。
在一些实施例中，接着可以使用平坦化工艺(如CMP工艺)将披覆层600的顶部、第一氧化物基层602(如果存在)的顶部以及硬掩模402去除，并露出最顶部的第二半导体层306，其中披覆层600的垂直部分、第一氧化物基层602(如果存在)的垂直部分及高介电常数介电结构1100保持完整。因此，高介电常数介电结构1100可以在最顶部的第二半导体层306(或在其他实施例中为第一半导体层304)上方延伸并且设置在鳍片结构400A～鳍片结构400D之间。
对应于图2B的操作222。图12是在各个制作阶段之一的纳米结构晶体管装置300的透视图，包括一个或多个虚置栅极结构1200。如图12所示的范例，可以在工件上方形成沿X轴方向连续地延伸的虚置栅极结构1200。在一些实施例中，虚置栅极结构1200被放置在随后可以形成有源(例如，金属)栅极结构的地方。图12中示出两个虚置栅极结构1200。但应当理解的是，在纳米结构晶体管装置中可以形成任意数量的虚置栅极结构1200。
在形成高介电常数介电结构1100之后，可以在鳍片结构400A～鳍片结构400D及高介电常数介电结构1100实质上的顶表面上方形成蚀刻停止层1202。蚀刻停止层1202可以包括在高介电常数介电结构1100上方形成的阶梯结构，此高介电常数介电结构1100比鳍片结构400A～鳍片结构400D较高。蚀刻停止层1202可以包括氧化硅或任何其他合适的材料。蚀刻停止层1202可以通过沉积工艺来形成，例如CVD工艺(比如PECVD、HARP、或前述的组合)、ALD工艺、其他适用的工艺、或前述的组合。
接着，在蚀刻停止层1202上方形成虚置栅极结构1200。在一些实施例中，虚置栅极结构1200包括虚置栅极电介质1204及虚置栅极电极1206。可以在虚置栅极结构1200上方形成掩模1205。为了形成虚置栅极结构1200，在蚀刻停止层1202上方形成介电层。介电层可以是例如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、碳氧化硅、前述的多层、或任何其他合适的材料，并且可以沉积或热生长。
接着在介电层上方形成栅极层，并且在栅极层上方形成掩模层。栅极层可以沉积在介电层上方，接着平坦化(例如通过CMP)。掩模层可以沉积在栅极层上方。栅极层可以由例如多晶硅来形成，但是也可以使用其他材料。掩模层可以由例如氮化硅或其类似物来形成。
在上述层(例如，介电层、栅极层及掩模层)形成之后，可以使用合适的光刻及蚀刻技术对掩模层进行图案化以形成掩模1205。掩模1205的图案接着可以通过适当的蚀刻技术转移到栅极层及介电层，分别形成虚置栅极电极1206及虚置栅极电介质1204，并形成虚置栅极结构1200。每个虚置栅极结构1200分别覆盖每个鳍片结构400A～鳍片结构400D及高介电常数介电层1100的中心部分(例如，通道区)。
对应于图2B的操作224。图13是在各个制作阶段之一的纳米结构晶体管装置300的透视图，其中将没有被虚置栅极结构1200(及其对应的栅极间隔物1300)覆盖的鳍片结构400A～鳍片结构400D、披覆层600及第一氧化物基层602(如果存在)的部分以及第一半导体层304的端部去除。
形成虚置栅极结构1200之后，栅极间隔物1300可以形成在每个虚置栅极结构1200两侧的侧壁上(并沿X轴方向延伸)。栅极间隔物1300可以是低介电常数间隔物并且可以由合适的介电材料来形成，例如氧化硅、碳氮氧化硅、或其类似物。可以使用任何合适的沉积方法，例如热氧化、化学气相沉积(CVD)、或其类似方法来形成栅极间隔物1300。在一些实施例中，栅极间隔物1300在Y轴方向上的厚度可以为介于约1纳米至约12纳米，包括端点值(例如，1纳米、2纳米、5纳米、7纳米、10纳米、11纳米及12纳米)或任何其他合适的厚度。图13所示出及描述的栅极间隔物1300的形状及形成方法只是范例而非限定，也可以是其他形状及形成方法。上述内容及其他变化仍在本公开的范畴内。
接着，将没有被虚置栅极结构1200及栅极间隔物1300覆盖的鳍片结构400A～鳍片结构400D的一部分、披覆层600的一部分、第一氧化物基层602(如果存在)的一部分(图12)去除，此去除的方法例如使用虚置栅极结构1200作为蚀刻掩模的异向性蚀刻工艺，但是也可以使用任何其他合适的蚀刻工艺。在一些实施例中，也使用虚置栅极结构1200作为蚀刻掩模的异向性蚀刻工艺来去除第二氧化物基层702(如果存在)的一部分。在去除鳍片结构400A～鳍片结构400D的一部分之后，形成源极/漏极凹槽1304。每个源极/漏极凹槽1304可以各自露出第一半导体层304及第二半导体层306的每一个的“缩短”端(沿Y轴方向)。
在露出第一半导体层304及第二半导体层306的端部后(例如，当形成源极/漏极凹槽1304时)，由于第一半导体层304及披覆层600包括相似的材料，所以可以同时去除每个第一半导体层304各自的端部及披覆层600的一部分(被虚置栅极结构1200及栅极间隔物1300覆盖)。第一半导体层304的端部及披覆层600的一部分可以使用“拉回(pull-back)”工艺来去除(例如，蚀刻)，以通过初始拉回距离来拉回第一半导体层304及披覆层600，并使得第一半导体层304的末端终止(例如，使其对齐)于栅极间隔物1300下方。应当理解的是，拉回距离(即，每个第一半导体层304被蚀刻的程度，或拉回)可以任意增加或减少。在第二半导体层306包括Si，且第一半导体层304(连同披覆层600)包括Si1-xGex的范例中，拉回工艺可以包括氯化氢(HCl)气体各向同性蚀刻工艺，其在不蚀刻Si的情况下蚀刻SiGe。因此，第二半导体层306在此工艺期间可保持实质上的完整。
对应于图2B的操作226。图14是在各个制作阶段之一的纳米结构晶体管装置300的透视图，包括内侧间隔物1400。如图14所示，可以沿每个第一半导体层304的蚀刻端以及沿第一半导体层304及第二半导体层306的每一个各自的端部(沿X轴方向)来形成内侧间隔物1400。
内侧间隔物1400可以通过化学气相沉积(CVD)或通过氮化物的单层掺杂(monolayer doping,MLD)及随后通过间隔物RIE来顺应性地形成。可以使用例如共形沉积工艺及随后的各向同性或各向异性回蚀刻来沉积内侧间隔物1400，以去除鳍片结构400A～鳍片结构400D(图12)的侧壁上及半导体基板302的表面上的过量间隔物材料。内侧间隔物1400的材料可以由与栅极间隔物1300(例如，氮化硅)相同或不同的材料来形成。例如，内侧间隔物1400可以由氮化硅、碳氮化硅硼、碳氮化硅、氮氧化硅碳、或任何其他类型的介电材料(例如，介电常数小于约5的介电材料)来形成，适用于形成晶体管的绝缘栅极侧壁间隔物。
对应于图2B的操作226。图15是在各个制作阶段之一的纳米结构晶体管装置300透视图，包括外延结构1500。如图15所示出的范例，在各自的源极/漏极凹槽1304中形成外延结构1500。外延结构1500耦合至鳍片结构400A～鳍片结构400D(图12)各自的端部(沿X轴方向)，例如每个第二半导体层306各自的“缩短”或“蚀刻”端。
每个外延结构1500可以包括硅锗(SiGe)、砷化铟(InAs)、砷化铟镓(InGaAs)、锑化铟(InSb)、砷化锗(GeAs)、锑化锗(GeSb)、铟磷化铝(InAlP)、磷化铟(InP)、任何其他合适的材料、或前述的组合。可以在每个第二半导体层306的露出端上使用外延层生长工艺来形成外延结构1500。例如，生长工艺可以包括选择性外延成长(selective epitaxial growth,SEG)工艺、CVD沉积技术(例如，气相外延(vapor-phase epitaxy,VPE)及/或超高真空化学气相沉积(ultra-high vacuum CVD,UHV-CVD)、分子束外延、或其他合适的外延工艺。在一些实施例中，外延结构1500的底表面可以与隔离结构504的顶表面齐平。在其他实施例中，外延结构1500的底表面可以低于隔离结构504的顶表面。
可以应用原位掺杂(In-situ doping,ISD)以形成掺杂外延结构1500，从而为纳米结构晶体管装置300创建接面。例如，当纳米结构晶体管装置300配置为n型时，外延结构1500可以通过向其中注入n型掺质，例如砷(As)、磷(P)等来掺杂。当纳米结构晶体管装置300配置为p型时，外延结构1500可以通过向其中注入p型掺质，例如硼(B)等来掺杂。
在一些其他实施例中，两个相邻的外延结构1500可以融合。对于此实施例，在之前的制作阶段中在对应的鳍片结构400之间可以不形成介电层(例如，氮化物基介电层700、第二氧化物基层702、第三氧化物基层800)，因此融合的外延结构1500形成在对应的鳍片结构400之间。因此，在此相邻的鳍片结构400之间可能没有形成高介电常数介电结构1100。例如，在制作阶段(例如，对应于图2A的操作210-操作214)，氮化物基介电层700、第二氧化物基层702及第三氧化物基层800可以不被形成在两个相邻的鳍片结构400之间(并且进而在其间没有形成高介电常数介电结构1100)，这可以允许从相邻的鳍片结构400各自生长的外延结构1500彼此融合。
对应于图2B的操作230。图16是在各个制作阶段之一的纳米结构晶体管装置300的透视图，包括层间电介质(ILD)1600。如图16所示出的范例，层间电介质1600(沿X轴方向)形成在每个虚置栅极结构1200的两侧上，以覆盖外延结构1500及第三氧化物基层800，其中接触蚀刻停止层1602设置在层间电介质1600与外延结构1500、第三氧化物基层800之间。
首先可以在外延结构1500、第三氧化物基层800及虚置栅极结构1200上方形成接触蚀刻停止层1602。接触蚀刻停止层1602可以在后续的蚀刻工艺中起到蚀刻停止层的作用，并且可以包括合适的材料，例如氧化硅、氮化硅、氮氧化硅、前述的组合或其类似物，以及可以通过合适的形成方法例如CVD、物理气相沉积(physical vapor deposition,PVD)、前述的组合或其类似方法来形成。接触蚀刻停止层1602的厚度可以为介于约5埃至约50埃之间的范围，包括端点值(例如，5埃、15埃、25埃、35埃、45埃及50埃)或任何其他合适的厚度。
接着，在接触蚀刻停止层1602上方形成层间电介质1600。层间电介质1600沿X轴方向延伸。在一些实施例中，层间电介质1600由介电材料来形成，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅玻璃(BSG)、掺硼的磷硅酸盐玻璃(BPSG)、无掺杂的硅酸盐玻璃(USG)、任何其他合适的材料、或其类似物，并且可以通过任何合适的方法来沉积，例如CVD、PECVD或FCVD。接着，可以执行平坦化工艺(例如CMP工艺)以使层间电介质1600的顶表面齐平。CMP也可以去除掩模1205及设置在掩模1205上方的接触蚀刻停止层1602的一部分。在一些实施例中，在平坦化工艺后，层间电介质1600的顶表面与虚置栅极结构1200的顶表面齐平。
对应于图2B的操作232。图17A、图17B分别是在各个制作阶段之一的纳米结构晶体管装置300的透视图及沿X轴方向切割的剖视图，其中形成有源栅极结构1700(有时称为金属栅极结构)。
在形成层间电介质1600并露出虚置栅极结构1200(图16)之后，依次去除虚置栅极结构1200、蚀刻停止层1202及第一半导体层304。虚置栅极结构1200及蚀刻停止层1202可以通过蚀刻工艺例如RIE、化学氧化物移除(chemical oxide removal,COR)、或任何其他合适的工艺来去除。在去除虚置栅极结构1200及蚀刻停止层1202之后，每个鳍片结构400A～鳍片结构400D的顶表面(例如，最顶部的第二半导体层306的顶表面)被露出。除了顶表面之外，每个鳍片结构400的侧壁(面向Y轴方向)可以被露出。接着，通过应用选择性蚀刻(例如，盐酸(HCl))从每个鳍片结构400去除第一半导体层304，同时保持第二半导体层306实质上的完整。在去除第一半导体层304之后，可以露出每个第二半导体层306的各自的底表面及顶表面。
接着，于操作232中，形成一个或多个有源栅极结构1700(有时称为栅极结构)。在一些实施例中，每个有源栅极结构包括栅极电介质及栅极金属。例如，如图17B，每个有源栅极结构1700包括栅极电介质1702及栅极金属1704。
如图17A所示，有源栅极结构1700可以设置在虚置栅极结构1200及第一半导体层304所留下的暴露凹穴中。在一些实施例中，设置在第二半导体层306上方的有源栅极结构1700在Z轴方向上的高度可以为介于约5纳米至30纳米之间的范围内，包括端点值(例如，5纳米、7纳米、10纳米、15纳米、20纳米、25纳米及30纳米)。在一些实施例中，设置在第二半导体层306上方的有源栅极结构1700在Y轴方向上的宽度可以为介于约9纳米至约100纳米之间的范围内，包括端点值(例如，9纳米、10纳米、15纳米、20纳米、30纳米、40纳米、50纳米、60纳米、70纳米、80纳米、90纳米及100纳米)。
在一些实施例中，彼此垂直的分布设置的第二半导体层306的子集(subset)被共同配置为纳米结构场效晶体管(field effect transistors,FET)装置的通道结构。在一些实施例中，多个此子集可以共同配置为纳米结构FET装置的通道结构。多层第二半导体层306包括纳米结构(例如，纳米片、纳米线等)并导致多个纳米结构在垂直方向上彼此间隔开。每个纳米结构的至少一端耦合至外延结构1500。在此实施例中，由栅极电介质及栅极金属所形成的栅极结构1700包绕多个纳米结构的每一个。在一些实施例中，如图17B所示，高介电常数介电结构1100可以设置在分离的通道结构之间。
如图17B所示，栅极电介质1702包绕每个第二半导体层306，例如包绕垂直于Y轴方向的顶表面、底表面以及侧壁。栅极电介质1702可以由不同的高介电常数电介质材料或类似的高介电常数电介质材料来形成。例如高介电常数介电材料包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)、前述的组合的金属氧化物或硅酸盐。栅极电介质1702可以包括多个高介电常数电介质材料的堆叠。可以使用任何合适的方法来沉积栅极电介质1702，包括例如分子束沉积(MBD)、原子层沉积(ALD)、PECVD、或其类似方法。在一些实施例中，栅极电介质1702可以可选地包括实质上薄的氧化物(例如，SiOx)层。
栅极金属1704可以包绕每个第二半导体层306，其中栅极电介质1702设置在栅极金属1704与第二半导体层306之间。因此，有源栅极结构1700跨骑(straddle)通道结构。具体来说，栅极金属1704可以包括多个沿Z轴方向彼此抵接的栅极金属部分。每个栅极金属部分不仅可以沿水平平面(例如X轴方向及Y轴方向扩展的平面)延伸，也可以沿垂直方向(例如Z轴方向)延伸。因此，两个相邻的栅极金属部分可以邻接在一起以包绕其对应的第二半导体层306中的一层，其中栅极电介质1702设置在栅极金属1704与第二半导体层306之间。
栅极金属1704可以包括多种金属材料的堆叠。例如，栅极金属1704可以是p型功函数层、n型功函数层、前述的多层、任何其他合适的材料、或前述的组合。功函数层也可以称为功函数金属。范例的p型功函数金属可以包括氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、硅化锆(ZrSi2)、硅化钼(MoSi2)、硅化钽(TaSi2)、硅化镍(NiSi2)、氮化钨(WN)、其他合适的p型功函数材料、或前述的组合。范例n型功函数金属可以包括钛(Ti)、银(Ag)、钛铝(TaAl)、碳化钽铝(TaAlC)、氮化钛铝(TiAlN)、碳化钛(TaC)、碳氮化钛(TaCN)、氮硅化钽(TaSiN)、锰(Mn)、锆(Zr)、其他合适的n型功函数材料、或前述的组合。功函数值与功函数层的材料成分相关联，因此，功函数层的材料被选择来调整其功函数值，从而在将要形成的装置中实现目标临界电压Vt。功函数层可以通过CVD、物理气相沉积(PVD)、ALD及/或其他合适的工艺来沉积。
如图17B所示，高介电常数介电结构1100设置在栅极结构1700之间并沿X轴方向隔离栅极结构1700。高介电常数介电结构1100包括沿X轴方向延伸到栅极结构中的第一部分。每个高介电常数介电结构1100具有沿Y轴方向延伸并横跨外延结构1500及包含纳米结构的第二半导体层306的长度方向。高介电常数介电结构包括在垂直方向中低于第一部分的第二部分(有时称为底表面)。
对应于图2B的操作234。图18A、图18B是在各个制作阶段之一的纳米结构晶体管装置300的透视图及沿X轴方向的剖视图，包括栅极切割结构1802、栅极切割结构1804及栅极切割结构1806。为了清楚起见，图18B是对应于沿图18A所示的A-A剖面切割(例如，沿有源栅极结构1700之一的长度方向)的纳米结构晶体管装置300的剖视图。
在形成有源栅极结构1700后，可以去除栅极金属1704的上部。在一些实施例中，通过平坦化工艺(例如CMP工艺)来去除栅极金属1704的上部，直到再次露出高介电常数介电结构1100的图案化部分(如图18B所示)。接着，通过蚀刻工艺回蚀栅极金属1704的剩余部分，从而使高介电常数介电结构1100的图案化部分突出到栅极金属1704的顶表面上方。高介电常数介电结构1100的图案化部分可以分割栅极金属1704，导致形成多个栅极金属段1704A、栅极金属段1704B、栅极金属段1704C及栅极金属段1704D。
接着，在栅极金属1704上方选择性地形成导电层1800，并且在导电层1800上方形成介电层1801。导电层1800被配置以降低栅极金属1704的电阻。在一些实施例中，导电层1800可以包括钨(W)。导电层1800可以选择性地形成在栅极金属1704上方，但不形成在高介电常数介电结构1100的图案化部分上方。在一些实施例中，介电层1801可以包括氮化硅、氮氧化硅(SiON)、碳化硅(SiC)、其他合适的绝缘材料、或前述的组合。
在一些实施例中，在形成导电层1800之前，可以在栅极金属1704(例如，栅极金属段1704A～栅极金属段1704D)的顶表面上执行表面处理工艺以产生一些氢自由基，接着在经上述处理过的栅极金属1704的顶表面上使用前驱物进行沉积工艺，以在栅极金属段1704A～栅极金属段1704D上选择性地形成导电层1800。表面处理工艺可以包括使用氢气(H2)以产生氢自由基。前驱物可以与氢自由基反应以选择性地形成导电层1800，此前驱物可以包括含钨(W)材料，例如六氟化钨(WF6)或六氯化钨(WCl6)。
接着，可以在介电层1801中形成栅极切割结构1802、栅极切割结构1804及栅极切割结构1806。在一些实施例中，栅极切割结构1802、栅极切割结构1804及栅极切割结构1806可以包括氮化硅、氮氧化硅(SiON)、碳化硅(SiC)、其他合适的绝缘材料、或前述的组合。在沉积介电层1801之后，其可以被图案化以形成沟槽，此沟槽延伸穿过其中并露出高介电常数介电结构1100的图案化部分。接着通过使用上述绝缘材料中的至少一种来填充沟槽而形成栅极切割结构1802、栅极切割结构1804及栅极切割结构1806。栅极切割结构1802、栅极切割结构1804及栅极切割结构1806可以用于进一步电性隔离栅极金属段1704A～栅极金属段1704D。例如，栅极切割结构1802可以电性隔离栅极金属段1704A及栅极金属段1704B；栅极切割结构1804可以电性隔离栅极金属段1704B及栅极金属段1704C；以及栅极切割结构1806可以电性隔离栅极金属段1704C及栅极金属段1704D。在一些其他实施例中，导电层1800可以整体地形成在工件上方，例如覆盖栅极金属1704及高介电常数介电结构1100的图案化部分两者。因此，在导电层1800上方沉积介电层1801之后，上述沟槽可以形成为延伸穿过介电层1801及导电层1800两者，从而使栅极切割结构电性隔离栅极金属段1704A～栅极金属段1704D。
根据一些实施例，栅极金属段1704A～栅极金属段1704D可以作为多个晶体管各自的栅极。作为非限制性范例，栅极金属段1704A可以作为第一纳米结构晶体管的栅极，此第一纳米结构晶体管具有鳍片结构400A的第二半导体层306作为其传导通道；栅极金属段1704B可以作为第二纳米结构晶体管的栅极，此第二纳米结构晶体管具有鳍片结构400B的第二半导体层306作为其传导通道；栅极金属段1704C可以作为第三纳米结构晶体管的栅极，此第三纳米结构晶体管具有鳍片结构400C的第二半导体层306作为其传导通道；以及栅极金属段1704D可以作为第四纳米结构晶体管的栅极，此第四纳米结构晶体管具有鳍片结构400D的第二半导体层306作为其传导通道。此外，在每个传导通道各自的端部上所形成的外延结构1500可以作为对应纳米结构晶体管各自的源极及漏极。
在一些其他实施例中，两个以上相邻的栅极金属段可以融合作为一单个栅极金属(段)以包绕两个以上的鳍片结构。在此情况下，此两个以上经融合的栅极金属段可以起到纳米结构晶体管的栅极的作用，此纳米结构晶体管具有此两个以上的鳍片结构作为其传导通道(有时称为多通道晶体管)。为了制作此多通道晶体管并同时保持一些其他具有单通道的晶体管，在沉积栅极电介质1702及栅极金属1704之前，可以选择性地去除此相邻鳍片结构400之间的高介电常数介电结构1100的至少一大部分。作为可替代方案，两个相邻鳍片结构400之间的高介电常数介电结构1100的至少一大部分被栅极金属1704取代。因此，在抛光栅极金属1704的上部时，除了分别包绕鳍片结构400的栅极金属段之外，栅极金属1704的一部分可以保留作为连接至两个以上的栅极金属段，这允许两个以上的栅极金属段彼此融合并形成多通道晶体管的栅极。栅极金属1704的此部分可以是直接设置在高介电常数介电结构1100的底表面上方。
作为可替代方案的实施例中，可以在沉积栅极电介质1702及栅极金属1704之前，去除形成在(多通道晶体管的)相邻的鳍片结构400之间的整个高介电常数介电结构1100，而一些其他高介电常数介电结构1100可以保留在(通道晶体管各自的)相邻的鳍片结构400之间。因此，在抛光栅极金属1704的上部时，除了分别包绕鳍片结构400的栅极金属段之外，栅极金属1704的一部分可以保留作为连接至两个以上的栅极金属段，这允许两个以上的栅极金属段彼此融合并形成多通道晶体管的栅极。因此，栅极金属1704的此部分可以承继高介电常数介电结构1100(在此实施例中不存在)的底表面的轮廓(例如，U形)。
虽然方法200的上述操作是用来形成n型或p型的纳米结构晶体管装置300，但应当理解的是，方法200不限于此。换句话说，方法200可用于形成具有n型及p型两者的纳米结构晶体管的纳米结构晶体管装置。
例如，通过在第一区域及第二区域各自形成具有不同导电类型的鳍片结构(例如，鳍片结构400)，在半导体基板的第一区域可以被定义为形成多个n型纳米结构晶体管，以及在半导体基板的第二区域可以被定义为形成多个p型纳米结构晶体管。在形成鳍片结构之前，可以在第一区域中形成p型井；以及可以在第二区域中形成n型井。接着，可以从p型井形成包括交替的p型第一半导体层及第二半导体层的第一鳍片结构；可以从n型井形成包括交替的n型第一半导体层及第二半导体层的第二鳍片结构。在一些实施例中，从p型井形成的鳍片结构将具有小于从n型井形成的鳍片结构的宽度。例如，如图18A、图18B所示的鳍片结构400A及鳍片结构400B可以从n型井形成。鳍片结构400C及鳍片结构400D可以从p型井形成。鳍片结构400C及鳍片结构400D在X轴方向上的宽度可以小于鳍片结构400A及鳍片结构400B的宽度。通过在第一区域及第二区域各自执行特定操作来执行方法200的其余操作，可以在第一区域及第二区域各自形成n型纳米结构晶体管及p型纳米结构晶体管。例如，当形成用于n型及p型纳米结构晶体管的外延结构时(例如，图2B的操作228)，可以在第一区域及第二区域各自执行对应的操作。
在本公开的一方面，公开一种半导体装置。此半导体装置包括第一通道结构，沿第一方向延伸；第二通道结构，沿第一方向延伸，并且与第一通道结构间隔开；以及高介电常数介电结构，沿第一方向延伸，并且设置于第一通道结构与第二通道结构之间；其中高介电常数介电结构具有底表面，底表面包括最底部以及从最底部升高的至少一第一平台部。在一实施例中，底表面还包括从最底部升高的第二平台部。在一实施例中，第一平台部及第二平台部各自沿第二横向方向远离最底部延伸，第二横向方向垂直于第一方向。在一实施例中，底表面还包括第一倾斜部及第二倾斜部。在一实施例中，第一倾斜部将最底部连接至第一平台部，以及第二倾斜部将最底部连接至第二平台部。在一实施例中，最底部与第一倾斜部之间的角度、或最底部与第二倾斜部之间的角度中的任一者为等于或小于30度。在一实施例中，最底部与第一平台部之间的高度差为等于或小于约2纳米。在一实施例中，第一通道结构及第二通道结构的每一个包括在垂直方向上彼此间隔开的多个纳米结构。在一实施例中，半导体装置还包括至少一介电层，介电层沿沟槽内衬设置，沟槽插入在第一通道结构及第二通道结构之间；其中高介电常数介电结构设置在介电层上方。在一实施例中，介电层包括至少一部分插入在高介电常数介电结构的底表面中的最底部及第一平台部之间。在一实施例中，半导体装置还包括：第一金属栅极结构，跨骑第一通道结构；以及第二金属栅极结构，跨骑第二通道结构；其中第一金属栅极结构及第二金属栅极结构至少通过高介电常数介电结构彼此隔离。
在本公开的另一方面，公开一种半导体装置。此半导体装置包括多个第一纳米结构，在垂直方向上彼此间隔开，每个第一纳米结构沿第一方向延伸；第一栅极结构，沿第二方向延伸，并且至少部分地包绕每个第一纳米结构，第二方向垂直于第一方向；第一外延结构，沿第一方向相邻于第一栅极结构而设置，第一外延结构耦合至每个第一纳米结构的一端；以及高介电常数介电结构，沿第二方向相邻于第一栅极结构而设置；其中高介电常数介电结构包括沿第二方向延伸到第一栅极结构中的第一部分。在一实施例中，高介电常数介电结构具有沿第一方向延伸并跨越第一外延结构及第一纳米结构的长度方向。在一实施例中，高介电常数介电结构包括在垂直方向中低于第一部分的第二部分。在一实施例中，第一部分的底表面与第二部分的底表面之间的高度差为等于或小于约2纳米。在一实施例中，半导体装置还包括：多个第二纳米结构，在垂直方向上彼此间隔开，每个第二纳米结构沿第一方向延伸；第二栅极结构，沿第二方向延伸，并且包绕每个第二纳米结构；以及第二外延结构，沿第一方向相邻于第二栅极结构而设置，第二外延结构耦合至每个第二纳米结构的一端。在一实施例中，高介电常数介电结构设置在第一栅极结构及第二栅极结构之间，以将第一栅极结构与第二栅极结构电性隔离。
在本公开的又一方面，公开一种半导体装置的制作方法。此半导体装置的制作方法包括：形成彼此平行的第一鳍片结构及第二鳍片结构，其中第一鳍片结构及第二鳍片结构的每一个各自包括多个半导体通道层，半导体通道层彼此交替地以各自的多个半导体牺牲层间隔开；形成半导体披覆层，半导体披覆层沿第一鳍片结构及第二鳍片结构的每一个的侧壁延伸；使用氮化物基介电层内衬于在第一鳍片结构及第二鳍片结构之间的沟槽；使用氧化物基层填充沟槽；以及使用高介电常数介电结构取代半导体披覆层的一部分、氮化物基介电层的一部分以及氧化物基层的一部分。在一实施例中，使用高介电常数介电结构取代半导体披覆层的一部分、氮化物基介电层的一部分以及氧化物基层的一部分的步骤还包括：将氧化物基层的上部凹蚀；蚀刻氮化物基介电层，同时使经凹蚀的氧化物基层保持实质上完整；蚀刻半导体披覆层，同时使经凹蚀的氧化物基层及经蚀刻的氮化物基介电层保持实质上完整；以及沉积高介电常数介电材料以形成高介电常数介电结构。在一实施例中，半导体装置的制作方法还包括：取代第一鳍片结构的半导体牺牲层与半导体披覆层的第一部分以形成第一栅极结构，第一栅极结构包绕第一鳍片结构的每个半导体通道层；以及取代第二鳍片结构的半导体牺牲层与半导体披覆层的第二部分以形成第二栅极结构，第二栅极结构包绕第二鳍片结构的每个半导体通道层；其中第一栅极结构及第二栅极结构至少通过高介电常数介电结构彼此隔离。
以上概述数个实施例的特征，以使本公开所属技术领域中技术人员可以更加理解本公开实施例的观点。本公开所属技术领域中技术人员应理解，可轻易地以本公开实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本公开所属技术领域中技术人员也应理解，此类等效的结构并无悖离本公开的精神与范围，且可在不违背本公开的精神和范围下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体装置，包括：
一第一通道结构，沿一第一方向延伸；
一第二通道结构，沿所述第一方向延伸，并且与所述第一通道结构间隔开；以及
一高介电常数介电结构，沿所述第一方向延伸，并且设置于所述第一通道结构与所述第二通道结构之间；其中
所述高介电常数介电结构具有一底表面，所述底表面包括一最底部以及从所述最底部升高的至少一第一平台部。
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