TW202203329A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202203329A
TW202203329A TW110125064A TW110125064A TW202203329A TW 202203329 A TW202203329 A TW 202203329A TW 110125064 A TW110125064 A TW 110125064A TW 110125064 A TW110125064 A TW 110125064A TW 202203329 A TW202203329 A TW 202203329A
Authority
TW
Taiwan
Prior art keywords
layer
gate
structures
fin structure
dummy
Prior art date
Application number
TW110125064A
Other languages
English (en)
Inventor
詹易叡
潘冠廷
江國誠
程冠倫
王志豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202203329A publication Critical patent/TW202203329A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種半導體裝置，包括沿著第一橫向方向延伸的第一主動鰭狀物結構以及第二主動鰭狀物結構。此半導體裝置包括虛置鰭狀物結構，亦沿著第一橫向方向延伸，其設置於第一主動鰭狀物結構與第二主動鰭狀物結構之間。虛置鰭狀物結構包括被配置以引起耦接至第一主動鰭狀物結構的端點的第一源極／汲極結構與耦接至第二主動鰭狀物結構的端點的第二源極／汲極結構的機械變形的材料。

Description

半導體裝置
本發明實施例是關於一種半導體裝置，特別是關於一種全繞式閘極(gate-all-around)電晶體裝置，其包括機械變形(mechanically deformed)的源極／汲極結構。
半導體積體電路(integrated circuit, IC)產業已經歷指數型成長。在積體電路的材料和設計上的技術進展已經產生了數個積體電路世代，每一個世代比先前的世代具有更小且更複雜的電路。在積體電路發展的過程中，隨著幾何尺寸（例如：使用製造過程可以產生的最小元件或線）縮減的同時，功能密度（例如：每一個晶片面積內互相連接的裝置數量）通常也在增加。尺寸縮減製程通常藉由增加生產效率和降低伴隨的成本而提供好處。這樣的尺寸縮減也增加了積體電路結構（例如三維電晶體）與製程的複雜度，為了實現這些進步，在積體電路加工和製造方面需要有類似的發展。舉例來說，當裝置尺寸持續縮減時，場效電晶體的裝置效能（例如與各種缺陷相關的裝置效能劣化）跟製造成本變得更具挑戰性。雖然一般用來解決這種挑戰的方法是足夠的，但並非在所有方面都完全令人滿意。
本揭露提供一種半導體裝置，包括沿著第一橫向方向延伸的第一主動鰭狀物結構以及第二主動鰭狀物結構。此半導體裝置包括虛置鰭狀物結構，亦沿著第一橫向方向延伸，其設置於第一主動鰭狀物結構與第二主動鰭狀物結構之間。虛置鰭狀物結構包括被配置以引起耦接至第一主動鰭狀物結構的端點的第一源極／汲極結構與耦接至第二主動鰭狀物結構的端點的第二源極／汲極結構的機械變形的材料。
本揭露提供一種半導體裝置，包括半導體裝置包括第一電晶體，配置為第一導電類型。第一電晶體包括第一主動鰭狀物結構，以及耦接至第一主動鰭狀物結構的端點的第一源極／汲極結構。此半導體裝置包括配置為與第一導電類型不同的第二導電類型的第二電晶體。第二電晶體包括第二主動鰭狀物結構，以及耦接至第二主動鰭狀物結構的端點的第二源極／汲極結構。半導體裝置包括設置於第一電晶體旁的第一虛置鰭狀物結構，以及設置於第二電晶體旁的第二虛置鰭狀物結構。第一虛置鰭狀物結構包括第一材料，其被配置為引起第一源極／汲極結構的第一類型變形。第二虛置鰭狀物結構包括與第一材料不同的介電材料，其被配置為引起第二源極／汲極結構的第二類型變形。
本揭露提供一種半導體裝置製造方法，包括形成複數個沿著第一橫向方向延伸的鰭狀物結構。此方法包括形成設置於複數個鰭狀物結構的相鄰兩個之間的虛置鰭狀物結構，其中虛置鰭狀物結構亦沿著第一橫向方向延伸，且包括可變形材料。此方法包括凹蝕複數個鰭狀物結構的每一個的相應的端點部分。此方法包括形成源極／汲極結構，其耦接至兩個相鄰的鰭狀物結構中的每一個的相應的端點。此方法包括使虛置鰭狀物結構的可變形材料變形，以施加拉伸應力或者壓縮應力於耦接至兩個相鄰的鰭狀物結構中的每一個的源極／汲極結構上。
以下內容提供了許多不同的實施例或範例，用於實施所提供之標的之不同部件。組件和配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上或上方，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。此外，本揭露實施例在不同範例中可重複使用參考數字及/或字母。此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，其中可能用到與空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」及類似的用詞，這些空間相對用語係為了便於描述圖示中一個（些）元件或部件與另一個（些）元件或部件之間的關係，這些空間相對用語包含使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
在現今的半導體裝置製造過程中，多數的半導體裝置（例如場效電晶體）製造於單一晶圓上。非平坦式電晶體裝置架構，例如基於鰭狀物的電晶體（通常稱為「鰭式場效電晶體(FinFETs)」），相較於平坦式電晶體可提供裝置密度的提升以及效能的提升。一些先進的非平坦式電晶體裝置架構，例如奈米片(nanosheet)（或奈米線(nanowire)）電晶體，相較於鰭式場效電晶體可進一步地提供更佳的效能。相較於通道被閘極結構部分地圍繞（例如：跨越(straddle)）的鰭式場效電晶體，通常奈米片電晶體包括環繞一個或多個奈米片的整個周長的閘極結構，以提升對通道電流的控制。舉例來說，在具有相似尺寸的鰭式場效電晶體與奈米片電晶體中，奈米片電晶體可提供更大的驅動電流(Ion )、較小的次臨界漏電流(subthreshold leakage current) (Ioff )等。這樣具有完全環繞通道的閘極結構的電晶體通常稱為全繞式閘極(gate-all-around, GAA)電晶體。
本揭露提供各種包括數個全繞式閘極電晶體的全繞式閘極電晶體裝置的實施例。各個全繞式閘極電晶體包括相應的機械變形的源極／汲極結構。藉由在源極／汲極結構上施加這樣的機械變形技術，全繞式閘極電晶體的效能可顯著地提升。舉例來說，當本文所述的全繞式閘極電晶體被配置為n型，源極／汲極結構可被機械拉伸（例如：被施加拉伸應力），其可增強這樣的n型全繞式閘極電晶體的電子遷移率；以及當本文所述的全繞式閘極電晶體被配置為p型，源極／汲極結構可被機械壓縮（例如：被施加壓縮應力），其可增強這樣的p型全繞式閘極電晶體的電洞遷移率。
第一圖根據本揭露的一個或多個實施例繪示形成非平面電晶體裝置的方法100的流程圖。舉例來說，方法100的至少一些操作（或步驟）可用來形成全繞式閘極電晶體裝置，例如奈米片電晶體裝置、奈米線電晶體裝置、垂直電晶體裝置等等。此外，方法100可用來形成具有對應的導電類型的全繞式閘極電晶體裝置，舉例來說，n型全繞式閘極電晶體裝置或p型全繞式閘極電晶體裝置。本文使用的「n型」一詞可指稱具有電子做為導電載子的電晶體的導電類型；以及「p型」一詞可指稱具有電洞做為導電載子的電晶體的導電類型。
應注意的是，方法100僅為例示，並非旨在限制本揭露。因此，應理解的是，可在第1圖的方法100之前、期間或之後提供額外的操作，且一些其他的操作可能在本文僅簡短描述。在各種實施例中，方法100的操作可與第2、3、4、5、6、7、8、9、10、11、12、13、14、16、17以及19圖中顯示的例示性全繞式閘極電晶體裝置在各種製造階段的透視圖相關。為了明確繪示，第15、18以及20圖提供分別對應於第14、17以及19圖的例示性全繞式閘極電晶體的剖面視圖。
簡要地概述，方法100從操作102開始，其提供由數個第一半導體層與數個第二半導體層所覆蓋的基板。接著，方法100進行到操作104，其形成一個或多個鰭狀物結構。接著，方法進行到操作106，其形成一個或多個隔離結構。接著，方法進行到操作108，其形成包覆層(cladding layer)。接著，方法進行到操作110，其形成一個或多個虛置鰭狀物結構。接著，方法進行到操作112，其形成高介電常數介電層。接著，方法進行到操作114，其形成一個或多個虛置閘極結構。接著，方法進行到操作116，其移除各個鰭狀物結構相應的端點部分。接著，方法進行到操作118，其形成內部間隔物。接著，方法進行到操作120，其形成源極／汲極結構。接著，方法進行到操作122，其形成層間介電質。接著，方法進行到操作124，其移除虛置閘極結構以及第一半導體層。接著，方法進行到操作126，其圖案化高介電常數介電層。接著，方法進行到操作128，其使得源極／汲極結構變形。接著，方法進行到操作130，其形成主動閘極結構。接著，方法進行到操作132，其形成一個或多個閘極切斷結構。
如上所述，第2至20圖各個以透視圖或剖面圖繪示在第1圖的方法100的各個製造階段的n型或p型全繞式閘極電晶體裝置200的一部分。舉例來說，第2至14、16至17、以及19圖繪示全繞式閘極電晶體裝置200的透視圖；以及第15、18以及20圖繪示全繞式閘極電晶體裝置200沿著剖面A-A’（分別繪示於第14、17與19圖中）的剖面圖，其對應於沿著閘極溝槽或者主動閘極結構的長度方向切割的剖面。雖然第2至20圖繪示全繞式閘極電晶體裝置200，應理解的是，全繞式閘極電晶體裝置200可包括一些其他裝置，例如電感器、保險絲、電容器、線圈等，為了清楚起見，其並未顯示於第2至20圖中。
對應於第1圖的操作102，第2圖為包括在各個製造階段之一中形成於半導體基板202上的數個第一半導體層210與數個第二半導體層220的全繞式閘極電晶體裝置200的透視圖。如第2圖中繪示的例子所示，半導體層210與220在半導體基板202上形成為堆疊。
半導體基板202包括半導體材料基板，例如矽。替代地，半導體基板202可包括其他元素半導體材料，例如鍺。半導體基板202亦可包括化合物半導體，例如碳化矽、砷化鎵、砷化銦和磷化銦。半導體基板202可包括合金半導體，諸如矽鍺、碳化矽鍺、磷砷化鎵及磷化銦鎵。在一實施例中，半導體基板202包括磊晶層。例如，半導體基板202可以具有在塊體半導體上方的磊晶層。此外，半導體基板202可以包括絕緣體上覆半導體(semiconductor on insulator, SOI)結構。舉例來說，半導體基板202可包括藉由例如氧離子佈植分離(separation by implanted oxygen, SIMOX)的製程或者其他適合技術（例如晶圓接合或研磨）來形成的埋置氧化物(buried oxide, BOX)層。
第一半導體層210與第二半導體層220交替地設置於彼此的頂部（例如：沿著Z方向）以形成堆疊。舉例來說，其中一個第二半導體層220設置於其中一個第一半導體層210上，接著其中一個第一半導體層210設置於其中一個第二半導體層220上，依此類推。
堆疊可以包括任意數量的交替設置的半導體層210和220。半導體層210和220可以具有不同的厚度。第一半導體層210從一層到另一層可具有不同的厚度。第二半導體層220從一層到另一層可具有不同的厚度。半導體層210和220中的每一個的厚度可以在幾奈米到幾十奈米的範圍。堆疊的第一層可以比其他半導體層210和220更厚。在一實施例中，每個第一半導體層210的厚度在約5奈米(nm)到約20奈米的範圍，並且每個第二半導體層220的厚度在約5奈米到約20奈米的範圍。
兩種半導體層210與220具有不同的組成。在各種實施例中，兩種半導體層210與220的組成在層與層之間提供不同的氧化速率及／或不同的蝕刻選擇性。在一實施例中，半導體層210包括矽鍺(Si1-x Gex )，以及半導體層包括矽(Si)。在一實施例中，半導體層220的每一個為矽，其可為無摻雜的或者實質上無摻雜的（亦即，外來摻雜劑濃度(extrinsic dopant concentration)為約0 cm-3 至約1x1017 cm-3 ），其中例如，當形成層220時不特意進行摻雜（例如：摻雜矽）。
在各種實施例中，半導體層220可被特意地摻雜。舉例來說，當全繞式閘極電晶體裝置200被配置為n型時（且以增強模式(enhancement mode)運作），各個半導體層220可為以p型摻質摻雜的矽，例如以硼(B)、鋁(Al)、銦(In)、以及鎵(Ga)摻雜；以及當全繞式閘極電晶體裝置200被配置為p型時（且以增強模式(enhancement mode)運作），各個半導體層220可為以n型摻質摻雜的矽，例如以磷(P)、砷(As)、銻(Sb)摻雜。在另一個例子中，當全繞式閘極電晶體裝置200被配置為n型時（且以空乏模式(depletion mode)運作），各個半導體層220可為以n型摻質摻雜的矽；以及當全繞式閘極電晶體裝置200被配置為p型時（且以空乏模式(depletion mode)運作），各個半導體層220可為以p型摻質摻雜的矽。在一些實施例中，各個半導體層210為包括少於50%的莫耳比例的Ge的Si1-x Gex (x ＜ 0.5)。舉例來說，為Si1-x Gex 的半導體層210可包括約15%至35%的莫耳比例的Ge。此外，在第一半導體層210之間可包括不同的組成，以及在第二半導體層220之間可包括不同的組成。
半導體層210與半導體層220之中的任一個可包括其他材料，舉例來說，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及／或銻化銦的化合物半導體，例如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、及／或GaInAsP的合金半導體、或上述的組合。可基於提供不同氧化速率及／或蝕刻選擇性來選擇半導體層210與半導體層220的材料。
可從基板202磊晶成長半導體層210與220。舉例來說，可以分子束磊晶製程(molecular beam epitaxy, MBE)製程、例如有機金屬化學氣相沉積 (metal organic CVD, MOCVD) 製程的化學氣相沉積(CVD)製程、及／或其他適合的磊晶成長製程來成長各個半導體層210與220。在磊晶成長期間，半導體基板202的晶體結構朝上延伸，造成半導體層210與220具有和半導體基板202相同的晶體取向(crystal orientation)。
對應於第1圖的操作104，第3圖為包括數個鰭狀物結構300A、300B、300C、300D、300E及300F（有時可被稱為鰭狀物結構300）的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。各個鰭狀物構造300沿著橫向方向（例如：X方向）拉長，其可包括彼此交錯的半導體層210與220的堆疊。雖然在第3圖（以及後續的圖式）中繪示的實施例中顯示六個鰭狀物結構，應理解的是，當保持在本揭露的範圍內時，全繞式閘極電晶體裝置200可包括任何數量的鰭狀物結構。
藉由例如光微影及蝕刻技術來圖案化半導體層210、220與半導體基板202，以形成鰭狀物結構300。舉例來說，在半導體層210的頂部上方形成遮罩層（其可包括多層，例如墊氧化物層以及上方的墊氮化物層）（第2圖）。墊氧化物層可為包括氧化矽的薄膜，其藉由例如熱氧化製程來形成。墊氧化物層可作為半導體層210（或者在一些其他實施例中的半導體層220）的頂部以及上方的墊氮化物層之間的黏合層。在一些實施例中，墊氮化物層以氮化矽、氮氧化矽、碳氮化矽等、或上述的組合來形成。墊氮化物層可藉由例如低壓化學氣相沉積(low-pressure chemical vapor deposition, LPCVD)或電漿輔助化學氣相沉積(Plasma-Enhanced CVD, PECVD)來形成。
可藉由光微影技術來圖案化遮罩層。通常，光微影技術使用光阻材料（未繪示）進行沉積、照射（曝光）以及顯影以移除光阻材料的一部分。剩下的光阻材料在隨後的製程步驟（例如蝕刻）中保護下方的材料，例如在這個例子裡為遮罩層。舉例來說，光阻材料被用來圖案化墊氧化物層以及墊氮化物層，以形成圖案化遮罩302，如第3圖中所示。
圖案化遮罩302隨後被用來圖案化半導體層210、220以及基板202露出的部分以形成溝槽（或開口）311，從而定義在相鄰的溝槽311之間的鰭狀物結構300，如第3圖中所繪示。當形成多重鰭狀物結構時，這樣的溝槽可被設置於任何相鄰的鰭狀物結構之間。在一些實施例中，藉由在半導體層210、220以及基板202中蝕刻溝槽來形成鰭狀物結構300，例如藉由反應式離子蝕刻(reactive ion etch, RIE)、中子束蝕刻(neutral beam etch, NBE)等、或上述的組合。蝕刻步驟可為非等向性的。在一些實施例中，溝槽311可為彼此平行的條狀（當由頂部觀看時），並且彼此緊密間隔。在一些實施例中，溝槽311可為連續的，且圍繞鰭狀物結構300。
對應於第1圖的操作106，第4圖為包括隔離區／結構400的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。如第4圖繪示的例子所示，每個隔離結構400可設置於任何相鄰的鰭狀物結構300之間，且部分地嵌入相鄰的鰭狀物結構的相應下部部分。
由絕緣材料形成的隔離結構400可將相鄰的主動結構（例如：鰭狀物結構300）彼此之間電性隔離。絕緣材料可為氧化物，例如氧化矽、氮化物等、或上述的組合，並且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition, HDP-CVD)、流動式化學氣相沉積(flowable CVD, FCVD)（例如：遠端電漿系統中沉積基於化學氣相沉積(CVD-based)的材料，並且後硬化(post curing)以使之轉化為另一種材料，例如氧化物）等等、或上述的組合。可使用其他絕緣材料及／或其他形成製程。在一例子中，絕緣材料為藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，可執行退火製程。可以平坦化製程（例如化學機械研磨(CMP)製程）移除任何多餘的絕緣材料，且形成共平面的絕緣材料的頂面以及圖案化遮罩302的頂面（未繪示）。在一些其他實施例中，可藉由平坦化製程移除圖案化遮罩302。
接著，絕緣材料被凹蝕以形成隔離結構400，如第4圖中所示，其有時被稱為淺溝槽隔離(STIs)。隔離結構400被凹蝕，使得鰭狀物結構300從相鄰的隔離結構400之間突出。隔離結構(STIs)400的各個頂面可具有平坦表面（如圖所示）、凸面、凹面（例如凹陷(dishing)）、或上述的組合。隔離結構400的頂面可藉由適當的蝕刻步驟而形成平面、凸面及／或凹面。可使用可接受的蝕刻製程來凹蝕隔離結構400，例如對隔離結構400的材料具有選擇性的蝕刻製程。舉例來說，乾式蝕刻或濕式蝕刻使用稀釋氫氟酸(DHF)來執行以凹蝕隔離結構400。
對應於第1圖的操作108，第5圖為包括包覆層500的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。如第5圖繪示的例子所示，包覆層500可沿著各個鰭狀物結構300的頂面與側壁延伸。
形成隔離結構400之後，可在鰭狀物結構300上共形地(conformally)沉積包覆層500。舉例來說，包覆層500可形成以覆蓋各個鰭狀物結構300的頂面（與設置在其間的圖案化遮罩302，如果仍存在），並沿著各個鰭狀物結構300的側壁延伸。在各種實施例中，包覆層500可從鰭狀物結構300磊晶成長。如此一來，大部分包覆層500形成在鰭狀物結構300周圍，而少數包覆層500形成為覆蓋隔離結構400，如第5圖所示。包覆層500可包括與交錯的第一半導體層及第二半導體層的其中之一相同的材料，舉例來說，作為犧牲層的功能的半導體層。如下所述，半導體層210可被移除以導致半導體層220被主動閘極結構環繞。因此，在半導體層210包括矽鍺的例子中，包覆層500亦可包括矽鍺。
對應於第1圖的操作110，第6圖為包括數個虛置鰭狀物結構600A、600B、600C、600D以及600E（有時可被稱為虛置鰭狀物結構600）的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。各個與鰭狀物結構平行延伸（例如：沿著X方向拉長）的虛置鰭狀物結構600形成於相鄰的鰭狀物結構300之間以及隔離結構400的其中之一上。在第6圖的例子中，虛置鰭狀物結構600B設置於相鄰的鰭狀物結構300B與300C之間。
在各種實施例中，各個虛置鰭狀物結構600包括應力層。變形之後，應力層被配置為對相鄰的結構施加某種類型的機械變形。舉例來說，當全繞式閘極電晶體裝置200被配置為n型時，虛置鰭狀物結構600的應力層在變形之後可在一個或更多形成為相鄰於虛置鰭狀物結構600的裝置結構（例如：沿著鰭狀物結構300的源極／汲極結構）上施加、傳遞或者引發拉伸應力／應變。藉由在裝置結構上引發拉伸應力，在這樣的裝置結構中的矽的晶格可被拉伸，其可導致在n型全繞式閘極電晶體裝置200運作期間有更高的電子遷移率。在另一個例子中，當全繞式閘極電晶體裝置200配置為p型，虛置鰭狀物結構600的應力層在變形之後可在一個或更多形成為相鄰於虛置鰭狀物結構600的裝置結構（例如：沿著鰭狀物結構300的源極／汲極結構）上施加、傳遞或者引發壓縮應力／應變。藉由在裝置結構上引發壓縮應力，在這樣的裝置結構中的矽的晶格可被壓縮，其可導致在p型全繞式閘極電晶體裝置200運作期間有更高的電洞遷移率。在源極／汲極結構上引發的拉伸應力與壓縮應力的細節將在下文參照第16圖討論。
虛置鰭狀物結構600可藉由以下製程中的至少一些來形成。舉例來說，界面層602可共形地沉積在鰭狀物結構300之間的溝槽311（第5圖）中。界面層602可為可選的。界面層602可包括介電材料，例如氮氧化矽(SiON)、碳化矽(SiC)、或上述的組合。可使用其他介電材料。可藉由原子層沉積(ALD)製程來沉積界面層602。
形成界面層602之後，在界面層602上沉積應力層604。在全繞式閘極電晶體裝置200被配置為n型的例子中，應力層604可包括可變形材料，例如氮化矽(SiN)。如下所述，應力層604稍後可藉由適合的製程來變形（例如：壓縮），其可依次拉伸相鄰的裝置結構（例如：在其上引發拉伸應力）。應理解的是，當保持在本揭露的範圍內時，應力層604可包括可在相鄰的裝置結構上引發拉伸應力的任何各種其他材料。在全繞式閘極電晶體裝置200被配置為p型的例子中，應力層604可包括可變形材料，例如矽鍺。如下所述，應力層604稍後可藉由適合的製程來變形（例如：擴展），其可依次壓縮相鄰的裝置結構（例如：在其上引發壓縮應力）。應理解的是，當保持在本揭露的範圍內時，應力層604可包括可在相鄰的裝置結構上引發壓縮應力的任何各種其他材料。可藉由例如化學氣相沉積(CVD)製程來形成應力層604。亦可使用其他製程。
對應於第1圖的操作112，第7圖為包括高介電常數介電層700的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。如第7圖繪示的例子所示，形成高介電常數介電層700以覆蓋各個可能已被凹蝕的虛置鰭狀物結構600的頂面。
沉積應力層604之後，可接著執行一蝕刻製程（有時稱為回蝕刻製程）以選擇性地移除各個虛置鰭狀物結構600的上部部分，同時使包覆層500實質上保持完整。蝕刻製程可為例如乾式蝕刻製程。在一些例子中，進行蝕刻製程，使得在蝕刻製程之後，虛置鰭狀物結構600的頂面比每個鰭狀物結構300的最頂部的半導體層220的頂面高約5至15奈米。
在虛置鰭狀物結構600被部分地回蝕刻之後，高介電常數介電層700可沉積於虛置鰭狀物結構600的頂部。舉例來說，高介電常數介電層700可填充回蝕刻應力層604（以及可選地，介面層602）的蝕刻製程所留下的空間。高介電常數介電層700可包括介電材料，例如氧化鉿(HfO2 )、氧化鋯(ZrO2 )、氧化鋁鉿(HfAlOx )、氧化矽鉿(HfAlOx )、氧化鋁(Al2 O3 )、或上述的組合。在一些實施例中，高介電常數介電層700的底面可比每個鰭狀物結構300的最頂部的半導體層220的頂面高約5至15奈米。
接著，執行化學機械研磨(CMP)製程以平坦化工件（例如：部分形成的全繞式閘極電晶體裝置200）的頂面。CMP製程涉及將研磨漿施加到工件的表面。研磨漿包括蝕刻化學劑以及固體粒子。接著，使研磨頭(polishing head)在工件的表面上移動，並且在工件上的化學和機械力導致以實質上相近的速率從工件上去除材料，從而形成平坦的表面。在一些實施例中，可在CMP製程期間移除圖案化遮罩302。在一些實施例中，CMP製程可移除包覆層500、虛置鰭狀物結構600以及高介電常數介電層700在圖案化遮罩302上的部分，同時使圖案化遮罩302保持完整，如以下圖式所示。
對應於第1圖的操作114，第8圖為包括一個或多個虛置閘極結構800的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。如第8圖繪示的例子所示，虛置閘極結構800可形成於工件上，其沿著橫向方向（例如：Y方向）延伸，此橫向方向與結構300及600沿著延伸的方向垂直。在各種實施例中，虛置閘極結構設置於可能稍後形成主動（例如：金屬）閘極結構之處。
在形成高介電常數介電層700之後，可在鰭狀物結構300、包覆層500以及虛置鰭狀物結構600（由高介電常數介電層700覆蓋或保護）所共有的實質上平坦的頂面上形成蝕刻停止層802。在本文，「實質上平坦」一詞是指當結構與平面的偏離在本發明所屬技術領域所習知的半導體製程方法的固有的統計原子層級變化之內。蝕刻停止層802可包括氧化矽。可藉由沉積製程來形成蝕刻停止層802，例如CVD（例如PECVD、HARP、或上述的組合）製程、ALD製程、其他可利用的製程、或上述的組合。
接著，在蝕刻停止層802上形成虛置閘極結構800。在一些實施例中，虛置閘極結構800包括虛置閘極介電質（未繪示）以及虛置閘極（未繪示）。遮罩805可形成於虛置閘極結構800上。為了形成虛置閘極結構800，形成一介電層於蝕刻停止層802上。此介電層可為例如：氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、上述的多層等，並且可被沉積或熱生長。
接著在介電層上形成閘極層，並且在閘極層上形成遮罩層。可在介電層上沉積閘極層，並接著平坦化，例如藉由CMP。可在閘極層上沉積遮罩層。閘極層可由例如多晶矽形成，儘管亦可使用其他材料。遮罩層可由例如氮化矽等形成。
在形成上述各層之後（例如：介電層、閘極層、以及遮罩層），可使用適合的微影以及蝕刻技術來圖案化遮罩層以形成遮罩805。遮罩805的圖案接著藉由適合的蝕刻技術被轉移至閘極層以及介電層上，以形成虛置閘極結構800。各個虛置閘極結構800覆蓋各個鰭狀物結構300與虛置鰭狀物結構600的對應的中心部分（例如：通道區）。
對應於第1圖的操作116，第9圖為鰭狀物結構300的相應的端點部分被移除的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。如第9圖繪示的例子所示，並未被虛置閘極結構800（以及對應的閘極間隔物900）覆蓋的各個鰭狀物結構300的端點部分可被移除。
形成虛置閘極結構800之後，在各個虛置閘極結構800的相對的側壁（沿著X方向）上形成閘極間隔物900。閘極間隔物900可為低介電常數間隔物，且可由適合的介電材料形成，例如氧化矽、碳氮氧化矽等。可使用任何適合的沉積方法來形成閘極間隔物900，例如熱氧化、化學氣相沉積(CVD)等。第9圖中繪示且描述的閘極間隔物900的形狀以及形成方法僅為非限制性的例子，也可能為其他形狀或形成方法。這些以及其他變化完全旨在包括於本揭露的範圍內。
接著，可藉由例如以虛置閘極結構800作為蝕刻遮罩的非等向性蝕刻來移除未被虛置閘極結構800以及閘極間隔物900覆蓋的鰭狀物結構300的端點部分，儘管亦可使用其他適合的蝕刻製程。當鰭狀物結構300的端點部分被移除，便形成源極／汲極凹槽903。各個源極／汲極凹槽903可露出各個半導體層210與220的相應的「縮短的」端點（沿著X方向）。在形成源極／汲極凹槽903的同時，可移除未被虛置閘極結構800和閘極間隔物900覆蓋的高介電常數介電層700的一部分和包覆層500的一部分。
在一些實施例中，高介電常數介電層700包括介電常數大於約7的高介電常數介電材料，且虛置鰭狀物結構600的應力層604與介面層602各個包括介電常數小於約7的低介電常數介電材料，其可導致高介電常數介電層700與虛置鰭狀物結構600具有不同的蝕刻選擇性（例如：蝕刻速率）。舉例來說，在移除高介電常數介電層700未被虛置閘極結構800覆蓋的部分之後，若在虛置鰭狀物結構600上的高介電常數介電層700的蝕刻選擇性相對較高的話，則直接在高介電常數介電層700被移除的部分下方的虛置鰭狀物結構600可實質上保持完整。
當半導體層210與220的端點露出時（例如：當形成源極／汲極凹槽903時），各個半導體層210的相應的端點與包覆層500（被虛置閘極結構800與閘極間隔物900覆蓋）的部分可同時被移除，因為半導體層210與包覆層500包括相似的材料。可藉由「回拉(pull-back)」製程來移除（例如：蝕刻）半導體層210的端點部分與包覆層500的部分，將半導體層210與包覆層500拉回初始的回拉距離，使得半導體層210的端點終止於閘極間隔物900下方（例如：與其對齊）。應理解的是，回拉距離（亦即：各個半導體層210被蝕刻或回拉的程度）可任意地增加或減少。在半導體層220包括Si且半導體層210包括Si1-x Gex 的例子中，回拉製程可包括氯化氫(HCl)氣體等向性蝕刻製程，其在未攻擊Si的情況下蝕刻SiGe。如此一來，半導體層220在此製程可實質上保持完整。
對應於第1圖的操作118，第10圖為包括沿著鰭狀物結構300的內部間隔物1000的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。如第10圖繪示的例子所示，間隔物1000可沿著各個半導體層210被蝕刻的端點形成，以及沿著各個半導體層210與220的相應的端點（沿著Y方向）形成。
可藉由化學氣相沉積(CVD)、或者藉由氮化物的單層摻雜(MLD)接著間隔物RIE來共形地形成內部間隔物1000。可藉由例如共形的沉積製程來沉積內部間隔物1000，以及藉由隨後的等向性或非等向性回蝕刻來移除鰭狀物結構300的側壁上以及半導體基板202的表面上的多餘的間隔物材料。內部間隔物1000的材料可與閘極間隔物900的材料相同或不同（例如：氮化矽）。舉例來說，內部間隔物1000可由氮化矽、碳氮化矽硼、碳氮化矽、碳氮氧化矽、或任何其他類型的適合用來形成電晶體的絕緣閘極側壁間隔物的介電材料（例如：具有小於5的介電常數的介電材料）來形成。
對應於第1圖的操作120，第11圖為包括源極／汲極結構1100的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。如第11圖繪示的例子所示，源極／汲極結構1100對應地形成於源極／汲極凹槽903中。源極／汲極結構1100耦接至鰭狀物結構300的對應的端點（沿著X方向），例如：各個半導體層220的相應的「縮短的」或「被蝕刻的」端點。
源極／汲極結構1100可各個包括矽鍺(SiGe)、砷化銦(InAs)、砷化銦鎵(InGaAs)、銻化銦(InSb)、砷化鍺(GeAs)、銻化鍺(GeSb)、磷化鋁銦(InAlP)、磷化銦(InP)、或上述的組合。可使用磊晶層成長製程在各個半導體層220露出的端點上形成源極／汲極結構1100。舉例來說，此成長製程可包括選擇性磊晶成長(selective epitaxial growth, SEG)製程，CVD沉積技術（例如，氣相磊晶(vapor-phase epitaxy, VPE)及／或超高真空CVD(ultra-high vacuum CVD, UHV-CVD)），分子束磊晶、或其他適合的磊晶製程。在一些實施例中，源極／汲極結構1100的底面可與隔離結構400的頂面齊平，如第11圖中的實線所示。在一些其他實施例中，源極／汲極結構1100的底面可低於隔離結構400的頂面，如第11圖中的虛線所示。
可使用原位摻雜(In-situ doping, ISD)以形成摻雜源極／汲極結構1100，從而產生用於全繞式閘極電晶體裝置200的接面。舉例來說，當全繞式閘極電晶體裝置200配置為n型時，可藉由將n型摻質（例如：砷(As)、磷(P)等）佈植進入源極／汲極結構1100來摻雜。當全繞式閘極電晶體裝置200配置為p型時，可藉由將p型摻質（例如：硼(B)等）佈植進入源極／汲極結構1100來摻雜。
對應於第1圖的操作122，第12圖為包括層間介電質(ILD)1200的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。如第12圖繪示的例子所示，層間介電質1200形成於各個虛置閘極結構800的相對側（沿著X方向）以覆蓋源極／汲極結構1100與虛置鰭狀物結構600，其之間設置接觸蝕刻停止層1202。
接觸蝕刻停止層1202可首先形成於源極／汲極結構1100、虛置鰭狀物結構600、以及虛置閘極結構800上。接觸蝕刻停止層1202在後續蝕刻製程中可作為蝕刻停止層的功能，並且可包括適合的材料，例如氧化矽、氮化矽、氮氧化矽、上述的組合、或類似者，且可藉由適合的形成方法來形成，例如CVD、PVD、上述的組合等等。
接著，層間介電質1200形成於接觸蝕刻停止層1202上。在一些實施例中，層間介電質1200由介電材料形成，例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼矽酸鹽玻璃(borosilicate glass, BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass, BPSG)、無摻雜矽化物玻璃(undoped silicate glass, USG)、或類似者，且可藉由任何適合的方法沉積，例如CVD、PECVD、或FVCD。接著，可執行例如化學機械研磨(CMP)製程的平坦化製程以達到層間介電質1200的齊平的頂面。化學機械研磨製程亦可移除遮罩805（第11圖）以及蝕刻停止層1202設置於遮罩805上的部分。在一些實施例中，在平坦化製程之後，層間介電質1200的頂面與虛置閘極結構800的頂面齊平。
對應於第1圖的操作124，第13圖為其中虛置閘極結構800、蝕刻停止層802、圖案化遮罩302（如果仍在）、以及半導體層210實質上被移除的全繞式閘極電晶體裝置200的在各種製造階段的其中之一的透視圖。如第13圖繪示的例子所示，在移除虛置閘極結構800、蝕刻停止層802、圖案化遮罩302、以及半導體層210之後，形成閘極溝槽1300。此外，與彼此垂直分開的半導體層220被懸掛。
形成層間介電質1200且露出虛置閘極結構800之後，依序移除虛置閘極結構800、蝕刻停止層802、圖案化遮罩302（如果仍在）、以及半導體層210。可藉由蝕刻製程來移除虛置閘極結構800、蝕刻停止層802、圖案化遮罩302（如果仍在），例如RIE或化學氧化物移除(chemical oxide removal, COR)。移除虛置閘極結構800、蝕刻停止層802、圖案化遮罩302之後，露出各個鰭狀物結構300的頂面（例如：最頂部的半導體層210的頂面）。除了頂面之外，也可露出各個鰭狀物結構300的側壁（面對Y方向）。接著，藉由施加選擇性蝕刻（例如：氯化氫(HCl)）來從各個鰭狀物結構300移除半導體層210，同時使半導體層220實質上保持完整。移除半導體層210之後，可露出各個半導體層220的相應的底面與頂面。
對應於第1圖的操作126，第14圖為包括一個或多個遮罩1400的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。為了清楚起見，第15圖為全繞式閘極電晶體裝置200沿著第14圖中標示的剖面A-A’（例如：沿著閘極溝槽1300的縱向）切割的對應的剖面圖。
如第14至15圖繪示的例子所示，遮罩1400可形成於閘極溝槽1300上方及其中（如第15圖中的虛線所示）以覆蓋一些虛置鰭狀物結構600，例如：虛置鰭狀物結構600B與600D。遮罩1400亦可覆蓋設置於虛置鰭狀物結構上的閘極溝槽1300中的高介電常數介電層700的相應的部分。接著，可執行蝕刻製程以移除高介電常數介電層700並未被遮罩1400覆蓋的部分（例如：高介電常數介電層700設置於虛置鰭狀物結構600A、600C與600E上方的部分）。在使用遮罩1400圖案化閘極溝槽1300中的高介電常數介電層700之後，遮罩1400可被移除。
在一些實施例中，保留或者圖案化部分的高介電常數介電層700可有助於電性隔離複數個電晶體的對應的閘極。舉例來說，可藉由保留高介電常數介電層700的部分來將環繞各個半導體層220（將參照第17至18圖描述）的主動閘極結構切割或者分隔成多個部分或多個段落。如此一來，各個包括相應的閘極（例如：主動閘極結構的一個或複數個分隔的部分）的相應的電晶體可被定義，以下將參照第19至20圖來描述進一步的細節。
對應於第1圖的操作128，第16圖為執行製程1601以將各個虛置閘極結構的應力層604變形的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。製程1601被配置為導致各個虛置閘極結構600的應力層604經歷某種類型的機械變形，從而在相鄰的源極／汲極結構1100上引發拉伸或壓縮應力。
在各種實施例中，當全繞式閘極電晶體裝置200配置為n型，執行製程1601可包括在約600 ºC至800ºC的高溫下將應力層604退火約30至60分鐘。此外，當退火應力層604時，工件可放置於具有惰性氣體（例如：氮氣）的反應室中。當執行退火製程1601時，各個虛置閘極結構600的應力層604的矽鍺可被壓縮（如實線1603所示），其可引發與虛置閘極結構600相鄰的源極／汲極結構1100的拉伸應力／應變。如此一來，源極／汲極結構1100的原子之間的距離可被拉開，其可有利地增加在n型全繞式閘極電晶體裝置200中傳導的電子遷移率。
當全繞式閘極電晶體裝置200配置為p型，執行製程1601可包括在約400 ºC至600ºC的高溫下將應力層604氧化約30至90分鐘。此外，當氧化應力層604時，工件可放置於具有氫氧化物氣體（例如：氧化氫）的反應室中。執行氧化製程1601之後，各個虛置閘極結構600的應力層604的矽鍺可被擴展（如虛線1605所示）以變成氧化鍺（GeOx ），其可引發與虛置閘極結構600相鄰的源極／汲極結構1100的壓縮應力／應變。如此一來，源極／汲極結構1100的原子之間的距離可被壓縮，其可有利地增加在p型全繞式閘極電晶體裝置200中傳導的電洞遷移率。
對應於第1圖的操作130，第17圖為包括一個或多個主動閘極結構1700的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。為了清楚起見，第18圖為全繞式閘極電晶體裝置200沿著第17圖中標示的剖面A-A’（例如：沿著主動閘極結構1700的縱向）切割的對應的剖面圖。
在一些實施例中，各個主動閘極結構包括閘極介電質與閘極金屬。在第18圖的例子中，各個主動閘極結構1700包括閘極介電質1702與閘極金屬1704。
如第18圖所示，閘極介電質1702環繞各個半導體層220（例如：頂面與底面以及與Y方向垂直的側壁）。閘極介電質1702可由不同的高介電常數介電材料或者相似的高介電常數介電材料形成。高介電常數介電材料的例子包括氧化金屬或者Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽化物，以及上述的組合。閘極介電質1702可包括多重高介電常數介電材料的堆疊。可藉由任何適合的方法沉積閘極介電質1702，例如分子束沉積(molecular beam deposition, MBD)、原子層沉積(ALD)、PECVD等。在一些實施例中，閘極介電質1702可以可選地包括實質上的薄氧化物（例如: SiOx ）層。
閘極金屬1704可環繞各個在其間設置閘極介電質1702的半導體層220。特別地，閘極金屬1704可包括沿著Z方向彼此鄰接的數個閘極金屬區段。各個閘極金屬區段可不僅沿著水平平面（例如：在X方向與Y方向延伸的平面）延伸，也沿著垂直方向（例如：Z方向）延伸。如此一來，相鄰的兩個閘極金屬區段可彼此鄰接以圍繞相應的在其間設置閘極介電質1702的半導體層220。
閘極金屬1704可包括多重金屬材料的堆疊。舉例來說，閘極金屬1704可為p型功函數層、n型功函數層、以上的多層、或上述的組合。功函數層亦可稱為功函數金屬。p型功函數層的例子可包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、WN、其他適合的p型功函數材料、或上述的組合。n型功函數層的例子可包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他適合的n型功函數材料、或上述的組合。功函數值與功函數層的材料組成有關，並且因此，功函數層的材料被選來調整其功函數值，使得在將要形成的裝置中達到目標臨界電壓Vt 。可藉由CVD、物理氣相沉積(PVD)、ALD、及／或其他示合的製程來沉積一層或多層功函數層。
對應於第1圖的操作132，第19圖為包括閘極切斷結構1902及1904的全繞式閘極電晶體裝置200在各種製造階段的其中之一的透視圖。為了清楚起見，第20圖為全繞式閘極電晶體裝置200沿著第19圖中標示的剖面A-A’（例如：沿著主動閘極結構1700之一的縱向）切割的對應的剖面圖。
形成主動閘極結構1700之後，閘極金屬1704的上部部分可被移除。在一些實施例中，以平坦化製程（例如CMP製程）移除閘極電極層156的上部部分，直到高介電常數介電層700的圖案化部分（如第20圖中所示）再次露出。接著，藉由蝕刻製程回蝕刻閘極金屬1704的剩餘部分，因此導致高介電常數介電層700的圖案化部分突出至閘極金屬1704的頂面上方。高介電常數介電層700的圖案化部分可切割閘極金屬1704，其導致形成數個閘極金屬1704A、1704B、以及1704C。以虛置鰭狀物結構600B以及高介電常數介電層700設置於其上的部分分隔閘極金屬1704A與1704B；並且以虛置鰭狀物結構600D以及高介電常數介電層700設置於其上的部分分隔閘極金屬1704B與1704C。
接著，導電層1900選擇性地形成於閘極金屬1704上，並且介電層1901形成於導電層1900上。導電層1900被配置為減少閘極金屬1704的電阻。在一些實施例中，導電層1900可包括鎢(W)。導電層1900可選擇性地形成於閘極金屬1704上，但未形成於高介電常數介電層700被圖案化的部分上。在一些實施例中，介電層1901可包括氮化矽、氮氧化矽(SiON)、碳化矽(SiC)、其他適合的絕緣材料、或上述的組合。
在一些實施例中，在形成導電層1900之前，可在閘極金屬1704（例如：閘極金屬段落1704A至C）的頂面上執行表面處理製程以產生一些氫自由基，並且接著在閘極金屬1704的頂面上執行前驅物沉積製程以選擇性地在閘極金屬段落1704A至C上形成導電層1900。表面處理製程可包括使用氫氣(H2 )以產生氫自由基。前驅物可包括含鎢材料，例如六氟化鎢(WF6 )或六氯化鎢(WCl6 )，其可與氫自由基反應以選擇性地形成導電層1900。
接著，可在介電層1901中形成閘極切斷結構1902與1904。在一些實施例中，閘極切斷結構1902與1904可包括氮化矽、氮氧化矽(SiON)、碳化矽(SiC)、其他可應用的絕緣材料、或上述的組合。在沉積介電層1901之後，其可被圖案化以形成延伸穿過介電層1901的溝槽，且露出高介電常數介電層700圖案化的部分。可接著藉由以至少一種前述的絕緣材料填充溝槽來形成閘極切斷結構1902與1904。可使用閘極切斷結構1902與1904以進一步電性隔離閘極金屬段落1704A至C。舉例來說，閘極切斷結構1902可電性隔離閘極金屬段落1704A與1704B；並且閘極切斷結構1904可電性隔離閘極金屬段落1704B與1704C。在一些其他實施例中，導電層1900可整體地形成於工件上，例如覆蓋閘極金屬1704與高介電常數介電層700圖案化的部分。如此一來，在導電層1900上沉積介電層1901之後，可形成上述的溝槽以延伸穿過介電層1901與導電層1900，從而導致閘極切斷部件與閘極金屬段落1704A至C電性隔離。
根據各種實施例，閘極金屬段落1704A至C可作為數個電晶體的相應的閘極。作為非限制性的例子，閘極金屬段落1704A可作為第一全繞式閘極電晶體的閘極，其具有鰭狀物結構300A至B的半導體層220作為導電通道；閘極金屬段落1704B可作為第二全繞式閘極電晶體的閘極，其具有鰭狀物結構300C至D的半導體層220作為導電通道；以及閘極金屬段落1704C可作為第三全繞式閘極電晶體的閘極，其具有鰭狀物結構300E至F的半導體層220作為導電通道。此外，形成在各個導電通道的相應的端點上的源極／汲極1100可作為對應的全繞式閘極電晶體的相應的源極與汲極。
儘管以上描述的方法100的操作針對形成n型或p型之中的任一種全繞式閘極電晶體，應理解的是方法100並不限於此。換句話說，方法100可用來形成同時具有n型和p型全繞式閘極電晶體的全繞式閘極電晶體裝置，其中n型全繞式閘極電晶體各個具有機械拉伸的源極／汲極結構，並且p型全繞式閘極電晶體各個具有機械壓縮的源極／汲極結構。
舉例來說，可定義半導體基板的第一區以形成數個n型全繞式閘極電晶體，並且定義半導體基板的第二區以形成數個p型全繞式閘極電晶體，其藉由在第一區與第二區裡形成具有不同的導電類型的鰭狀物結構（例如：300）來達成。形成鰭狀物結構之前，可在第一區中形成p型井；並且在第二區中形成n型井。接著，可從p型井形成包括交錯的p型的第一及第二半導體層的第一鰭狀物結構；並且可從n型井形成包括交錯的n型的第一及第二半導體層的第二鰭狀物結構。藉由以分別在第一和第二區中執行某些操作來執行方法100的其餘操作，可以分別在第一和第二區中形成n型全繞式閘極電晶體和p型全繞式閘極電晶體。例如，當形成用於n型和p型全繞式閘極電晶體的虛置鰭狀物結構時（例如，第1圖的操作114），可以分別在第一區和第二區中執行對應的操作。在另一個例子中，當形成用於n型和p型全繞式閘極電晶體的源極／汲極結構時（例如，第1圖的操作120），可以分別在第一區和第二區中執行相對應的操作。在另一個例子中，當用於n型和p型全繞式閘極電晶體的虛置鰭狀物結構變形時（例如，第1圖的操作128），可分別在第一區和第二區中執行相應的操作。
在本揭露的一種面向中，揭露一種半導體裝置。此半導體裝置包括沿著第一橫向方向延伸的第一主動鰭狀物結構以及第二主動鰭狀物結構。此半導體裝置包括虛置鰭狀物結構，亦沿著第一橫向方向延伸，其設置於第一主動鰭狀物結構與第二主動鰭狀物結構之間。虛置鰭狀物結構包括被配置以引起耦接至第一主動鰭狀物結構的端點的第一源極／汲極結構與耦接至第二主動鰭狀物結構的端點的第二源極／汲極結構的機械變形的材料。
在一些實施例中，材料包括變形的氮化矽。在一些實施例中，變形的氮化矽被配置為施加拉伸應力至第一源極／汲極結構與第二源極／汲極結構。在一些實施例中，第一源極／汲極結構與第二源極／汲極結構之中的每一個包括n型摻質。在一些實施例中，材料包括變形的矽鍺。在一些實施例中，變形的矽鍺被配置為施加壓縮應力至第一源極／汲極結構與第二源極／汲極結構。在一些實施例中，第一源極／汲極結構與第二源極／汲極結構之中的每一個包括p型摻質。在一些實施例中，第一主動鰭狀物結構包括垂直地與彼此分隔的複數個第一半導體層，以及第二主動鰭狀物結構包括垂直地與彼此分隔的複數個第二半導體層。在一些實施例中，更包括主動閘極結構，沿著與第一橫向方向垂直的第二橫向方向延伸，此主動閘極結構包括環繞複數個第一半導體層中的每一個的第一部分以及環繞複數個第二半導體層中的每一個的第二部分。在一些實施例中，更包括高介電常數介電質材料，沉積於虛置鰭狀物結構的頂面上。
在本揭露的另一種面向中，揭露一種半導體裝置。此半導體裝置包括第一電晶體，配置為第一導電類型。第一電晶體包括第一主動鰭狀物結構，以及耦接至第一主動鰭狀物結構的端點的第一源極／汲極結構。此半導體裝置包括配置為與第一導電類型不同的第二導電類型的第二電晶體。第二電晶體包括第二主動鰭狀物結構，以及耦接至第二主動鰭狀物結構的端點的第二源極／汲極結構。半導體裝置包括設置於第一電晶體旁的第一虛置鰭狀物結構，以及設置於第二電晶體旁的第二虛置鰭狀物結構。第一虛置鰭狀物結構包括第一材料，其被配置為引起第一源極／汲極結構的第一類型變形。第二虛置鰭狀物結構包括與第一材料不同的介電材料，其被配置為引起第二源極／汲極結構的第二類型變形。
在一些實施例中，第一材料包括變形的氮化矽，其被配置為施加拉伸應力至第一源極／汲極結構。在一些實施例中，第一源極／汲極結構包括n型摻質。在一些實施例中，第二介電材料包括變形的氧化鍺，其被配置為施加壓縮應力至第二源極／汲極結構。在一些實施例中，第二源極／汲極結構包括p型摻質。在一些實施例中，第一主動鰭狀物結構與第二主動鰭狀物結構包括垂直地與彼此分隔的複數個半導體層。
在本揭露的另一種面向中，揭露一種半導體裝置製造方法。此方法包括形成複數個沿著第一橫向方向延伸的鰭狀物結構。此方法包括形成設置於複數個鰭狀物結構的相鄰兩個之間的虛置鰭狀物結構，其中虛置鰭狀物結構亦沿著第一橫向方向延伸，且包括可變形材料。此方法包括凹蝕複數個鰭狀物結構的每一個的相應的端點部分。此方法包括形成源極／汲極結構，其耦接至兩個相鄰的鰭狀物結構中的每一個的相應的端點。此方法包括使虛置鰭狀物結構的可變形材料變形，以施加拉伸應力或者壓縮應力於耦接至兩個相鄰的鰭狀物結構中的每一個的源極／汲極結構上。
在一些實施例中，可變形材料包括氮化矽，使可變形材料變形的步驟包括將可變形材料退火至高溫，從而導致拉伸應力施加於源極／汲極結構。在一些實施例中，可變形材料包括矽鍺，使可變形材料變形的步驟包括將可變形材料氧化，從而導致壓縮應力施加於源極／汲極結構。在一些實施例中，複數個鰭狀物結構的每一個包括垂直地與彼此分隔的複數個半導體層。
以上概述數個實施例之部件，使得在所屬技術領域中具有通常知識者可以更加理解本發明實施例的面向。在所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本發明實施例的精神與範圍，且他們能在不違背本發明實施例之精神和範圍下，做各式各樣的改變、取代和替換。
100:方法 102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132:操作 200:全繞式閘極電晶體裝置 202:半導體基板 210:第一半導體層 220:第二半導體層 300,300A,300B,300C,300D,300E,300F:鰭狀物結構 302:圖案化遮罩 311:溝槽 400:隔離結構 500:包覆層 600,600A,600B,600C,600D,600E:虛置鰭狀物結構 602:界面層 604:應力層 700:高介電常數介電層 800:虛置閘極結構 802:蝕刻停止層 805,1400:遮罩 900:閘極間隔物 903:源極／汲極凹槽 1000:內部間隔物 1100:源極／汲極結構 1200:層間介電質 1202:接觸蝕刻停止層 1300:閘極溝槽 1601:製程 1603:實線 1605:虛線 1700:主動閘極結構 1702:閘極介電質 1704,1704A,1704B,1704C:閘極金屬 1900:導電層 1902,1904:閘極切斷結構 A-A’:剖面
結合所附圖式來閱讀以下細節描述為理解本揭露的最佳方式。應注意的是，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為了能清楚地討論，可以任意地放大或縮小各種特徵的尺寸。 第1圖根據一些實施例繪示製造半導體裝置的例示性方法的流程圖。 第2、3、4、5、6、7、8、9、10、11、12、13、14、16、17以及19圖根據一些實施例繪示由第1圖的方法所製造的半導體裝置在各種製造階段的透視圖。 第15、18以及20圖根據一些實施例提供分別對應於第14、17以及19圖的例示性全繞式閘極(GAA)電晶體的剖面視圖。
200:全繞式閘極電晶體裝置
202:半導體基板
400:隔離結構
600:虛置鰭狀物結構
602:界面層
604:應力層
1100:源極/汲極結構
1200:層間介電質
1202:接觸蝕刻停止層
1300:閘極溝槽
1601:製程
1603:實線
1605:虛線

Claims (1)

  1. 一種半導體裝置，包括： 一第一主動鰭狀物結構以及一第二主動鰭狀物結構，沿著一第一橫向方向延伸；以及 一虛置鰭狀物結構，亦沿著該第一橫向方向延伸，其設置於該第一主動鰭狀物結構與該第二主動鰭狀物結構之間； 其中該虛置鰭狀物結構包括一材料，其被配置以引起耦接至該第一主動鰭狀物結構的端點的一第一源極／汲極結構與耦接至該第二主動鰭狀物結構的端點的一第二源極／汲極結構的機械變形(mechanical deformation)。
TW110125064A 2020-07-10 2021-07-08 半導體裝置 TW202203329A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/926,258 2020-07-10
US16/926,258 US11495677B2 (en) 2020-07-10 2020-07-10 Semiconductor devices and methods of manufacturing thereof

Publications (1)

Publication Number Publication Date
TW202203329A true TW202203329A (zh) 2022-01-16

Family

ID=77155503

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110125064A TW202203329A (zh) 2020-07-10 2021-07-08 半導體裝置

Country Status (5)

Country Link
US (2) US11495677B2 (zh)
EP (1) EP3937256A1 (zh)
JP (1) JP2022016407A (zh)
CN (1) CN113644067A (zh)
TW (1) TW202203329A (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7829407B2 (en) * 2006-11-20 2010-11-09 International Business Machines Corporation Method of fabricating a stressed MOSFET by bending SOI region
US7902005B2 (en) * 2007-11-02 2011-03-08 Infineon Technologies Ag Method for fabricating a fin-shaped semiconductor structure and a fin-shaped semiconductor structure
US8841701B2 (en) * 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8728885B1 (en) * 2012-12-27 2014-05-20 Globalfoundries Inc. Methods of forming a three-dimensional semiconductor device with a nanowire channel structure
US9431539B2 (en) * 2014-10-10 2016-08-30 Globalfoundries Inc. Dual-strained nanowire and FinFET devices with dielectric isolation
US9607901B2 (en) * 2015-05-06 2017-03-28 Stmicroelectronics, Inc. Integrated tensile strained silicon NFET and compressive strained silicon-germanium PFET implemented in FINFET technology
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9735269B1 (en) * 2016-05-06 2017-08-15 International Business Machines Corporation Integrated strained stacked nanosheet FET
US9755073B1 (en) * 2016-05-11 2017-09-05 International Business Machines Corporation Fabrication of vertical field effect transistor structure with strained channels

Also Published As

Publication number Publication date
US20220359712A1 (en) 2022-11-10
EP3937256A1 (en) 2022-01-12
JP2022016407A (ja) 2022-01-21
CN113644067A (zh) 2021-11-12
US20220013653A1 (en) 2022-01-13
US11495677B2 (en) 2022-11-08

Similar Documents

Publication Publication Date Title
TWI637430B (zh) 半導體裝置的形成方法
US11527430B2 (en) Semiconductor device and method
US20240213344A1 (en) Semiconductor devices and methods of manufacturing thereof
TW202201558A (zh) 製造半導體裝置的方法
TW202209438A (zh) 半導體裝置及其製造方法
US20220406920A1 (en) Semiconductor devices and methods of manufacturing thereof
US20230377999A1 (en) Formation method of shallow trench isolation
TWI801780B (zh) 半導體裝置的形成方法
CN115148671A (zh) 半导体器件上的电介质层及其形成方法
CN114121799A (zh) 半导体装置的制造方法
US11495677B2 (en) Semiconductor devices and methods of manufacturing thereof
US20220344460A1 (en) Semiconductor devices and methods of manufacturing thereof
TWI787817B (zh) 半導體元件的製造方法
US20230063087A1 (en) Semiconductor devices and methods of manufacturing thereof
CN218351470U (zh) 半导体装置
US11955385B2 (en) Semiconductor devices with dielectric passivation layer and methods of manufacturing thereof
US11942532B2 (en) Fin field-effect transistor and method of forming the same
US20230395693A1 (en) Semiconductor device and manufacturing method thereof
US20230155005A1 (en) Semiconductor device and method
US20230246092A1 (en) Semiconductor devices and methods of manufacturing thereof
US20230387271A1 (en) Semiconductor devices and methods of manufacturing thereof
TW202310422A (zh) 半導體裝置的形成方法
TW202305896A (zh) 半導體裝置的製造方法
TW202331819A (zh) 半導體結構形成的方法
TW202221772A (zh) 填充結構及其製造方法