CN113644067A - 半导体装置 - Google Patents

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CN113644067A
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CN
China
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layer
gate
fin structure
semiconductor
dummy
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CN202110733610.2A
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詹易叡
潘冠廷
江国诚
程冠伦
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

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Abstract

本公开实施例提出一种半导体装置。半导体装置包括沿着第一横向方向延伸的第一主动鳍状物结构以及第二主动鳍状物结构。此半导体装置包括虚置鳍状物结构，也沿着第一横向方向延伸，其设置于第一主动鳍状物结构与第二主动鳍状物结构之间。虚置鳍状物结构包括被配置以引起耦接至第一主动鳍状物结构的端点的第一源极/漏极结构与耦接至第二主动鳍状物结构的端点的第二源极/漏极结构的机械变形的材料。

Description

半导体装置
技术领域
本发明实施例涉及一种半导体装置，尤其涉及一种全绕式栅极(gate-all-around)晶体管装置，其包括机械变形(mechanically deformed)的源极/漏极结构。
背景技术
半导体集成电路(integrated circuit,IC)产业已经历指数型成长。在集成电路的材料和设计上的技术进展已经产生了多个集成电路世代，每一个世代比先前的世代具有更小且更复杂的电路。在集成电路发展的过程中，随着几何尺寸(例如：使用制造过程可以产生的最小元件或线)缩减的同时，功能密度(例如：每一个芯片面积内互相连接的装置数量)通常也在增加。尺寸缩减工艺通常通过增加生产效率和降低伴随的成本而提供好处。这样的尺寸缩减也增加了集成电路结构(例如三维晶体管)与工艺的复杂度，为了实现这些进步，在集成电路加工和制造方面需要有类似的发展。举例来说，当装置尺寸持续缩减时，场效晶体管的装置效能(例如与各种缺陷相关的装置效能劣化)跟制造成本变得更具挑战性。虽然一般用来解决这种挑战的方法是足够的，但并非在所有方面都完全令人满意。
发明内容
本公开的目的在于提出一种半导体装置，以解决上述至少一个问题。
本公开提供一种半导体装置，包括沿着第一横向方向延伸的第一主动鳍状物结构以及第二主动鳍状物结构。此半导体装置包括虚置鳍状物结构，亦沿着第一横向方向延伸，其设置于第一主动鳍状物结构与第二主动鳍状物结构之间。虚置鳍状物结构包括被配置以引起耦接至第一主动鳍状物结构的端点的第一源极/漏极结构与耦接至第二主动鳍状物结构的端点的第二源极/漏极结构的机械变形的材料。
本公开提供一种半导体装置，包括半导体装置包括第一晶体管，配置为第一导电类型。第一晶体管包括第一主动鳍状物结构，以及耦接至第一主动鳍状物结构的端点的第一源极/漏极结构。此半导体装置包括配置为与第一导电类型不同的第二导电类型的第二晶体管。第二晶体管包括第二主动鳍状物结构，以及耦接至第二主动鳍状物结构的端点的第二源极/漏极结构。半导体装置包括设置于第一晶体管旁的第一虚置鳍状物结构，以及设置于第二晶体管旁的第二虚置鳍状物结构。第一虚置鳍状物结构包括第一材料，其被配置为引起第一源极/漏极结构的第一类型变形。第二虚置鳍状物结构包括与第一材料不同的介电材料，其被配置为引起第二源极/漏极结构的第二类型变形。
本公开提供一种半导体装置制造方法，包括形成多个沿着第一横向方向延伸的鳍状物结构。此方法包括形成设置于多个鳍状物结构的相邻两个之间的虚置鳍状物结构，其中虚置鳍状物结构亦沿着第一横向方向延伸，且包括可变形材料。此方法包括凹蚀多个鳍状物结构的每一个的相应的端点部分。此方法包括形成源极/漏极结构，其耦接至两个相邻的鳍状物结构中的每一个的相应的端点。此方法包括使虚置鳍状物结构的可变形材料变形，以施加拉伸应力或者压缩应力于耦接至两个相邻的鳍状物结构中的每一个的源极/漏极结构上。
附图说明
结合所附附图来阅读以下细节描述为理解本公开的最佳方式。应注意的是，根据业界中的标准惯例，各种特征未按比例绘制。事实上，为了能清楚地讨论，可以任意地放大或缩小各种特征的尺寸。
图1根据一些实施例示出制造半导体装置的例示性方法的流程图。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图16、图17以及图19根据一些实施例示出由图1的方法所制造的半导体装置在各种制造阶段的透视图。
图15、图18以及图20根据一些实施例提供分别对应于图14、图17以及图19的例示性全绕式栅极(GAA)晶体管的剖面视图。
附图标记如下：
100:方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132:操作
200:全绕式栅极晶体管装置
202:半导体基板
210:第一半导体层
220:第二半导体层
300,300A,300B,300C,300D,300E,300F:鳍状物结构
302:图案化掩模
311:沟槽
400:隔离结构
500:包覆层
600,600A,600B,600C,600D,600E:虚置鳍状物结构
602:界面层
604:应力层
700:高介电常数介电层
800:虚置栅极结构
802:蚀刻停止层
805,1400:掩模
900:栅极间隔物
903:源极/漏极凹槽
1000:内部间隔物
1100:源极/漏极结构
1200:层间电介质
1202:接触蚀刻停止层
1300:栅极沟槽
1601:工艺
1603:实线
1605:虚线
1700:主动栅极结构
1702:栅极电介质
1704,1704A,1704B,1704C:栅极金属
1900:导电层
1902,1904:栅极切断结构
A-A’:剖面
具体实施方式
以下内容提供了许多不同的实施例或范例，用于实施所提供的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件之上或上方，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。此外，本公开实施例在不同范例中可重复使用参考数字及/或字母。此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或状态之间有特定的关系。
此外，其中可能用到与空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”及类似的用词，这些空间相对用语是为了便于描述图示中一个(些)元件或部件与另一个(些)元件或部件之间的关系，这些空间相对用语包含使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。
在现今的半导体装置制造过程中，多数的半导体装置(例如场效晶体管)制造于单一晶片上。非平坦式晶体管装置架构，例如基于鳍状物的晶体管(通常称为“鳍式场效晶体管(FinFETs)”)，相较于平坦式晶体管可提供装置密度的提升以及效能的提升。一些先进的非平坦式晶体管装置架构，例如纳米片(nanosheet)(或纳米线(nanowire))晶体管，相较于鳍式场效晶体管可进一步地提供更佳的效能。相较于通道被栅极结构部分地围绕(例如：跨越(straddle))的鳍式场效晶体管，通常纳米片晶体管包括环绕一个或多个纳米片的整个周长的栅极结构，以提升对通道电流的控制。举例来说，在具有相似尺寸的鳍式场效晶体管与纳米片晶体管中，纳米片晶体管可提供更大的驱动电流(Ion)、较小的次临界漏电流(subthreshold leakage current)(Ioff)等。这样具有完全环绕通道的栅极结构的晶体管通常称为全绕式栅极(gate-all-around,GAA)晶体管。
本公开提供各种包括多个全绕式栅极晶体管的全绕式栅极晶体管装置的实施例。各个全绕式栅极晶体管包括相应的机械变形的源极/漏极结构。通过在源极/漏极结构上施加这样的机械变形技术，全绕式栅极晶体管的效能可显著地提升。举例来说，当本文所述的全绕式栅极晶体管被配置为n型，源极/漏极结构可被机械拉伸(例如：被施加拉伸应力)，其可增强这样的n型全绕式栅极晶体管的电子迁移率；以及当本文所述的全绕式栅极晶体管被配置为p型，源极/漏极结构可被机械压缩(例如：被施加压缩应力)，其可增强这样的p型全绕式栅极晶体管的空穴迁移率。
图1根据本公开的一个或多个实施例示出形成非平面晶体管装置的方法100的流程图。举例来说，方法100的至少一些操作(或步骤)可用来形成全绕式栅极晶体管装置，例如纳米片晶体管装置、纳米线晶体管装置、垂直晶体管装置等等。此外，方法100可用来形成具有对应的导电类型的全绕式栅极晶体管装置，举例来说，n型全绕式栅极晶体管装置或p型全绕式栅极晶体管装置。本文使用的“n型”一词可指称具有电子作为导电载子的晶体管的导电类型；以及“p型”一词可指称具有空穴作为导电载子的晶体管的导电类型。
应注意的是，方法100仅为例示，并非旨在限制本公开。因此，应理解的是，可在图1的方法100之前、期间或之后提供额外的操作，且一些其他的操作可能在本文仅简短描述。在各种实施例中，方法100的操作可与图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图16、图17以及图19中显示的例示性全绕式栅极晶体管装置在各种制造阶段的透视图相关。为了明确示出，图15、图18以及图20提供分别对应于图14、图17以及图19的例示性全绕式栅极晶体管的剖面视图。
简要地概述，方法100从操作102开始，其提供由多个第一半导体层与多个第二半导体层所覆盖的基板。接着，方法100进行到操作104，其形成一个或多个鳍状物结构。接着，方法进行到操作106，其形成一个或多个隔离结构。接着，方法进行到操作108，其形成包覆层(cladding layer)。接着，方法进行到操作110，其形成一个或多个虚置鳍状物结构。接着，方法进行到操作112，其形成高介电常数介电层。接着，方法进行到操作114，其形成一个或多个虚置栅极结构。接着，方法进行到操作116，其移除各个鳍状物结构相应的端点部分。接着，方法进行到操作118，其形成内部间隔物。接着，方法进行到操作120，其形成源极/漏极结构。接着，方法进行到操作122，其形成层间电介质。接着，方法进行到操作124，其移除虚置栅极结构以及第一半导体层。接着，方法进行到操作126，其图案化高介电常数介电层。接着，方法进行到操作128，其使得源极/漏极结构变形。接着，方法进行到操作130，其形成主动栅极结构。接着，方法进行到操作132，其形成一个或多个栅极切断结构。
如上所述，图2至图20各个以透视图或剖面图示出在图1的方法100的各个制造阶段的n型或p型全绕式栅极晶体管装置200的一部分。举例来说，图2至图14、图16至图17以及图19示出全绕式栅极晶体管装置200的透视图；以及图15、图18以及图20示出全绕式栅极晶体管装置200沿着剖面A-A’(分别示出于图14、图17与图19中)的剖面图，其对应于沿着栅极沟槽或者主动栅极结构的长度方向切割的剖面。虽然图2至图20示出全绕式栅极晶体管装置200，应理解的是，全绕式栅极晶体管装置200可包括一些其他装置，例如电感器、保险丝、电容器、线圈等，为了清楚起见，其并未显示于图2至图20中。
对应于图1的操作102，图2为包括在各个制造阶段之一中形成于半导体基板202上的多个第一半导体层210与多个第二半导体层220的全绕式栅极晶体管装置200的透视图。如图2中示出的例子所示，半导体层210与220在半导体基板202上形成为堆叠。
半导体基板202包括半导体材料基板，例如硅。替代地，半导体基板202可包括其他元素半导体材料，例如锗。半导体基板202亦可包括化合物半导体，例如碳化硅、砷化镓、砷化铟和磷化铟。半导体基板202可包括合金半导体，诸如硅锗、碳化硅锗、磷砷化镓及磷化铟镓。在一实施例中，半导体基板202包括外延层。例如，半导体基板202可以具有在块体半导体上方的外延层。此外，半导体基板202可以包括绝缘体上覆半导体(semiconductor oninsulator,SOI)结构。举例来说，半导体基板202可包括通过例如氧离子注入分离(separation by implanted oxygen,SIMOX)的工艺或者其他适合技术(例如晶片接合或研磨)来形成的埋置氧化物(buried oxide,BOX)层。
第一半导体层210与第二半导体层220交替地设置于彼此的顶部(例如：沿着Z方向)以形成堆叠。举例来说，其中一个第二半导体层220设置于其中一个第一半导体层210上，接着其中一个第一半导体层210设置于其中一个第二半导体层220上，依此类推。
堆叠可以包括任意数量的交替设置的半导体层210和220。半导体层210和220可以具有不同的厚度。第一半导体层210从一层到另一层可具有不同的厚度。第二半导体层220从一层到另一层可具有不同的厚度。半导体层210和220中的每一个的厚度可以在几纳米到几十纳米的范围。堆叠的第一层可以比其他半导体层210和220更厚。在一实施例中，每个第一半导体层210的厚度在约5纳米(nm)到约20纳米的范围，并且每个第二半导体层220的厚度在约5纳米到约20纳米的范围。
两种半导体层210与220具有不同的组成。在各种实施例中，两种半导体层210与220的组成在层与层之间提供不同的氧化速率及/或不同的蚀刻选择性。在一实施例中，半导体层210包括硅锗(Si1-xGex)，以及半导体层包括硅(Si)。在一实施例中，半导体层220的每一个为硅，其可为无掺杂的或者实质上无掺杂的(也就是说，外来掺杂剂浓度(extrinsicdopant concentration)为约0cm-3至约1x1017cm-3)，其中例如，当形成层220时不特意进行掺杂(例如：掺杂硅)。
在各种实施例中，半导体层220可被特意地掺杂。举例来说，当全绕式栅极晶体管装置200被配置为n型时(且以增强模式(enhancement mode)运作)，各个半导体层220可为以p型掺质掺杂的硅，例如以硼(B)、铝(Al)、铟(In)以及镓(Ga)掺杂；以及当全绕式栅极晶体管装置200被配置为p型时(且以增强模式(enhancement mode)运作)，各个半导体层220可为以n型掺质掺杂的硅，例如以磷(P)、砷(As)、锑(Sb)掺杂。在另一个例子中，当全绕式栅极晶体管装置200被配置为n型时(且以空乏模式(depletion mode)运作)，各个半导体层220可为以n型掺质掺杂的硅；以及当全绕式栅极晶体管装置200被配置为p型时(且以空乏模式(depletion mode)运作)，各个半导体层220可为以p型掺质掺杂的硅。在一些实施例中，各个半导体层210为包括少于50％的莫耳比例的Ge的Si1-xGex(x<0.5)。举例来说，为Si1-xGex的半导体层210可包括约15％至35％的莫耳比例的Ge。此外，在第一半导体层210之间可包括不同的组成，以及在第二半导体层220之间可包括不同的组成。
半导体层210与半导体层220之中的任一个可包括其他材料，举例来说，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体，例如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP的合金半导体或上述的组合。可基于提供不同氧化速率及/或蚀刻选择性来选择半导体层210与半导体层220的材料。
可从基板202外延成长半导体层210与220。举例来说，可以分子束外延工艺(molecular beam epitaxy,MBE)工艺、例如有机金属化学气相沉积(metal organic CVD,MOCVD)工艺的化学气相沉积(CVD)工艺及/或其他适合的外延成长工艺来成长各个半导体层210与220。在外延成长期间，半导体基板202的晶体结构朝上延伸，造成半导体层210与220具有和半导体基板202相同的晶体取向(crystal orientation)。
对应于图1的操作104，图3为包括多个鳍状物结构300A、300B、300C、300D、300E及300F(有时可被称为鳍状物结构300)的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。各个鳍状物构造300沿着横向方向(例如：X方向)拉长，其可包括彼此交错的半导体层210与220的堆叠。虽然在图3(以及后续的附图)中示出的实施例中显示六个鳍状物结构，应理解的是，当保持在本公开的范围内时，全绕式栅极晶体管装置200可包括任何数量的鳍状物结构。
通过例如光刻及蚀刻技术来图案化半导体层210、220与半导体基板202，以形成鳍状物结构300。举例来说，在半导体层210的顶部上方形成掩模层(其可包括多层，例如垫氧化物层以及上方的垫氮化物层)(图2)。垫氧化物层可为包括氧化硅的薄膜，其通过例如热氧化工艺来形成。垫氧化物层可作为半导体层210(或者在一些其他实施例中的半导体层220)的顶部以及上方的垫氮化物层之间的粘合层。在一些实施例中，垫氮化物层以氮化硅、氮氧化硅、碳氮化硅等或上述的组合来形成。垫氮化物层可通过例如低压化学气相沉积(low-pressure chemical vapor deposition,LPCVD)或等离子体辅助化学气相沉积(Plasma-Enhanced CVD,PECVD)来形成。
可通过光刻技术来图案化掩模层。通常，光刻技术使用光刻胶材料(未示出)进行沉积、照射(曝光)以及显影以移除光刻胶材料的一部分。剩下的光刻胶材料在随后的工艺步骤(例如蚀刻)中保护下方的材料，例如在这个例子里为掩模层。举例来说，光刻胶材料被用来图案化垫氧化物层以及垫氮化物层，以形成图案化掩模302，如图3中所示。
图案化掩模302随后被用来图案化半导体层210、220以及基板202露出的部分以形成沟槽(或开口)311，从而定义在相邻的沟槽311之间的鳍状物结构300，如图3中所示出。当形成多重鳍状物结构时，这样的沟槽可被设置于任何相邻的鳍状物结构之间。在一些实施例中，通过在半导体层210、220以及基板202中蚀刻沟槽来形成鳍状物结构300，例如通过反应式离子蚀刻(reactive ion etch,RIE)、中子束蚀刻(neutral beam etch,NBE)等或上述的组合。蚀刻步骤可为各向异性的。在一些实施例中，沟槽311可为彼此平行的条状(当由顶部观看时)，并且彼此紧密间隔。在一些实施例中，沟槽311可为连续的，且围绕鳍状物结构300。
对应于图1的操作106，图4为包括隔离区/结构400的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。如图4示出的例子所示，每个隔离结构400可设置于任何相邻的鳍状物结构300之间，且部分地嵌入相邻的鳍状物结构的相应下部部分。
由绝缘材料形成的隔离结构400可将相邻的主动结构(例如：鳍状物结构300)彼此之间电性隔离。绝缘材料可为氧化物，例如氧化硅、氮化物等或上述的组合，并且可通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition,HDP-CVD)、流动式化学气相沉积(flowable CVD,FCVD)(例如：远端等离子体系统中沉积基于化学气相沉积(CVD-based)的材料，并且后硬化(post curing)以使之转化为另一种材料，例如氧化物)等等或上述的组合。可使用其他绝缘材料及/或其他形成工艺。在一例子中，绝缘材料为通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，可执行退火工艺。可以平坦化工艺(例如化学机械研磨(CMP)工艺)移除任何多余的绝缘材料，且形成共平面的绝缘材料的顶面以及图案化掩模302的顶面(未示出)。在一些其他实施例中，可通过平坦化工艺移除图案化掩模302。
接着，绝缘材料被凹蚀以形成隔离结构400，如图4中所示，其有时被称为浅沟槽隔离(STIs)。隔离结构400被凹蚀，使得鳍状物结构300从相邻的隔离结构400之间突出。隔离结构(STIs)400的各个顶面可具有平坦表面(如图所示)、凸面、凹面(例如凹陷(dishing))或上述的组合。隔离结构400的顶面可通过适当的蚀刻步骤而形成平面、凸面及/或凹面。可使用可接受的蚀刻工艺来凹蚀隔离结构400，例如对隔离结构400的材料具有选择性的蚀刻工艺。举例来说，干式蚀刻或湿式蚀刻使用稀释氢氟酸(DHF)来执行以凹蚀隔离结构400。
对应于图1的操作108，图5为包括包覆层500的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。如图5示出的例子所示，包覆层500可沿着各个鳍状物结构300的顶面与侧壁延伸。
形成隔离结构400之后，可在鳍状物结构300上共形地(conformally)沉积包覆层500。举例来说，包覆层500可形成以覆盖各个鳍状物结构300的顶面(与设置在其间的图案化掩模302，如果仍存在)，并沿着各个鳍状物结构300的侧壁延伸。在各种实施例中，包覆层500可从鳍状物结构300外延成长。如此一来，大部分包覆层500形成在鳍状物结构300周围，而少数包覆层500形成为覆盖隔离结构400，如图5所示。包覆层500可包括与交错的第一半导体层及第二半导体层的其中之一相同的材料，举例来说，作为牺牲层的功能的半导体层。如下所述，半导体层210可被移除以导致半导体层220被主动栅极结构环绕。因此，在半导体层210包括硅锗的例子中，包覆层500亦可包括硅锗。
对应于图1的操作110，图6为包括多个虚置鳍状物结构600A、600B、600C、600D以及600E(有时可被称为虚置鳍状物结构600)的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。各个与鳍状物结构平行延伸(例如：沿着X方向拉长)的虚置鳍状物结构600形成于相邻的鳍状物结构300之间以及隔离结构400的其中之一上。在图6的例子中，虚置鳍状物结构600B设置于相邻的鳍状物结构300B与300C之间。
在各种实施例中，各个虚置鳍状物结构600包括应力层。变形之后，应力层被配置为对相邻的结构施加某种类型的机械变形。举例来说，当全绕式栅极晶体管装置200被配置为n型时，虚置鳍状物结构600的应力层在变形之后可在一个或更多形成为相邻于虚置鳍状物结构600的装置结构(例如：沿着鳍状物结构300的源极/漏极结构)上施加、传递或者引发拉伸应力/应变。通过在装置结构上引发拉伸应力，在这样的装置结构中的硅的晶格可被拉伸，其可导致在n型全绕式栅极晶体管装置200运作期间有更高的电子迁移率。在另一个例子中，当全绕式栅极晶体管装置200配置为p型，虚置鳍状物结构600的应力层在变形之后可在一个或更多形成为相邻于虚置鳍状物结构600的装置结构(例如：沿着鳍状物结构300的源极/漏极结构)上施加、传递或者引发压缩应力/应变。通过在装置结构上引发压缩应力，在这样的装置结构中的硅的晶格可被压缩，其可导致在p型全绕式栅极晶体管装置200运作期间有更高的空穴迁移率。在源极/漏极结构上引发的拉伸应力与压缩应力的细节将在下文参照图16讨论。
虚置鳍状物结构600可通过以下工艺中的至少一些来形成。举例来说，界面层602可共形地沉积在鳍状物结构300之间的沟槽311(图5)中。界面层602可为可选的。界面层602可包括介电材料，例如氮氧化硅(SiON)、碳化硅(SiC)或上述的组合。可使用其他介电材料。可通过原子层沉积(ALD)工艺来沉积界面层602。
形成界面层602之后，在界面层602上沉积应力层604。在全绕式栅极晶体管装置200被配置为n型的例子中，应力层604可包括可变形材料，例如氮化硅(SiN)。如下所述，应力层604稍后可通过适合的工艺来变形(例如：压缩)，其可依次拉伸相邻的装置结构(例如：在其上引发拉伸应力)。应理解的是，当保持在本公开的范围内时，应力层604可包括可在相邻的装置结构上引发拉伸应力的任何各种其他材料。在全绕式栅极晶体管装置200被配置为p型的例子中，应力层604可包括可变形材料，例如硅锗。如下所述，应力层604稍后可通过适合的工艺来变形(例如：扩展)，其可依次压缩相邻的装置结构(例如：在其上引发压缩应力)。应理解的是，当保持在本公开的范围内时，应力层604可包括可在相邻的装置结构上引发压缩应力的任何各种其他材料。可通过例如化学气相沉积(CVD)工艺来形成应力层604。亦可使用其他工艺。
对应于图1的操作112，图7为包括高介电常数介电层700的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。如图7示出的例子所示，形成高介电常数介电层700以覆盖各个可能已被凹蚀的虚置鳍状物结构600的顶面。
沉积应力层604之后，可接着执行一蚀刻工艺(有时称为回蚀刻工艺)以选择性地移除各个虚置鳍状物结构600的上部部分，同时使包覆层500实质上保持完整。蚀刻工艺可为例如干式蚀刻工艺。在一些例子中，进行蚀刻工艺，使得在蚀刻工艺之后，虚置鳍状物结构600的顶面比每个鳍状物结构300的最顶部的半导体层220的顶面高约5至15纳米。
在虚置鳍状物结构600被部分地回蚀刻之后，高介电常数介电层700可沉积于虚置鳍状物结构600的顶部。举例来说，高介电常数介电层700可填充回蚀刻应力层604(以及可选地，界面层602)的蚀刻工艺所留下的空间。高介电常数介电层700可包括介电材料，例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝铪(HfAlOx)、氧化硅铪(HfAlOx)、氧化铝(Al2O3)或上述的组合。在一些实施例中，高介电常数介电层700的底面可比每个鳍状物结构300的最顶部的半导体层220的顶面高约5纳米至15纳米。
接着，执行化学机械研磨(CMP)工艺以平坦化工件(例如：部分形成的全绕式栅极晶体管装置200)的顶面。CMP工艺涉及将研磨浆施加到工件的表面。研磨浆包括蚀刻化学剂以及固体粒子。接着，使研磨头(polishing head)在工件的表面上移动，并且在工件上的化学和机械力导致以实质上相近的速率从工件上去除材料，从而形成平坦的表面。在一些实施例中，可在CMP工艺期间移除图案化掩模302。在一些实施例中，CMP工艺可移除包覆层500、虚置鳍状物结构600以及高介电常数介电层700在图案化掩模302上的部分，同时使图案化掩模302保持完整，如以下附图所示。
对应于图1的操作114，图8为包括一个或多个虚置栅极结构800的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。如图8示出的例子所示，虚置栅极结构800可形成于工件上，其沿着横向方向(例如：Y方向)延伸，此横向方向与结构300及600沿着延伸的方向垂直。在各种实施例中，虚置栅极结构设置于可能稍后形成主动(例如：金属)栅极结构之处。
在形成高介电常数介电层700之后，可在鳍状物结构300、包覆层500以及虚置鳍状物结构600(由高介电常数介电层700覆盖或保护)所共有的实质上平坦的顶面上形成蚀刻停止层802。在本文，“实质上平坦”一词是指当结构与平面的偏离在本发明所属技术领域所公知的半导体工艺方法的固有的统计原子层级变化之内。蚀刻停止层802可包括氧化硅。可通过沉积工艺来形成蚀刻停止层802，例如CVD(例如PECVD、HARP或上述的组合)工艺、ALD工艺、其他可利用的工艺或上述的组合。
接着，在蚀刻停止层802上形成虚置栅极结构800。在一些实施例中，虚置栅极结构800包括虚置栅极电介质(未示出)以及虚置栅极(未示出)。掩模805可形成于虚置栅极结构800上。为了形成虚置栅极结构800，形成一介电层于蚀刻停止层802上。此介电层可为例如：氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、碳氧化硅、上述的多层等，并且可被沉积或热生长。
接着在介电层上形成栅极层，并且在栅极层上形成掩模层。可在介电层上沉积栅极层，并接着平坦化，例如通过CMP。可在栅极层上沉积掩模层。栅极层可由例如多晶硅形成，尽管亦可使用其他材料。掩模层可由例如氮化硅等形成。
在形成上述各层之后(例如：介电层、栅极层以及掩模层)，可使用适合的光刻以及蚀刻技术来图案化掩模层以形成掩模805。掩模805的图案接着通过适合的蚀刻技术被转移至栅极层以及介电层上，以形成虚置栅极结构800。各个虚置栅极结构800覆盖各个鳍状物结构300与虚置鳍状物结构600的对应的中心部分(例如：通道区)。
对应于图1的操作116，图9为鳍状物结构300的相应的端点部分被移除的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。如图9示出的例子所示，并未被虚置栅极结构800(以及对应的栅极间隔物900)覆盖的各个鳍状物结构300的端点部分可被移除。
形成虚置栅极结构800之后，在各个虚置栅极结构800的相对的侧壁(沿着X方向)上形成栅极间隔物900。栅极间隔物900可为低介电常数间隔物，且可由适合的介电材料形成，例如氧化硅、碳氮氧化硅等。可使用任何适合的沉积方法来形成栅极间隔物900，例如热氧化、化学气相沉积(CVD)等。图9中示出且描述的栅极间隔物900的形状以及形成方法仅为非限制性的例子，也可能为其他形状或形成方法。这些以及其他变化完全旨在包括于本公开的范围内。
接着，可通过例如以虚置栅极结构800作为蚀刻掩模的各向异性蚀刻来移除未被虚置栅极结构800以及栅极间隔物900覆盖的鳍状物结构300的端点部分，尽管亦可使用其他适合的蚀刻工艺。当鳍状物结构300的端点部分被移除，便形成源极/漏极凹槽903。各个源极/漏极凹槽903可露出各个半导体层210与220的相应的“缩短的”端点(沿着X方向)。在形成源极/漏极凹槽903的同时，可移除未被虚置栅极结构800和栅极间隔物900覆盖的高介电常数介电层700的一部分和包覆层500的一部分。
在一些实施例中，高介电常数介电层700包括介电常数大于约7的高介电常数介电材料，且虚置鳍状物结构600的应力层604与界面层602各个包括介电常数小于约7的低介电常数介电材料，其可导致高介电常数介电层700与虚置鳍状物结构600具有不同的蚀刻选择性(例如：蚀刻速率)。举例来说，在移除高介电常数介电层700未被虚置栅极结构800覆盖的部分之后，若在虚置鳍状物结构600上的高介电常数介电层700的蚀刻选择性相对较高的话，则直接在高介电常数介电层700被移除的部分下方的虚置鳍状物结构600可实质上保持完整。
当半导体层210与220的端点露出时(例如：当形成源极/漏极凹槽903时)，各个半导体层210的相应的端点与包覆层500(被虚置栅极结构800与栅极间隔物900覆盖)的部分可同时被移除，因为半导体层210与包覆层500包括相似的材料。可通过“回拉(pull-back)”工艺来移除(例如：蚀刻)半导体层210的端点部分与包覆层500的部分，将半导体层210与包覆层500拉回初始的回拉距离，使得半导体层210的端点终止于栅极间隔物900下方(例如：与其对齐)。应理解的是，回拉距离(亦即：各个半导体层210被蚀刻或回拉的程度)可任意地增加或减少。在半导体层220包括Si且半导体层210包括Si1-xGex的例子中，回拉工艺可包括氯化氢(HCl)气体各向同性蚀刻工艺，其在未攻击Si的情况下蚀刻SiGe。如此一来，半导体层220在此工艺可实质上保持完整。
对应于图1的操作118，图10为包括沿着鳍状物结构300的内部间隔物1000的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。如图10示出的例子所示，间隔物1000可沿着各个半导体层210被蚀刻的端点形成，以及沿着各个半导体层210与220的相应的端点(沿着Y方向)形成。
可通过化学气相沉积(CVD)或者通过氮化物的单层掺杂(MLD)接着间隔物RIE来共形地形成内部间隔物1000。可通过例如共形的沉积工艺来沉积内部间隔物1000，以及通过随后的各向同性或各向异性回蚀刻来移除鳍状物结构300的侧壁上以及半导体基板202的表面上的多余的间隔物材料。内部间隔物1000的材料可与栅极间隔物900的材料相同或不同(例如：氮化硅)。举例来说，内部间隔物1000可由氮化硅、碳氮化硅硼、碳氮化硅、碳氮氧化硅或任何其他类型的适合用来形成晶体管的绝缘栅极侧壁间隔物的介电材料(例如：具有小于5的介电常数的介电材料)来形成。
对应于图1的操作120，图11为包括源极/漏极结构1100的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。如图11示出的例子所示，源极/漏极结构1100对应地形成于源极/漏极凹槽903中。源极/漏极结构1100耦接至鳍状物结构300的对应的端点(沿着X方向)，例如：各个半导体层220的相应的“缩短的”或“被蚀刻的”端点。
源极/漏极结构1100可各个包括硅锗(SiGe)、砷化铟(InAs)、砷化铟镓(InGaAs)、锑化铟(InSb)、砷化锗(GeAs)、锑化锗(GeSb)、磷化铝铟(InAlP)、磷化铟(InP)或上述的组合。可使用外延层成长工艺在各个半导体层220露出的端点上形成源极/漏极结构1100。举例来说，此成长工艺可包括选择性外延成长(selective epitaxial growth,SEG)工艺，CVD沉积技术(例如，气相外延(vapor-phase epitaxy,VPE)及/或超高真空CVD(ultra-highvacuum CVD,UHV-CVD))，分子束外延或其他适合的外延工艺。在一些实施例中，源极/漏极结构1100的底面可与隔离结构400的顶面齐平，如图11中的实线所示。在一些其他实施例中，源极/漏极结构1100的底面可低于隔离结构400的顶面，如图11中的虚线所示。
可使用原位掺杂(In-situ doping,ISD)以形成掺杂源极/漏极结构1100，从而产生用于全绕式栅极晶体管装置200的接面。举例来说，当全绕式栅极晶体管装置200配置为n型时，可通过将n型掺质(例如：砷(As)、磷(P)等)注入进入源极/漏极结构1100来掺杂。当全绕式栅极晶体管装置200配置为p型时，可通过将p型掺质(例如：硼(B)等)注入进入源极/漏极结构1100来掺杂。
对应于图1的操作122，图12为包括层间电介质(ILD)1200的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。如图12示出的例子所示，层间电介质1200形成于各个虚置栅极结构800的相对侧(沿着X方向)以覆盖源极/漏极结构1100与虚置鳍状物结构600，其之间设置接触蚀刻停止层1202。
接触蚀刻停止层1202可首先形成于源极/漏极结构1100、虚置鳍状物结构600以及虚置栅极结构800上。接触蚀刻停止层1202在后续蚀刻工艺中可作为蚀刻停止层的功能，并且可包括适合的材料，例如氧化硅、氮化硅、氮氧化硅、上述的组合或类似者，且可通过适合的形成方法来形成，例如CVD、PVD、上述的组合等等。
接着，层间电介质1200形成于接触蚀刻停止层1202上。在一些实施例中，层间电介质1200由介电材料形成，例如氧化硅、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼硅酸盐玻璃(borosilicate glass,BSG)、硼掺杂磷硅酸盐玻璃(boron-dopedphosphosilicate glass,BPSG)、无掺杂硅化物玻璃(undoped silicate glass,USG)或类似者，且可通过任何适合的方法沉积，例如CVD、PECVD或FVCD。接着，可执行例如化学机械研磨(CMP)工艺的平坦化工艺以达到层间电介质1200的齐平的顶面。化学机械研磨工艺亦可移除掩模805(图11)以及蚀刻停止层1202设置于掩模805上的部分。在一些实施例中，在平坦化工艺之后，层间电介质1200的顶面与虚置栅极结构800的顶面齐平。
对应于图1的操作124，图13为其中虚置栅极结构800、蚀刻停止层802、图案化掩模302(如果仍在)以及半导体层210实质上被移除的全绕式栅极晶体管装置200的在各种制造阶段的其中之一的透视图。如图13示出的例子所示，在移除虚置栅极结构800、蚀刻停止层802、图案化掩模302以及半导体层210之后，形成栅极沟槽1300。此外，与彼此垂直分开的半导体层220被悬挂。
形成层间电介质1200且露出虚置栅极结构800之后，依序移除虚置栅极结构800、蚀刻停止层802、图案化掩模302(如果仍在)以及半导体层210。可通过蚀刻工艺来移除虚置栅极结构800、蚀刻停止层802、图案化掩模302(如果仍在)，例如RIE或化学氧化物移除(chemical oxide removal,COR)。移除虚置栅极结构800、蚀刻停止层802、图案化掩模302之后，露出各个鳍状物结构300的顶面(例如：最顶部的半导体层210的顶面)。除了顶面之外，也可露出各个鳍状物结构300的侧壁(面对Y方向)。接着，通过施加选择性蚀刻(例如：氯化氢(HCl))来从各个鳍状物结构300移除半导体层210，同时使半导体层220实质上保持完整。移除半导体层210之后，可露出各个半导体层220的相应的底面与顶面。
对应于图1的操作126，图14为包括一个或多个掩模1400的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。为了清楚起见，图15为全绕式栅极晶体管装置200沿着图14中标示的剖面A-A’(例如：沿着栅极沟槽1300的纵向)切割的对应的剖面图。
如图14至图15示出的例子所示，掩模1400可形成于栅极沟槽1300上方及其中(如图15中的虚线所示)以覆盖一些虚置鳍状物结构600，例如：虚置鳍状物结构600B与600D。掩模1400亦可覆盖设置于虚置鳍状物结构上的栅极沟槽1300中的高介电常数介电层700的相应的部分。接着，可执行蚀刻工艺以移除高介电常数介电层700并未被掩模1400覆盖的部分(例如：高介电常数介电层700设置于虚置鳍状物结构600A、600C与600E上方的部分)。在使用掩模1400图案化栅极沟槽1300中的高介电常数介电层700之后，掩模1400可被移除。
在一些实施例中，保留或者图案化部分的高介电常数介电层700可有助于电性隔离多个晶体管的对应的栅极。举例来说，可通过保留高介电常数介电层700的部分来将环绕各个半导体层220(将参照图17至图18描述)的主动栅极结构切割或者分隔成多个部分或多个段落。如此一来，各个包括相应的栅极(例如：主动栅极结构的一个或多个分隔的部分)的相应的晶体管可被定义，以下将参照图19至图20来描述进一步的细节。
对应于图1的操作128，图16为执行工艺1601以将各个虚置栅极结构的应力层604变形的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。工艺1601被配置为导致各个虚置栅极结构600的应力层604经历某种类型的机械变形，从而在相邻的源极/漏极结构1100上引发拉伸或压缩应力。
在各种实施例中，当全绕式栅极晶体管装置200配置为n型，执行工艺1601可包括在约600℃至800℃的高温下将应力层604退火约30至60分钟。此外，当退火应力层604时，工件可放置于具有惰性气体(例如：氮气)的反应室中。当执行退火工艺1601时，各个虚置栅极结构600的应力层604的硅锗可被压缩(如实线1603所示)，其可引发与虚置栅极结构600相邻的源极/漏极结构1100的拉伸应力/应变。如此一来，源极/漏极结构1100的原子之间的距离可被拉开，其可有利地增加在n型全绕式栅极晶体管装置200中传导的电子迁移率。
当全绕式栅极晶体管装置200配置为p型，执行工艺1601可包括在约400℃至600℃的高温下将应力层604氧化约30至90分钟。此外，当氧化应力层604时，工件可放置于具有氢氧化物气体(例如：氧化氢)的反应室中。执行氧化工艺1601之后，各个虚置栅极结构600的应力层604的硅锗可被扩展(如虚线1605所示)以变成氧化锗(GeOx)，其可引发与虚置栅极结构600相邻的源极/漏极结构1100的压缩应力/应变。如此一来，源极/漏极结构1100的原子之间的距离可被压缩，其可有利地增加在p型全绕式栅极晶体管装置200中传导的空穴迁移率。
对应于图1的操作130，图17为包括一个或多个主动栅极结构1700的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。为了清楚起见，图18为全绕式栅极晶体管装置200沿着图17中标示的剖面A-A’(例如：沿着主动栅极结构1700的纵向)切割的对应的剖面图。
在一些实施例中，各个主动栅极结构包括栅极电介质与栅极金属。在图18的例子中，各个主动栅极结构1700包括栅极电介质1702与栅极金属1704。
如图18所示，栅极电介质1702环绕各个半导体层220(例如：顶面与底面以及与Y方向垂直的侧壁)。栅极电介质1702可由不同的高介电常数介电材料或者相似的高介电常数介电材料形成。高介电常数介电材料的例子包括氧化金属或者Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅化物，以及上述的组合。栅极电介质1702可包括多重高介电常数介电材料的堆叠。可通过任何适合的方法沉积栅极电介质1702，例如分子束沉积(molecular beam deposition,MBD)、原子层沉积(ALD)、PECVD等。在一些实施例中，栅极电介质1702可以可选地包括实质上的薄氧化物(例如:SiOx)层。
栅极金属1704可环绕各个在其间设置栅极电介质1702的半导体层220。特别地，栅极金属1704可包括沿着Z方向彼此邻接的多个栅极金属区段。各个栅极金属区段可不仅沿着水平平面(例如：在X方向与Y方向延伸的平面)延伸，也沿着垂直方向(例如：Z方向)延伸。如此一来，相邻的两个栅极金属区段可彼此邻接以围绕相应的在其间设置栅极电介质1702的半导体层220。
栅极金属1704可包括多重金属材料的堆叠。举例来说，栅极金属1704可为p型功函数层、n型功函数层、以上的多层或上述的组合。功函数层亦可称为功函数金属。p型功函数层的例子可包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他适合的p型功函数材料或上述的组合。n型功函数层的例子可包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适合的n型功函数材料或上述的组合。功函数值与功函数层的材料组成有关，并且因此，功函数层的材料被选来调整其功函数值，使得在将要形成的装置中达到目标临界电压Vt。可通过CVD、物理气相沉积(PVD)、ALD及/或其他示合的工艺来沉积一层或多层功函数层。
对应于图1的操作132，图19为包括栅极切断结构1902及1904的全绕式栅极晶体管装置200在各种制造阶段的其中之一的透视图。为了清楚起见，图20为全绕式栅极晶体管装置200沿着图19中标示的剖面A-A’(例如：沿着主动栅极结构1700之一的纵向)切割的对应的剖面图。
形成主动栅极结构1700之后，栅极金属1704的上部部分可被移除。在一些实施例中，以平坦化工艺(例如CMP工艺)移除栅极电极层156的上部部分，直到高介电常数介电层700的图案化部分(如图20中所示)再次露出。接着，通过蚀刻工艺回蚀刻栅极金属1704的剩余部分，因此导致高介电常数介电层700的图案化部分突出至栅极金属1704的顶面上方。高介电常数介电层700的图案化部分可切割栅极金属1704，其导致形成多个栅极金属1704A、1704B以及1704C。以虚置鳍状物结构600B以及高介电常数介电层700设置于其上的部分分隔栅极金属1704A与1704B；并且以虚置鳍状物结构600D以及高介电常数介电层700设置于其上的部分分隔栅极金属1704B与1704C。
接着，导电层1900选择性地形成于栅极金属1704上，并且介电层1901形成于导电层1900上。导电层1900被配置为减少栅极金属1704的电阻。在一些实施例中，导电层1900可包括钨(W)。导电层1900可选择性地形成于栅极金属1704上，但未形成于高介电常数介电层700被图案化的部分上。在一些实施例中，介电层1901可包括氮化硅、氮氧化硅(SiON)、碳化硅(SiC)、其他适合的绝缘材料或上述的组合。
在一些实施例中，在形成导电层1900之前，可在栅极金属1704(例如：栅极金属段落1704A至C)的顶面上执行表面处理工艺以产生一些氢自由基，并且接着在栅极金属1704的顶面上执行前驱物沉积工艺以选择性地在栅极金属段落1704A至C上形成导电层1900。表面处理工艺可包括使用氢气(H2)以产生氢自由基。前驱物可包括含钨材料，例如六氟化钨(WF6)或六氯化钨(WCl6)，其可与氢自由基反应以选择性地形成导电层1900。
接着，可在介电层1901中形成栅极切断结构1902与1904。在一些实施例中，栅极切断结构1902与1904可包括氮化硅、氮氧化硅(SiON)、碳化硅(SiC)、其他可应用的绝缘材料或上述的组合。在沉积介电层1901之后，其可被图案化以形成延伸穿过介电层1901的沟槽，且露出高介电常数介电层700图案化的部分。可接着通过以至少一种前述的绝缘材料填充沟槽来形成栅极切断结构1902与1904。可使用栅极切断结构1902与1904以进一步电性隔离栅极金属段落1704A至C。举例来说，栅极切断结构1902可电性隔离栅极金属段落1704A与1704B；并且栅极切断结构1904可电性隔离栅极金属段落1704B与1704C。在一些其他实施例中，导电层1900可整体地形成于工件上，例如覆盖栅极金属1704与高介电常数介电层700图案化的部分。如此一来，在导电层1900上沉积介电层1901之后，可形成上述的沟槽以延伸穿过介电层1901与导电层1900，从而导致栅极切断部件与栅极金属段落1704A至C电性隔离。
根据各种实施例，栅极金属段落1704A至C可作为多个晶体管的相应的栅极。作为非限制性的例子，栅极金属段落1704A可作为第一全绕式栅极晶体管的栅极，其具有鳍状物结构300A至B的半导体层220作为导电通道；栅极金属段落1704B可作为第二全绕式栅极晶体管的栅极，其具有鳍状物结构300C至D的半导体层220作为导电通道；以及栅极金属段落1704C可作为第三全绕式栅极晶体管的栅极，其具有鳍状物结构300E至F的半导体层220作为导电通道。此外，形成在各个导电通道的相应的端点上的源极/漏极1100可作为对应的全绕式栅极晶体管的相应的源极与漏极。
尽管以上描述的方法100的操作针对形成n型或p型之中的任一种全绕式栅极晶体管，应理解的是方法100并不限于此。换句话说，方法100可用来形成同时具有n型和p型全绕式栅极晶体管的全绕式栅极晶体管装置，其中n型全绕式栅极晶体管各个具有机械拉伸的源极/漏极结构，并且p型全绕式栅极晶体管各个具有机械压缩的源极/漏极结构。
举例来说，可定义半导体基板的第一区以形成多个n型全绕式栅极晶体管，并且定义半导体基板的第二区以形成多个p型全绕式栅极晶体管，其通过在第一区与第二区里形成具有不同的导电类型的鳍状物结构(例如：300)来达成。形成鳍状物结构之前，可在第一区中形成p型井；并且在第二区中形成n型井。接着，可从p型井形成包括交错的p型的第一及第二半导体层的第一鳍状物结构；并且可从n型井形成包括交错的n型的第一及第二半导体层的第二鳍状物结构。通过以分别在第一和第二区中执行某些操作来执行方法100的其余操作，可以分别在第一和第二区中形成n型全绕式栅极晶体管和p型全绕式栅极晶体管。例如，当形成用于n型和p型全绕式栅极晶体管的虚置鳍状物结构时(例如，图1的操作114)，可以分别在第一区和第二区中执行对应的操作。在另一个例子中，当形成用于n型和p型全绕式栅极晶体管的源极/漏极结构时(例如，图1的操作120)，可以分别在第一区和第二区中执行相对应的操作。在另一个例子中，当用于n型和p型全绕式栅极晶体管的虚置鳍状物结构变形时(例如，图1的操作128)，可分别在第一区和第二区中执行相应的操作。
在本公开的一种面向中，公开一种半导体装置。此半导体装置包括沿着第一横向方向延伸的第一主动鳍状物结构以及第二主动鳍状物结构。此半导体装置包括虚置鳍状物结构，亦沿着第一横向方向延伸，其设置于第一主动鳍状物结构与第二主动鳍状物结构之间。虚置鳍状物结构包括被配置以引起耦接至第一主动鳍状物结构的端点的第一源极/漏极结构与耦接至第二主动鳍状物结构的端点的第二源极/漏极结构的机械变形的材料。
在一些实施例中，材料包括变形的氮化硅。在一些实施例中，变形的氮化硅被配置为施加拉伸应力至第一源极/漏极结构与第二源极/漏极结构。在一些实施例中，第一源极/漏极结构与第二源极/漏极结构之中的每一个包括n型掺质。在一些实施例中，材料包括变形的硅锗。在一些实施例中，变形的硅锗被配置为施加压缩应力至第一源极/漏极结构与第二源极/漏极结构。在一些实施例中，第一源极/漏极结构与第二源极/漏极结构之中的每一个包括p型掺质。在一些实施例中，第一主动鳍状物结构包括垂直地与彼此分隔的多个第一半导体层，以及第二主动鳍状物结构包括垂直地与彼此分隔的多个第二半导体层。在一些实施例中，还包括主动栅极结构，沿着与第一横向方向垂直的第二横向方向延伸，此主动栅极结构包括环绕多个第一半导体层中的每一个的第一部分以及环绕多个第二半导体层中的每一个的第二部分。在一些实施例中，还包括高介电常数电介质材料，沉积于虚置鳍状物结构的顶面上。
在本公开的另一种面向中，公开一种半导体装置。此半导体装置包括第一晶体管，配置为第一导电类型。第一晶体管包括第一主动鳍状物结构，以及耦接至第一主动鳍状物结构的端点的第一源极/漏极结构。此半导体装置包括配置为与第一导电类型不同的第二导电类型的第二晶体管。第二晶体管包括第二主动鳍状物结构，以及耦接至第二主动鳍状物结构的端点的第二源极/漏极结构。半导体装置包括设置于第一晶体管旁的第一虚置鳍状物结构，以及设置于第二晶体管旁的第二虚置鳍状物结构。第一虚置鳍状物结构包括第一材料，其被配置为引起第一源极/漏极结构的第一类型变形。第二虚置鳍状物结构包括与第一材料不同的介电材料，其被配置为引起第二源极/漏极结构的第二类型变形。
在一些实施例中，第一材料包括变形的氮化硅，其被配置为施加拉伸应力至第一源极/漏极结构。在一些实施例中，第一源极/漏极结构包括n型掺质。在一些实施例中，第二介电材料包括变形的氧化锗，其被配置为施加压缩应力至第二源极/漏极结构。在一些实施例中，第二源极/漏极结构包括p型掺质。在一些实施例中，第一主动鳍状物结构与第二主动鳍状物结构包括垂直地与彼此分隔的多个半导体层。
在本公开的另一种面向中，公开一种半导体装置制造方法。此方法包括形成多个沿着第一横向方向延伸的鳍状物结构。此方法包括形成设置于多个鳍状物结构的相邻两个之间的虚置鳍状物结构，其中虚置鳍状物结构亦沿着第一横向方向延伸，且包括可变形材料。此方法包括凹蚀多个鳍状物结构的每一个的相应的端点部分。此方法包括形成源极/漏极结构，其耦接至两个相邻的鳍状物结构中的每一个的相应的端点。此方法包括使虚置鳍状物结构的可变形材料变形，以施加拉伸应力或者压缩应力于耦接至两个相邻的鳍状物结构中的每一个的源极/漏极结构上。
在一些实施例中，可变形材料包括氮化硅，使可变形材料变形的步骤包括将可变形材料退火至高温，从而导致拉伸应力施加于源极/漏极结构。在一些实施例中，可变形材料包括硅锗，使可变形材料变形的步骤包括将可变形材料氧化，从而导致压缩应力施加于源极/漏极结构。在一些实施例中，多个鳍状物结构的每一个包括垂直地与彼此分隔的多个半导体层。
以上概述多个实施例的部件，使得在所属技术领域中技术人员可以更加理解本发明实施例的面向。在所属技术领域中技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。所属技术领域中技术人员也应该理解到，此类等效的结构并未悖离本发明实施例的精神与范围，且他们能在不违背本发明实施例的精神和范围下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体装置，包括：
一第一主动鳍状物结构以及一第二主动鳍状物结构，沿着一第一横向方向延伸；以及
一虚置鳍状物结构，也沿着该第一横向方向延伸，其设置于该第一主动鳍状物结构与该第二主动鳍状物结构之间；
其中该虚置鳍状物结构包括一材料，其被配置以引起耦接至该第一主动鳍状物结构的端点的一第一源极/漏极结构与耦接至该第二主动鳍状物结构的端点的一第二源极/漏极结构的机械变形。
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