CN114121799A - 半导体装置的制造方法 - Google Patents

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林士尧
陈振平
高魁佑
李筱雯
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Abstract

提供一种半导体装置的制造方法。此方法包括形成多个半导体鳍部于一基底上。形成一第一虚置栅极于半导体鳍部上。形成一凹槽于第一虚置栅极上，且凹槽位于半导体鳍部之间。形成一虚置鳍部材料于凹槽内。去除部分的虚置鳍部材料，以露出第一虚置栅极的上表面，并形成一虚置鳍部。形成一第二虚置栅极于第一虚置栅极的暴露上表面上。

Description

半导体装置的制造方法
技术领域
本发明实施例涉及一种半导体技术，且特别涉及一种半导体装置及其制造方法。
背景技术
半导体集成电路(IC)产业经历了指数型快速增长。集成电路(IC)材料及设计方面的技术进步产生了多世代的集成电路(IC)，每一世代集成电路(IC)的电路都比上一世代更小更加复杂。在集成电路(IC)演进的工艺期间，功能密度(即，每一芯片面积上内连接装置的数量)普遍增加，而几何尺寸(即，使用制造工艺可形成的最小部件(或线路))却为缩小。此微缩也增加了集成电路结构(例如，三维晶体管)及工艺的复杂性，为了实现这些进步，需在集成电路工艺及制造进行相似的发展。举例来说，当装置尺寸不断缩小时，场效晶体管的装置效能(例如，与各种缺陷相关的装置效能退化)与制造成本变得更具挑战性。尽管总体上足以应对这种挑战的方法，然而其在所有方面并非完全令人满意。
鳍部场效晶体管(FinFET)装置正成为集成电路中的常用装置。鳍部场效晶体管(FinFET)具有三维结构，包括自基底中突出的鳍部。栅极结构用以控制电荷载子于鳍部场效晶体管(FinFET)的导电通道内的流动，包围着鳍部。举例来说，在三栅极鳍部场效晶体管(FinFET)中，栅极结构包围着鳍部的三个侧面，因而形成导电通道于鳍部的三个侧面。
在当代半导体装置制造工艺中，大量的半导体装置(例如，场效晶体管)制造于单个晶圆上。非平面晶体管装置结构(例如，鳍式晶体管(“FinFET”)，可提供比平面晶体管更高的装置密度及效能。一些先进的非平面晶体管装置结构，如纳米片(或纳米线)晶体管，可进一步提高比鳍部场效晶体管(FinFET)效能。相较于栅极结构局部包围(例如，下跨)通道的鳍部场效晶体管(FinFET)，纳米片晶体管一般包括一栅极结构，其包围着一或多个纳米片的整个周围，以改善对通道电流的控制。举例来说，在具有近似尺寸的鳍部场效晶体管(FinFET)及纳米片晶体管中，纳米片晶体管可呈现更大的驱动电流(Ion)，更小的次阈值漏电流(Ioff)等等。这种栅极结构完全环绕其通道的晶体管通常称作栅极全绕式(gate-all-around,GAA)晶体管或栅极全绕式场效晶体管(GAAFET)。
发明内容
在一些实施例中，提供一种半导体装置的制造方法。上述方法包括形成多个半导体鳍部于一基底上。形成一第一虚置栅极于半导体鳍部上。形成一凹槽第一虚置栅极上，且凹槽位于半导体鳍部之间。形成一虚置鳍部材料于凹槽内。去除一部分的虚置鳍部材料，以露出第一虚置栅极的一上表面，并形成一虚置鳍部。形成一第二虚置栅极于第一虚置栅极的露出的上表面上。
在一些实施例中，提供一种制造半导体装置的制造方法。上述方法包括形成多个半导体鳍部于一基底上。形成一第一虚置栅极于半导体鳍部上。形成一凹槽于第一虚置栅极上，凹槽位于半导体鳍部之间。形成一材料于凹槽内。去除一部分的材料，以露出第一虚置栅极的一上表面。
在一些实施例中，提供一种半导体装置。半导体装置包括一基底。一介电隔离结构位于基底上，且具有一水平的上表面。具有多个半导体鳍部侧壁的多个半导体鳍部位于基底上。具有多个虚置鳍部侧壁的一虚置鳍部位于半导体鳍部之间，且位于介电隔离结构上。一导电栅极位于半导体鳍部及虚置鳍部上，且接触介电隔离结构。介电隔离结构的水平上表面与相邻半导体鳍部侧壁之间的角度大于90°，且介电隔离结构的水平上表面与相邻虚置鳍部侧壁之间的角度小于90°。
附图说明
图1示出根据一些实施例的制造半导体装置的示例方法流程图。
图1至图7A、图7B、图8A、图8B、图8C、图9、图11及图12，示出根据一些实施例的各种制造阶段期间沿图1方法所制造的半导体装置的栅极方向(图17立体示意图中X-X方向)截切的剖面示意图。图7B示出图7A的另一实施例。图8B及图8C示出图8A的另一实施例。
图10示出根据一些实施例的形成源极/漏极区的制造阶段期间，以图1的方法形成的沿图17的X’-X’方向截切的剖面示意图。
图13及图14示出根据栅极全绕式场效晶体管(GAAFET)装置的一些实施例的各种制造阶段期间，以图1的方法形成的半导体装置沿一栅极方向(图17中的X-X方向)截切的剖面示意图。
图15示出根据一些实施例的装置的半导体及虚置鳍部的角度及高度参数。图16示出根据一些实施例的具有微笑曲线的局部装置。
图17示出根据一些实施例的半导体装置立体示意图。
附图标记说明：
100：方法
102、104、106、108、110、112、114、116、118、120、122：操作步骤
200：鳍部场效晶体管(FinFET)
202：基底
303：表面
312、313：沟槽
312A、1310：鳍部
320：半导体鳍部侧壁
400：浅沟槽隔离(STI)区
401、504：上表面
410：凹槽
500：第一虚置栅极(结构)
502：初始凹槽
600、1210：凹槽
601：上部区域
700：虚置鳍部材料
700a：(第一虚置鳍部)子层
700b：(第二虚置鳍部)子层
700c：第三子层
800：虚置鳍部
820：虚置鳍部侧壁
900：第二虚置栅极
1000：源极/漏极区
1100：主动栅极
1102：栅极介电层
1104：导电栅极电极
1200：介电隔离物
1300：栅极全绕式场效晶体管(GAAFET)装置/栅极全绕式(GAA)
晶体管装置
1320：(第一)半导体层
1322：(第二)半导体层
1600：微笑曲线
1610：第一线
1620：第二线
D：深度
HDF、HRF：高度
θ、θ1、θ2、θ3、θ4：角度
具体实施方式
以下的公开提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开为叙述各个部件及其排列方式的特定范例，以求简化本公开。当然，这些仅为范例示出并非用以所定义本发明。举例来说，若为以下的公开叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件为直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开于各个不同范例中会重复标号及/或文字。重复为为了达到简化及明确目的，而非自列指定所探讨的各个不同实施例及/或配置之间的关系。
再者，于空间上的相关用语，例如“下方”、“之下”、“下”、“上方”、“上”等等于此处是用以容易表达出本示出书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，也涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其它方位)且此处所使用的空间上的相关符号同样有相应的解释。
本公开的实施例为形成非平面式晶体管的背景下进行说明，特别为形成具有一导通通道超出设置基底的平面的晶体管的背景下进行说明。在一些实施例中，形成多个半导体鳍部于一基底上。随后形成一第一虚置栅极于半导体鳍部上。之后形成一凹槽于第一虚置栅极内，其中凹槽位于半导体鳍部之间。随后，形成一虚置鳍部材料于凹槽内，并去除局部虚置鳍部材料，以露出第一虚置闸的上表面并形成一虚置鳍部。形成一第二虚置体栅极于第一虚置体栅极的露出上表面上。
通过上述方法形成的鳍部式晶体管可有利地避免在虚置栅极形成期间出现空洞。在鳍部场效晶体管(FinFET)及栅极全绕式场效晶体管(GAAFET)生产中，工艺可能包括形成虚置鳍部(虚置通道)及虚置栅极。在沉积虚置栅极材料之前，在真实通道(半导体鳍部)之间形成虚置通道的情况下，在虚置栅极的制造中可能会出现空孔或缝隙。根据所公开的实施例，在沉积虚置闸材料之前，沉积一第一虚置闸材料于半导体鳍部上。此工艺步骤顺序避免在第一虚置栅极材料中形成空孔或缝隙。一旦沉积完第一虚置栅极材料，便会形成虚置鳍部，接着为一第二虚置栅极材料的沉积，以完成虚置栅极材料的沉积。如此一来，根据一些实施例，可同时采用虚置鳍部及虚置栅极的工艺，同时避免在虚置栅极材料内形成空孔或缝隙。根据一些实施例，所述方法使装置良率获得改善。
图1示出了根据本公开的一或多个实施例的形成非平面式晶体管装置的方法100流程图。举例来说，方法100的至少一些操作(或步骤)可用于形成鳍部场效晶体管(FinFET)或栅极全绕式(GAA)或晶体管装置，例如，纳米片晶体管装置、纳米线晶体管装置、垂直晶体管装置或相似装置。再者，方法100可用于形成各别导电型的栅极全绕式(GAA)晶体管(或鳍部场效晶体管(FinFET))装置，例如，n型栅极全绕式(GAA)晶体管装置或p型栅极全绕式(GAA)晶体管装置。此处用语“n型”可称作具有电子作为导电载子的晶体管的导电型，而此处用语“p型”可称作可称为具有空穴作为导电载子的晶体管的导电型。
参照图1，方法100自操作步骤102开始，其中提供一半导体基底。方法100继续进行至操作步骤104，其中形成多个半导体鳍部延伸至半导体基底的主要表面以外。方法100继续进行至操作步骤106，其中形成多个隔离区。方法100继续进行至操作步骤108，其中形成一第一虚置栅极于半导体鳍部及隔离区上。方法100继续进行至操作步骤110，其中形成一凹槽于半导体鳍部之间的第一虚置栅极内。方法100继续进行至操作步骤112，其中形成一虚置鳍部材料于凹槽内。方法100继续进行至操作步骤114，其中去除局部虚置鳍部材料，以露出第一虚置闸的上表面，并留下一虚置鳍部于凹槽内。方法100继续进行至操作步骤116，其中形成一第二虚置栅极于第一虚置栅极的上表面上。方法100继续进行至操作步骤118，其中形成多个源极/漏极结构。方法100继续进行至操作步骤120，其中取代第一及第二虚置栅极为主动栅极。方法100继续进行至操作步骤122，其中形成一介电隔离于覆盖主动栅极的虚置鳍部上。
对应于图1的操作步骤102，图2示出根据一些实施例的鳍部场效晶体管(FinFET)200的剖面示意图，包括处于制造的多个阶段其中之一的一基底202。基底202可为一半导体基底，如块材半导体、绝缘体上覆半导体(semiconductor-on-insulator,SOI)基底或相似物，其可为掺杂的(例如，用p型或n型掺杂物)或未掺杂的。基底202可为一晶圆，例如硅晶圆。一般来说，绝缘体上覆半导体(SOI)基底包括形成于绝缘体层上的一半导体材料层。绝缘层可为埋入式氧化(buried oxide,BOX)层、氧化硅层或相似物。绝缘层提供于一基底上，通常为硅或玻璃基底。也可使用其他基底，如多层或渐变基底。在一些实施例中，基底202的半导体材料可包括硅；锗；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)；合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其组合。
对应于图1的操作步骤104，图3示出根据一些实施例的鳍部场效晶体管(FinFET)200的剖面示意图，包括在制造的多个阶段其中之一的多个半导体鳍部312。半导体鳍部312由以下至少一些工艺所形成。半导体鳍部312可使用微影技术形成。光刻胶可形成于半导体基底202上并进行图案化。光刻胶可通过开口蚀刻，以露出位于下方的半导体基底202。然后对露出的半导体基底202进行蚀刻，以形成多个沟槽313，而露出半导体基底202的表面303。沟槽313因而形成于相邻的半导体鳍部312之间，这些鳍部自半导体基底202延伸。半导体鳍部312各自从表面303向上延伸。沟槽313可为彼此平行的条状(从鳍部场效晶体管(FinFET)200的顶部来看)，且彼此之间紧密间隔开。在半导体鳍部312形成后，去除光刻胶。随后，可进行清洗工艺，以去除半导体基底202的原生氧化物。此\清洗可使用稀释的氢氟酸(diluted hydrofluoric，DHF)或类似物来进行。
对应于图1的操作步骤106，图4示出根据一些实施例的鳍部场效晶体管(FinFET)200的剖面示意图，包括在制造的多个阶段其中之一的多个浅沟槽隔离(STI)区400。浅沟槽隔离(STI)区400由绝缘材料形成，可相互电性隔离相邻的鳍部。绝缘材料可为氧化物(例如，氧化硅)、氮化物或相似物或其组合，并可通过高密度等离子体化学气相沉积(highdensity plasma chemical vapor deposition,HDP-CVD)、流动式化学气相沉积(flowableCVD,FCVD)(例如，在远端等离子体系统中沉积CVD类材料及进行后固化，使其转换为另一种材料，如氧化物)，或相似方法或其组合形成。可使用其他绝缘材料及/或其他形成工艺。在一些实施例中，绝缘材料可为通过流动式化学气相沉积(FCVD)工艺形成的氧化硅。一旦形成绝缘材料，可进行一退火处理。平坦化工艺(例如，化学机械研磨(chemical mechanicalpolish，CMP)，可去除任何多余的绝缘材料，并形成共平面(未示出)的浅沟槽隔离(STI)区400上表面及半导体鳍部312上表面。
在一些实施例中，浅沟槽隔离(STI)区400包括一衬层(例如，衬层氧化物(未示出))位于各个浅沟槽隔离(STI)区400与基底202(鳍部312)之间界面。在一些实施例中，形成衬层氧化物是为了可减少位于基底202与浅沟槽隔离(STI)区400之间界面的结晶缺陷。同样地，衬层氧化物也可用于减少鳍部312与浅沟槽隔离(STI)区400之间界面的结晶缺陷。衬层氧化物(例如，氧化硅)可为一热氧化物，其为基底202的表面层并通过热氧化而形成，然而其他合适的方法也可用于形成衬层氧化物。
接下来，凹陷浅沟槽隔离(STI)区400，以形成多个浅沟槽隔离(shallow trenchisolation，STI)区400，如图4所示。凹陷浅沟槽隔离(STI)区400，使半导体鳍部312(以下简称“鳍部312A”)的上部从相邻的浅沟槽隔离(STI)区400之间突出。换句话说，鳍部312A是从浅沟槽隔离(STI)区400的上表面401突出。浅沟槽隔离(STI)区400的上表面401可具有一平面(如图所示)、一凸面、一凹面(例如，碟化)或其组合。浅沟槽隔离(STI)区400的上表面401可通过适当的蚀刻形成为平的、凸的及/或凹的。浅沟槽隔离(STI)区400可采用可接受的蚀刻工艺进行凹陷，例如对浅沟槽隔离(STI)区400的材料具有选择性的蚀刻。举例来说，可使用稀氢氟酸(DHF)进行干蚀刻或湿蚀刻，以凹陷浅沟槽隔离(STI)区400。
对应于图1的操作步骤108，图5示出根据一些实施例的鳍部场效晶体管(FinFET)200的剖面示意图，包括处于制造的多个阶段其中之一的一第一虚置闸结构500。沉积第一虚置栅极结构500于半导体鳍部312上。举例来说，第一虚置栅极结构500可由硅或硅锗形成。第一虚置栅极结构500可以顺应性方式并具有一初始凹槽502形成于半导体鳍部之间及上方。
对应于图1的操作步骤110，图6示出根据一些实施例的鳍部场效晶体管(FinFET)200的剖面示意图，包括处于制造的多个阶段其中之一的形成一凹槽600于第一虚置闸结构500内。第一虚置栅极结构500内所形成的凹槽600可形成于初始凹槽502内。举例来说，凹槽600可通过使用图案化光刻胶作为蚀刻罩幕的微影工艺形成。凹槽600可通过异向性蚀刻形成，例如干蚀刻。可形成凹槽600，以暴露出位于下方的浅沟槽隔离(STI)区400。
形成凹槽600于第一虚置栅极结构500内可进一步形成具有深度D的一凹槽410于下方的浅沟槽隔离(STI)区400内，取决于第一虚置栅极结构500与下方浅沟槽隔离(STI)区400之间的蚀刻选择比。对于高蚀刻选择性蚀刻第一虚置栅极结构500，凹槽410的深度D可很小或不存在。对第一虚置栅极结构500的高蚀刻选择性可通过调整气体选择而实现。举例来说，相较于Br基蚀刻，F基蚀刻具有高介电蚀刻率。在另一示例中，高蚀刻选择性可通过调整蚀刻偏压功率而实现。举例来说，凹槽D的尺寸可约在0nm至100nm的范围。
对应于图1的操作步骤112，图7A示出鳍部场效晶体管(FinFET)200的剖面示意图，包括形成虚置鳍部材料700于凹槽600内及第一虚置栅极500的上表面504上。举例来说，虚置鳍部材料700可为一种介电材料。虚置鳍部材料700可包括选自氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氮碳化硅、氮碳氧化硅及其组合的材料。虚置鳍部材料700可通过高密度等离子体化学气相沉积(HDP-CVD)、流动式化学气相沉积(FCVD)(例如，在远端等离子体系统中沉积化学气相沉积(CVD)类材料及进行后固化，使其转换为另一种材料，例如氧化物)或相似方法或其组合形成。在其他一些实施例中，虚置鳍部材料700可包括高k值介电材料。因此，虚置鳍部材料700可具有大于约4.0或甚至大于约7.0的k值，并可包括金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的硅酸盐。举例来说，虚置鳍部材料700可为TaN、TaO或HfO。高k值虚置鳍部材料700的形成方法可包括CVD分子束沉积(molecular beamdeposition,MBD)、原子层沉积(atomic layer deposition,ALD)、PECVD及相似方法。
在一些实施例中，虚置鳍部材料700可由单一材料形成(如图7A所示)。或者，可由多个子层形成(如图7B所示)，其中子层可具有相同、相似或不同的组成。图7B示出虚置鳍部材料700具有一第一虚置鳍部子层700a及一第二虚置鳍部子层700b，其中第一虚置鳍部子层700a形成于凹槽600内，而第二虚置鳍部子层700b形成于第一虚置鳍部子层700a上。第一虚置鳍部子层700a及第二虚置鳍部子层700b都可以顺应性的方式形成。
对应于图1的操作步骤114，图8A示出鳍部场效晶体管(FinFET)200的剖面示意图，包括其中去除局部的虚置鳍部材料700，而露出第一虚置栅极结构500的上表面504并于凹槽内留下虚置鳍部800。如以上所述，虚置鳍部材料700可为单一材料，也可包括子层700a及700b。可去除虚置鳍部材料700的上部区域，以露出第一虚置栅极500的上表面504，并于凹槽600内留下虚置鳍部800，其中上述去除可为一平坦化工艺及/或一回蚀刻工艺。平坦化工艺可包括化学机械研磨(CMP)。举例来说，回蚀刻工艺可为异向性或等向性。
可蚀刻或研磨虚置鳍部材料700，以将虚置鳍部材料700留于凹槽内，其上表面与第一虚置栅极500的上表面504齐平。或者，可蚀刻或研磨虚置鳍部材料700，以将虚置鳍部材料700留在凹槽600内，其上表面低于第一虚置栅极500的上表面504，如图8B及图8C所示。
举例来说，虚置鳍部材料700的回蚀刻工艺可为异向性的或等向性的。如图8B所示，对于异向性的回蚀刻，回蚀刻可使子层700a及700b的上表面留下V形状，而如图8C所示，对于等向性的回蚀刻，回蚀刻可使子层700a及700b的上表面留下一平面形。对于异向性蚀刻，具体的蚀刻剂取决于虚置鳍部材料700的材料。举例来说，用于异向性蚀刻的蚀刻剂可为干蚀刻剂。对于等向性的蚀刻，具体的蚀刻剂也取决于虚置鳍部材料700的材料。举例来说，用于等向性蚀刻的蚀刻剂可为湿蚀刻剂。
在一些实施例中，如图8B及图8C所示，可形成虚置鳍部材料700的第三子层700c，以填充位于子层700a及700b上方的凹槽600的一上部区域601。举例来说，在顺应性沉积第三子层700c于第一虚置栅极500上并进入凹槽600的上部区域601之后，回蚀刻或研磨第三子层700c，以自第一虚置栅极500的上表面504上去除第三子层700c。
举例来说，子层的数量可在1至10之间。对于n个子层，第一n-1个子层可顺应性形成于凹槽600内，然后回蚀刻以露出凹槽600的上部区域601。第n个子层的沉积填满凹槽600，然后进行平坦化，以从第一虚置栅极500的上表面504中去除第n个子层。
对应于图1的操作步骤116，图9示出鳍部场效晶体管(FinFET)200的剖面示意图，包括形成一第二虚置栅极900于第一虚置栅极500上。第二虚置栅极900可与第一虚置栅极500具有相同的材料、相似的材料或不同的材料。举例来说，第二虚置栅极900可由硅或硅锗形成。第二虚置像栅极900可形成于第一虚置像栅极500上，并位于虚置鳍部800上。
对应于图1的操作步骤118，图10示出形成源极/漏极区1000的鳍部场效晶体管(FinFET)200的剖面示意图。图10的剖面为沿着图17中的X’-X’线。源极/漏极区1000形成于包括第一虚置栅极500及第二虚置栅极900的虚置栅极(未示出于图10)的两相对侧。
源极/漏极区1000通过外延生长半导体材料于半导体鳍部312A的鳍部凹槽内而形成。因此，可理解的是，尽管源极/漏极区1000在垂直方向上与鳍部312隔开，然而各个源极/漏极区1000皆自鳍部312A的端点延伸(例如，物理连接至端点)，鳍部312A作为鳍部场效晶体管(FinFET)200的导电通道。可使用各种合适的方法来外延生长源极/漏极区1000，例如，金属有机化学气相沉积(metal-organic CVD,MOCVD)、分子束外延(MBE)、液相外延(liquidphase epitaxy,LPE)、气相外延(vapor phase epitaxy,VPE)、选择性外延生长(selectiveepitaxial growth,SEG)、相似方法或其组合。
在一些实施例中，当所得的鳍部场效晶体管(FinFET)200为n型FinFET时，源极/漏极区1000可包括碳化硅(SiC)、磷化硅(SiP)、磷掺杂硅碳(SiCP)或相似物。当所得的鳍部场效晶体管(FinFET)200为p型FinFET时，源极/漏极区1000可包括SiGe及p型杂质，如硼或铟。
可植入掺杂物于源极/漏极区1000以形成源极/漏极区1000，然后进行一退火工艺。布植工艺可包括形成及图案化一罩幕(例如，光刻胶)，以覆盖布植工艺中受保护的鳍部场效晶体管(FinFET)200区域。源极/漏极区1000可具有一杂质(例如，掺杂物)浓度约在1×1019cm-3至1×1021cm-3之间范围。P型杂质(例如，硼或铟)可植入于P型晶体管的源极/漏极区1000内。N型杂质(例如，磷或砷化物)可植入于N型晶体管的源极/漏极区1000内。在一些实施例中，外延源极/漏极区可于生长期间进行原位掺杂。
对应于图1的操作步骤120，图11示出鳍部场效晶体管(FinFET)200的剖面示意图，其中第一虚置栅极500及第二虚置栅极900取代为主动栅极1100结构。在用主动栅极1100结构(也可称取代栅极结构或金属栅极结构)取代第一虚置栅极500及第二虚置栅极900之后，进行一示例性后栅极工艺(有时称作取代栅极工艺)。
在一些实施例中，主动栅极1100结构可包括至少一栅极介电层1102及至少一导电栅极电极1104，如图11的剖面示意图所示。导电栅极电极1104覆盖半导体鳍部312A的中心部，而栅极介电层1102夹在其间。栅极介电层1102可包括高k值介电材料(例如，k值大于约4.0或甚至大于约7.0)。在上述实施例中，高k值栅极介电层1102可包括选自以下材料：Al2O3、HfAlO、HfAlON、AlZrO、HfO2、HfSiOx、HfAlOx、HfZrSiOx、HfSiON、LaAlO3、ZrO2或其组合。高k值栅极介电层1102可用合适的工艺形成，例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、电镀或其组合。导电栅极电极1104可包括金属材料，例如，Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi或其组合。在其他一些实施例中，导电栅极电极1104可包括多晶硅材料。多晶硅材料可被掺杂均匀或不均匀的掺杂浓度。导电栅极电极1104可使用合适的工艺形成，例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、电镀或其组合。
对应于图1的操作步骤122，图12示出鳍部场效晶体管(FinFET)200的剖面示意图，其中形成介电隔离物于虚置鳍部800上，虚置鳍部最初为主动栅极1100所覆盖。在去除第一虚置栅极500及第二虚置栅极900之后，可形成主动栅极1100，以覆盖虚置鳍部800。在一些实施例中，虚置鳍部800被主动栅极覆盖。
在其他实施例中，如图12所示，可通过在主动栅极的区域之间提供介电隔离物1200而使主动栅极1100的区域彼此分开。举例来说，形成凹槽1210于主动栅极1100内，以露出虚置鳍部800，然后以介电隔离物1200填充凹槽1210。
介电隔离物1200可包括一介电材料。举例来说，介电材料可为氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮碳氧化硅、碳氧化硅、其多层或相似物。介电隔离物1200可通过使用任何合适的方法(例如，化学气相沉积(CVD)、PECVD或流动式化学气相沉积(FCVD))，沉积介电材料于凹槽1210内而形成。在沉积之后，可进行化学机械研磨(CMP)，以自余留的主动栅极1100去除任何多余的介电材料。
图2至图12示出具有半导体鳍部312的鳍部场效晶体管(FinFET)200的制造方法。或者，也可形成其他晶体管装置，例如栅极全绕式场效晶体管(GAAFET)。以下说明代替鳍部场效晶体管(FinFET)的栅极全绕式场效晶体管(GAAFET)的制造，其步骤是用交替的第一半导体层1320(作为牺牲层)及第二半导体层1322所形成半导体鳍部1312，用于栅极全绕式场效晶体管(GAAFET)装置1300，如图13所示，对于栅极全绕式场效晶体管(GAAFET)装置的生产，其取代图3的半导体鳍部312的制作。图13示出对应于图9的结构，但用于栅极全绕式场效晶体管(GAAFET)装置。
如图13的示例所示，第一半导体层1320及第二半导体层1322形成位于半导体基底202上的一堆叠。第一半导体层1320及第二半导体层1322交替设置于彼此的顶部(例如，沿Z方向)以形成堆叠。举例来说，第二半导体层1322的其中一者设置于第一半导体层1320的其中一者上，然后第一半导体层1320的其中另一者设置于第二半导体层1322上，如此反复。
堆叠可包括任何数量所交替设置的第一半导体层1320及第二半导体层1322。第一半导体层1320及第二半导体层1322可具有不同的厚度。第一半导体层1320从一层到另一层可具有不同厚度。第二半导体层1322从一层到另一层可具有不同的厚度。第一半导体层1320及第二半导体层1322各自的厚度可从几纳米到几十纳米。堆叠中的第一层可厚于其他第一半导体层1320及第二半导体层1322。在一实施例中，第一半导体层1320中各个的厚度约在5纳米(nm)至20nm的范围，且第二半导体层1322中各个的厚度约在5nm至20nm的范围。
第一半导体层1320及第二半导体层1322两者具有不同的组成。在各种不同实施例中，第一半导体层1320及第二半导体层1322两者具有提供各层之间不同蚀刻选择性的组成，特别是使第一半导体层1320在去除第一半导体层1320的工艺期间作为牺牲层。
在各种不同实施例中，可特意掺杂第一半导体层1322。举例来说，当栅极全绕式(GAA)晶体管装置1300配置为n型(且操作于增强模式)时，第二半导体层1322中各个可为掺杂p型掺杂物(例如，硼(B)、铝(Al)、铟(In)及镓(Ga))的硅。而当栅极全绕式(GAA)晶体管装置1300配置为p型(且操作于增强模式)时，第二半导体层1322中各个可为掺杂n型掺杂物(例如，磷(P)、砷(As)、锑(Sb))的硅。在另一示例中，当栅极全绕式(GAA)晶体管装置1300配置为n型(且操作于空乏模式)时，第二半导体层1322中各个可为掺杂n型掺杂物的硅；而当栅极全绕式(GAA)晶体管装置1300配置为p型(且操作于空乏模式)时，第二半导体层1322中各个可为掺杂p型掺杂剂的硅。在一些实施例中，第二半导体层1322中各个为Si1-xGex，其包括莫耳比小于50％(x<0.5)的Ge。
第一半导体层1320及第二半导体层1322中的任一者可包括其他材料，例如化合物半导体(例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(例如，GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或者其组合。第一半导体层1320及第二半导体层1322的材料可根据提供不同的蚀刻选择性来进行选择。
第一半导体层1320及第二半导体层1322可自半导体基底202外延生长。举例来说，第一半导体层1320及第二半导体层1322各个可通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺如金属有机化学气相沉积(MOCVD)工艺及/或其他合适的外延生长工艺来生长。在外延生长期间，半导体基底202的晶体结构向上延伸，致使第一半导体层1320及第二半导体层1322具有与半导体基底202相同的结晶取向(crystal orientation)。
可图案化整个第一半导体层1320及第二半导体层1322的堆叠，以形成多个鳍部1310。举例来说，可采用微影工艺，其中以图案化的光刻胶作为一蚀刻罩幕来蚀刻整个第一半导体层1320及第二半导体层1322的堆叠，以形成鳍部1310。
第一虚置栅极500、第二虚置栅极900及第一半导体层1320(牺牲层)的材料可选择为便于去除第一虚置栅极500及第二虚置栅极900与形成GAA(其包括去除牺牲层(第一半导体层1320))。在一示例中，第一虚置像栅极500可为SiGe、第二虚置像栅极900可为Si，而牺牲层可为SiGe。在另一示例中，第一虚置栅极500可为低Ge浓度百分比的SiGe、第二虚置栅极900可为Si，而牺牲层可为高Ge浓度百分比的SiGe。在另一示例中，第一虚置栅极500可为Si、第二虚置栅极900可为Si，而牺牲层可为SiGe。
对于栅极全绕式场效晶体管(GAAFET)1300，除了可形成或不形成介电隔离物1200以外，图11及图12中的虚置栅极的去除及导电栅极的取代将置换为虚置栅极的去除、导电栅极的取代以及GAA形成。
根据图14，除了第一虚置栅极500及第二虚置栅极900，第一半导体层1320(牺牲层)也已经去除，因此未示出于图14中。通过施加选择性蚀刻(例如，盐酸(HCl))去除半导体层1320，同时使半导体层1322实质上保持完整。在去除半导体层1320后，可露出各个半导体层1322个别的下表面及上表面。
然后形成栅极介电层1102，使其包围半导体层1322，接着形成导电栅极电极1104，其也包围半导体层1322(其作为鳍部1310)。栅极介电层1102及栅极电极1104可通过以上关于图11所说明的材料及方法而形成。
图15示出一半导体装置的一区域的剖面示意图，半导体装置可为上述的鳍部场效晶体管(FinFET)200或栅极全绕式场效晶体管(GAAFET)1300。举例来说，示出半导体鳍部312(或栅极全绕式场效晶体管(GAAFET)的鳍部1310)及虚置鳍部800。半导体装置包括一介电隔离结构400，其具有一上表面401(其为水平的)。
半导体鳍部312位于基底202上。半导体鳍部312更具有多个半导体鳍部侧壁320。虚置鳍部800设置于介电隔离结构400上。虚置鳍部800更具有多个虚置鳍部侧壁820。取决于形成虚置鳍部800及半导体鳍部312的不同工艺，根据一些实施例，对于虚置鳍部800及半导体鳍部312来说，介电隔离结构400的上表面401与鳍部侧壁之间的角度为不同的。具体来说，介电隔离结构400的水平上表面401与相邻半导体鳍部侧壁320之间的角度大于90°，而介电隔离结构400的水平上表面401与相邻的虚置鳍部侧壁820之间的角度小于或等于90°。亦即图15中所示的角度θ1及θ4大于90°，而图15中所示的角度θ2及θ3小于或等于90°。角度θ1及θ4可在95°至150°的范围，例如110°，而角度θ2及θ3可在30°到90°的范围内，例如90°。
进一步如图15所示，半导体鳍部312的高度为HRF，而虚置鳍部800的高度为HDF。虚置鳍部800的高度可大于或等于半导体鳍部312的高度。虚置鳍部800的高度由平坦化工艺的程度所决定，其中大量的平坦化将减少虚置鳍部800的高度。高度HDF是否大于或等于高度HRF取决于所需的功能。举例来说，高度HDF大于高度HRF可能是因切割深度浅而为了栅极隔离中促进切割虚置或金属栅极所需。另一方面，高度HRF相同于高度HDF为虚置栅极图案化提供了更多的工艺容许度。
图16示出根据一些实施例的具有微笑曲线1600的局部装置。图16示出半导体鳍部312及相邻于介电隔离结构400的两个虚置鳍部800的下部。微笑曲线1600位于介电隔离结构400与虚置鳍部800的下部接触介电隔离结构400的区域之间的边界。第一线1610为沿虚置鳍部800其中一者的侧壁延伸的线。第二线1620为沿半导体鳍部312其中一者的侧壁延伸的线。第一线1610与微笑曲线1600之间的角度θ小于90°，而第二线1620与微笑曲线1600之间的角度θ则大于90°。
图17示出根据一些实施例的半导体装置200的立体示意图。半导体装置200包括延伸于基底上方且穿过介电隔离(STI)结构400的半导体鳍部312。主动栅极1100形成于半导体鳍部312上方，其作为源极/漏极(S/D)结构1000之间的通道。层间介电(ILD)层1600位于源极/漏极(S/D)结构1000的上方，并相邻于主动栅极1100。介电隔离层1200形成于主动栅极1100内至一些虚置鳍部800。
在本公开的一形态中，提供一种半导体装置的制造方法。上述方法包括形成多个半导体鳍部于一基底上。形成一第一虚置栅极于半导体鳍部上。形成一凹槽第一虚置栅极上，且凹槽位于半导体鳍部之间。形成一虚置鳍部材料于凹槽内。去除一部分的虚置鳍部材料，以露出第一虚置栅极的一上表面，并形成一虚置鳍部。形成一第二虚置栅极于第一虚置栅极的露出的上表面上。
在一些实施例中，去除一部分的虚置鳍部材料包括平坦化虚置鳍部材料。
在一些实施例中，形成一虚置鳍部材料包括形成一第一虚置鳍部子层于凹槽内；以及形成一第二虚置鳍部子层于第一虚置鳍部子层上。在一些实施例中，上述方法还包括自凹槽的一上部区域去除部分的第一虚置鳍部子层及部分的第二虚置鳍部子层。在一些实施例中，上述方法还包括顺应性形成一第三虚置鳍部子层于第一虚置栅极的上表面，并填充凹槽的上部区域。在一些实施例中，上述方法还包括去除一部分的第三虚置鳍部子层，以露出第一虚置栅极的上表面。
在一些实施例中，虚置鳍部材料包括一介电材料。
在一些实施例中，上述方法还包括在形成第二虚置栅极后，以一导电栅极取代第一虚置栅极及第二虚置栅极。在一些实施例中，导电栅极的一上表面位于虚置栅极的上表面上方。在一些实施例中，上述方法还包括蚀刻出一凹槽于导电栅极的上表面内，以露出虚置鳍部的上表面；以及以一介电材料填充位于导电栅极的上表面内的凹槽，以供栅极隔离之用。
在一些实施例中，虚置鳍部的一高度大于形成于基底上的半导体鳍部的一高度。
在一些实施例中，形成一凹槽于第一虚置栅极内露出一位于下方的半导体装置的介电隔离结构。
在一些实施例中，形成于基底上的各个半导体鳍部包括多个半导体子层与多个牺牲层形成的交替层，且上述方法还包括去除牺牲层。在一些实施例中，第二虚置栅极由一材料制成，且不同于牺牲层的材料。
在一些实施例中，形成一凹槽于第一虚置栅极包括形成一凹槽于第一虚置栅极内包括形成一凹槽于介电隔离结构内，且虚置鳍部材料形成于介电隔离结构的凹槽内。
在一些实施例中，形成一凹槽于第一虚置栅极并未形成一凹槽于介电隔离结构内。在一些实施例中，形成一凹槽于第一虚置栅极包括一蚀刻工艺，其选择蚀刻位于介电隔离结构上的第一虚置栅极。
在本公开的另一形态中，提供一种半导体装置。半导体装置包括一基底。一介电隔离结构位于基底上，且具有一水平的上表面。具有多个半导体鳍部侧壁的多个半导体鳍部位于基底上。具有多个虚置鳍部侧壁的一虚置鳍部位于半导体鳍部之间，且位于介电隔离结构上。一导电栅极位于半导体鳍部及虚置鳍部上，且接触介电隔离结构。介电隔离结构的水平上表面与相邻半导体鳍部侧壁之间的角度大于90°，且介电隔离结构的水平上表面与相邻虚置鳍部侧壁之间的角度小于90°。
在本公开的另一形态中，提供一种制造半导体装置的制造方法。上述方法包括形成多个半导体鳍部于一基底上。形成一第一虚置栅极于半导体鳍部上。形成一凹槽于第一虚置栅极上，凹槽位于半导体鳍部之间。形成一材料于凹槽内。去除一部分的材料，以露出第一虚置栅极的一上表面。
以上概略示出瞭本发明数实施例的特征部件，使所属技术领域中技术人员对于本公开的形态可更为容易理解。任何所属技术领域中技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的精神及保护范围，且可于不脱离本公开的精神及范围，当可作变动、替代与润饰。

Claims (1)

1.一种半导体装置的制造方法，包括：
形成一复合基底，其包括一基底、位于该基底上的一第一半导体层、位于该第一半导体层上的一第二半导体层、位于该第二半导体层上的一第三半导体层以及位于该第三半导体层上的一第四半导体层；
自该第四半导体层形成一鳍部结构；
形成一虚置栅极堆叠于该鳍部结构的一通道区上；
凹陷该鳍部结构的一源极区及一漏极区，以形成一源极开口及一漏极开口，该通道区设置于该源极区与该漏极区之间；
选择性蚀刻该鳍部结构的该源极区，以延伸该源极开口穿过该第三半导体层而形成的一延伸源极开口；
选择性形成一半导体插塞于该延伸源极开口内；
平坦化该复合基底，以去除该基底、该第一半导体层及该第二半导体层而露出该半导体插塞；
在平坦化之后，以一介电层取代该第三半导体层；以及
以一背侧源极接点取代该半导体插塞。
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