CN1992342A - 半导体器件及其制造方法 - Google Patents

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金钟玟
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Abstract

本发明公开一种半导体器件及其制造方法，其具有垂直沟槽栅极结构以提高集成度。该半导体器件包括：第二导电类型外延层，形成在第一导电类型衬底上，在该第一导电类型衬底上限定有源区和隔离区；沟槽，形成在该隔离区中；第一导电类型第一区，形成在该沟槽两侧的外延层中；隔离层，以预定深度形成在该沟槽中；栅极绝缘层，其沿着该沟槽两侧部分的上部而形成；栅极，形成在该沟槽的上部；主体区，形成在该有源区中；源极，形成在该主体区上；源极区，形成在该栅极两侧的主体区的上部；以及漏极，形成在该衬底的后表面上。因此，本发明的半导体器件及其制造方法能够在减小导通电阻的同时简化制造工艺并高度集成器件。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件，更具体地，本发明涉及半导体器件及其制造方法，其能够在减小导通电阻的同时简化制造工艺并高度集成多个器件。
背景技术
图1是传统半导体器件结构的横截面图，图2是另一传统半导体器件结构的横截面图。
通过使用垂直PN结结构代替具有正常电功率的MOSFET器件的漂移区可获得半导体器件的超结(super junction)结构，并且这种超结结构在器件处于截止状态时均匀地分布电场，从而提高击穿电压。
在图1中示出传统半导体器件的超结结构。如图1所示，在N型衬底10上生长N型外延层11，并在N型外延层11的一部分上集成栅极绝缘层12和栅极13。在与栅极13隔离的衬底10上形成源极14。此外，P型掺杂的第一掺杂区15从栅极13的下方延伸到衬底10的预定深度。另外，在栅极13和源极14二者的下方且在第一掺杂区15的位于栅极13与源极14之间的表面部分形成N型掺杂的第二掺杂区16。
以这种方式，实现传统的垂直PN结。
另外，如图2所示，在根据另一传统方法制造的半导体器件中，在有源区的两侧部分形成沟槽，将N型和P型离子注入到沟槽的两侧壁部分，从而获得垂直PN结结构。
即，在衬底20中形成N型第一掺杂区21，并在衬底20上集成栅极绝缘层24和栅极25。并且，在与栅极25隔离的衬底20的一部分上形成源极26。在栅极25和源极26的两侧部下方形成第一和第二沟槽22a和22b，并且在每一沟槽中形成沟槽隔离层23。
在每一沟槽隔离层23的一侧部区域，形成注入离子的P型第二掺杂区27。另外，在P型第二掺杂区27的表面部分且在源极26与栅极25之间形成N型第三掺杂区28。
如上所述，在图2中在有源区的两侧部区域形成沟槽，并且在沟槽之间形成垂直PN结区。
然而，为了在上述传统半导体器件中获得具有足够深度的超结结构，必须重复多次生长外延层和注入离子的工艺。
另外，由于上述半导体器件具有水平栅极结构，因此在一个有源区中只有一个沟道，从而限制了器件密度的增加。
发明内容
本发明旨在解决现有技术中出现的上述问题，因此本发明的目的在于提供一种具有垂直沟槽栅极结构的半导体器件及其制造方法，以提高器件的集成度。
根据本发明实施例的半导体器件包括：第一导电类型衬底；第二导电类型外延层，形成在所述第一导电类型衬底上，并形成有沟槽；PN结，沿着所述沟槽的内壁垂直形成在所述第一导电类型衬底上；绝缘层，覆盖所述沟槽的内部和外壁；栅极，形成在所述绝缘层上；主体区，形成在所述栅极的两侧；源极，形成在所述主体区的上部；以及漏极，形成在所述第一导电类型衬底的后表面上。
根据本发明的优选实施例，通过所述外延层以及在所述外延层的内壁上形成的第二导电类型层来限定所述PN结。
根据本发明的优选实施例，所述绝缘层包括填充在所述沟槽中达到预定高度的隔离层和栅极绝缘层。
根据本发明的优选实施例，所述第一导电类型为P型，所述第二导电类型为N型。
根据本发明的优选实施例，所述沟槽具有抵达所述第一导电类型衬底的深度。
根据本发明的另一方案，提供一种半导体器件的制造方法，该方法包括以下步骤：在第一导电类型衬底上形成第二导电类型外延层；在所述外延层中形成沟槽；沿着所述沟槽的内壁形成PN结；在所述沟槽中形成绝缘层；在所述绝缘层上形成栅极；在所述栅极的两侧形成源极区；以及形成源极和漏极。
根据本发明的优选实施例，形成PN结的步骤包括以下步骤：在所述沟槽的内壁上形成第一导电类型层。
根据本发明的优选实施例，在所述沟槽中形成绝缘层的步骤包括以下子步骤：形成隔离层，使得所述隔离层填充在沟槽中达到预定高度；和在所述隔离层上形成栅极绝缘层。
根据本发明的优选实施例，在所述沟槽的内壁上形成第一导电类型层的步骤包括以下步骤：注入第一导电类型离子。
根据本发明的优选实施例，所述第一导电类型为P型，所述第二导电类型为N型。
根据本发明的优选实施例，在所述外延层中形成沟槽的步骤包括以下步骤：形成具有抵达所述第一导电类型衬底的深度的沟槽。
根据本发明的优选实施例，在所述外延层中形成沟槽的步骤包括以下步骤：在所述外延层上形成衬垫绝缘层，以保护所述外延层的表面。
根据本发明的优选实施例，在所述沟槽中形成绝缘层的步骤包括以下子步骤：沉积所述绝缘层，使得所述绝缘层填充所述沟槽；以及蚀刻所述绝缘层，使得所述沟槽内侧的上部暴露。
附图说明
图1是示出传统半导体器件结构的横截面图；
图2是示出另一传统半导体器件结构的横截面图；
图3是示出根据本发明优选实施例的半导体器件结构的横截面图；
图4a至图4i以横截面图示出根据本发明优选实施例的半导体器件的制造过程；
图5和图6是示出漏极饱和电流和击穿特性与漏极电压之间关系的数据图；以及
图7是示出击穿电压和导通电阻值(Ron)与外延层深度之间关系的数据图。
具体实施方式
以下，将参照附图描述本发明的优选实施例。所述实施例仅用于示例性目的，而不限制本发明权利要求的范围。
图3是示出根据本发明优选实施例的半导体器件结构的横截面图，图4a至图4i以横截面图示出根据本发明优选实施例的半导体器件的制造过程。
图5和图6是示出漏极饱和电流和击穿特性与漏极电压之间关系的数据图，而图7是示出击穿电压和导通电阻值(Ron)与外延层深度之间关系的数据图。
在说明之前，应注意的是，P型表示第一导电类型，N型表示第二导电类型。
首先，如图3所示，根据本发明优选实施例的半导体器件包括：第二导电类型(N型)外延层42，形成于第一导电类型(P型)衬底41上；沟槽44(见图4b)，形成于衬底41的有源区的两个隔离区；以及第一导电类型第一区46，形成于沟槽44两侧的外延层42中。此时，沟槽44形成为穿过外延层42，以暴露衬底41。即，沟槽44形成为其底部比衬底41上生长的外延层42的PN结45(见图4b)部分更深。
在沟槽44中形成隔离层47a。沿着沟槽44的两侧部分的上部形成栅极绝缘层48，并在沟槽44中的隔离层47a的上方形成栅极49，从而栅极绝缘层48和隔离层47a构成覆盖沟槽44内部和外壁的绝缘层。
另外，在沟槽44之间的有源区中形成主体区50，在主体区50上形成源极52，在位于栅极49两侧的主体区50的上部，形成注入离子的源极区51。源极52连接至源极区51。
另外，在衬底41的后表面，形成漏极53。
以这种方式，根据本发明的半导体器件，提供沟槽栅极MOSFET，其中在沟槽内部的上部形成栅极49，并且沿着一个栅极49的两个侧表面形成两个垂直沟道区。因此，可以在有限的有源区中高度集成器件。
以下，将描述根据本发明优选实施例具有上述结构的半导体器件的制造方法。参照图4a，在第一导电类型(P型)衬底41上生长第二导电类型外延层42。这里，外延层42表示通过外延生长所形成的层。
另外，为了保护上面生长有外延层42的衬底41表面，在外延层42的表面上形成衬垫(pad)绝缘层43。此时，使用氧化物层形成绝缘层43。
以下，将P型称为第一导电类型，而将N型称为第二导电类型。
参照图4b，使用光掩模将第一光致抗蚀剂层(未示出)图案化；然后使用图案化的第一光致抗蚀剂层作为掩模，蚀刻除了有源区之外的外延层42，从而以恒定间隔在每一隔离区形成单独的沟槽44。
此时，将沟槽44的深度设置为比由衬底41和衬底41上生长的外延层42构成的PN结45要深。即，沟槽44形成为暴露第一导电类型(P型)衬底41。
接下来，参照图4c，将第一导电离子倾斜注入到两个沟槽的侧部，以在有源区的两个侧部形成第一导电类型第一区46。根据该处理，可通过第二导电类型外延层42和第一导电类型第一区46形成垂直PN结。
绝缘层43包括与第一绝缘层47相同的氧化物层。
之后，参照图4d，沉积第一绝缘层47，以填充两个沟槽44。此时，第一绝缘层47包括氧化物层。
然后，参照图4e，为了暴露沟槽44内侧的一部分，将沟槽44中的第一绝缘层47蚀刻至预定深度。为了随后在沟槽44中形成栅极绝缘层和栅极，实施用于暴露沟槽44侧部的上部的处理是必要的。
参照图4f，通过热氧化工艺，在沟槽44的已暴露侧部的上部形成栅极绝缘层48。
之后，参照图4g，在衬底41的整个表面上沉积多晶硅层，并执行化学机械抛光工艺，以在每一沟槽44的上部内形成栅极49。
接下来，如图4h所示，将离子注入到在沟槽44中形成的栅极49的两侧，以在栅极49的两侧形成源极区51。
可以将对应于栅极40深度的有源区称为主体区50。
接下来，如图4i所示，在衬底41的整个表面上沉积导电材料，并且使用光掩模在有源区上(即，在主体区50上)形成源极52，使得源极52连接至主体区50的源极区51。在衬底41的后表面上也沉积导电材料，以形成漏极53。
通过上述处理，获得在沟槽中具有栅极的沟槽栅极MOSFET，并且可以在两个有源区上高度集成多个器件，在所述有源区沿着栅极49的两侧垂直形成沟道。
图5示出根据本发明的半导体器件的漏极饱和电流，图6示出半导体器件的击穿特性。如图5和图6所示，根据本发明的半导体器件的特性得到改善，或与传统半导体器件的特性相同。
另外，当外延层的深度(即超结的深度)为15μm、10μm和5μm时，器件的击穿电压和导通电阻与超结的深度成比例地增加，如图7所示。因此，通过控制超结的深度能够确保器件具有足够的击穿电压。
尽管出于示例性目的描述了本发明的优选实施例，但是所属技术领域人员将理解的是，在不脱离由所附权利要求所公开的本发明的范围和精神的情况下，可以进行各种修改、添加和替换。
根据本发明的半导体器件及其制造方法，可以获得以下效果。
第一，相比于需要多次进行外延层生长工艺和离子注入工艺的传统方法，简化了超结MOSFET的制造工艺。
第二，由于在有源区中沿着栅极的两侧存在两个垂直沟道，因此在减小导通电阻的同时可有利地达到器件的高度集成。

Claims (13)

1.一种半导体器件，包括：
第一导电类型衬底；
第二导电类型外延层，形成在所述第一导电类型衬底上，并形成有沟槽；
PN结，沿着所述沟槽的内壁垂直形成在所述第一导电类型衬底上；
绝缘层，覆盖所述沟槽的内部和外壁；
栅极，形成在所述绝缘层上；
主体区，形成在所述栅极的两侧；
源极，形成在所述主体区的上部；以及
漏极，形成在所述第一导电类型衬底的后表面上。
2.根据权利要求1所述的半导体器件，其中通过所述外延层以及在所述外延层的内壁上形成的第二导电类型层来限定所述PN结。
3.根据权利要求1所述的半导体器件，其中所述绝缘层包括填充在所述沟槽中达到预定高度的隔离层和栅极绝缘层。
4.根据权利要求1所述的半导体器件，其中所述第一导电类型为P型，所述第二导电类型为N型。
5.根据权利要求1所述的半导体器件，其中所述沟槽具有抵达所述第一导电类型衬底的深度。
6.一种半导体器件的制造方法，该方法包括以下步骤：
在第一导电类型衬底上形成第二导电类型外延层；
在所述外延层中形成沟槽；
沿着所述沟槽的内壁形成PN结；
在所述沟槽中形成绝缘层；
在所述绝缘层上形成栅极；
在所述栅极的两侧形成源极区；以及
形成源极和漏极。
7.根据权利要求6所述的半导体器件的制造方法，其中形成PN结的步骤包括以下步骤：在所述沟槽的内壁上形成第一导电类型层。
8.根据权利要求6所述的半导体器件的制造方法，其中在所述沟槽中形成绝缘层的步骤包括以下子步骤：
形成隔离层，使得所述隔离层填充在所述沟槽中达到预定高度；以及
在所述隔离层上形成栅极绝缘层。
9.根据权利要求6所述的半导体器件的制造方法，其中在所述沟槽的内壁上形成第一导电类型层的步骤包括以下步骤：注入第一导电类型离子。
10.根据权利要求6所述的半导体器件的制造方法，其中所述第一导电类型为P型，所述第二导电类型为N型。
11.根据权利要求6所述的半导体器件的制造方法，其中在所述外延层中形成沟槽的步骤包括以下步骤：形成具有抵达所述第一导电类型衬底的深度的沟槽。
12.根据权利要求6所述的半导体器件的制造方法，其中在所述外延层中形成沟槽的步骤包括以下步骤：在所述外延层上形成衬垫绝缘层，以保护所述外延层的表面。
13.根据权利要求6所述的半导体器件的制造方法，其中在所述沟槽中形成绝缘层的步骤包括以下子步骤：
沉积所述绝缘层，使得所述绝缘层填充所述沟槽；以及
蚀刻所述绝缘层，使得所述沟槽内侧的上部暴露。
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