CN102254827B - 制造超结半导体器件的方法 - Google Patents
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Abstract
根据本发明的制造超结半导体器件的方法包括以下步骤：在重掺杂n型半导体衬底上外延生长交替导电型层，交替导电型层包括n型半导体区域和p型半导体区域，两者都在与半导体衬底主面垂直的方向上延伸，n型半导体区域和p型半导体区域在与半导体衬底主面平行的方向上交替重复排列，使得n型半导体区域和p型半导体区域彼此邻接；在n型半导体区域的表面部分形成具有预定深度的第一沟槽；在第一沟槽的内表面上形成n型薄层；以及隔着介于栅电极和n型薄层之间的栅绝缘膜在被n型薄层包围的空间埋入栅电极。根据本发明的制造方法，可防止在交替导电型层中的第一导电型区域和用于形成沟槽栅极的第二沟槽之间产生相互位置偏离。
Description
技术领域
本发明涉及一种制造半导体器件的方法，该半导体器件包括具有超结结构的漂移层，该超结结构由具有交替排列的n型区和p型区的交替导电型层构成(下文中称为“超结半导体器件”并简写为“SJ半导体器件”)。具体而言，本发明涉及一种制造具有沟槽栅极结构的SJMOS半导体器件的方法。
背景技术
图5(a)中示出SJMOS半导体器件的截面图，该SJMOS半导体器件设置成有沟槽栅极结构的SJ-MOSFET。图5(a)中示出的沟槽栅极SJ-MOSFET包括n+硅半导体衬底101和在n+硅半导体衬底101上的漂移层。漂移层包括具有p型区102和n型区103的交替导电型层104，p型区102和n型区103两者与衬底101主面垂直地延伸。p型区102和n型区103与衬底101主面平行地交替重复排列，以使p型区102和n型区103彼此邻接。
沟槽栅极SJ-MOSFET还包括：沟槽栅极105，该沟槽栅极105的底部位于n型区103的上部；以及在交替导电型层104上的p型沟道区106。p型沟道区106夹在沟槽栅极105之间。沟槽栅极SJ-MOSFET还包括n+源极区107和p+接触区108，两者都在p型沟道区106上。n+源极区107与沟槽栅极5的侧壁接触。p+接触区108夹在n+源极区107之间。沟槽栅极SJ-MOSFET100具有上述结构。
在制造沟槽栅极SJ-MOSFET100时，通常在重掺杂n+硅半导体衬底101的整个上表面上形成p型外延层。通过p型外延层形成深度足以到达n+硅半导体衬底101的多个第三沟槽(用于形成交替导电型层104的沟槽)。在第三沟槽中埋入n型外延层以形成掩埋n型区103。第三沟槽之间存留的p型外延层的部分提供p型区102。彼此邻接的一对p型区102和n型区103重复排列的层结构提供交替导电型层104，该交替导电型层104具有SJ半导体器件中的漂移层所特有的超结结构。
从交替导电型层104中的每个n型区103的表面起，形成比n型区103窄的第二沟槽(用于形成沟槽栅极的沟槽)。然后，通过在第二沟槽中隔着介于第二沟槽和栅电极之间的栅绝缘膜埋入由呈低电阻的多晶硅之类的材料构成的栅电极，从而形成沟槽栅极结构。
然后，在交替导电型层104的表面部分中形成p型沟道区106，以使p型沟道区106位于比第二沟槽更浅的位置。进一步，在p型沟道区106的表面部分形成p+接触区108。而且，在p+接触区108的表面部分中形成n+源极区107，以使n+源极区107与第二沟槽的侧壁接触。这样，用于形成沟槽栅极105的第二沟槽被设置成比用于形成n型区103的第三沟槽要窄。
若沟槽栅极105被适当地配置在n型区103的上部，则在沟槽栅极105的两侧的n型区103的部分在宽度上几乎相同。若通过多步外延生长法来形成上述的层配置，则容易产生图5(c)中所示的配置偏离，而难以获得图5(b)中所示的适当的配置。若配置偏离了适当的配置，则导通状态电阻将会增大。
为了消除因上述的配置偏离而引起的问题，以下的专利文献1和2提出了如下的制造半导体器件的方法：通过对用于形成第三沟槽的掩模和用于形成第二沟槽的掩模使用相同的氧化膜掩模，从而防止所引起的配置偏离，上述第三沟槽用于形成交替导电型层104中的n型区103，上述第二沟槽用于形成沟槽栅极。
[专利文献1]日本未审查专利申请公开No.2009-200300
[专利文献2]日本未审查专利申请公开No.2003-124464
若第三和第二沟槽的宽度相同，则交替导电型层104中的p型区102将不可避免地与沟槽栅极接触。因此，会在p型区102与沟槽栅极接触的部分产生沟道，从而沟道长度变长且导通状态电阻增大。
为了避免导通状态电阻增大，如图6所示，需要在p型区102与沟槽栅极105的侧壁彼此接触的部分中，通过离子注入和热扩散来形成n型缓冲区109。然而，缓冲区109容易因扩散而扩大，且容易与相邻的缓冲区109重叠。若相邻的缓冲区109彼此重叠，则交替导电型层104中的p型区102与p型沟道区106分隔开，从而导致浮动电位状态。若p型区102成为浮动电位状态，则击穿电压会变得不稳定。若相邻缓冲区109彼此间隔开使得彼此不重叠，则会对减小交替导电型层104中的重复间距带来妨碍。
为了避免因将第二沟槽和第三沟槽设置成相同宽度而引起的问题，需要将用于形成第三沟槽的掩模设置成比用于形成第二沟槽的掩模更宽。然而，若只是简单地将用于形成第三沟槽的掩模设置成比用于形成第二沟槽的掩模更宽，则如上所述无法消除掩模对准偏离的问题。
若用于形成第二沟槽的掩模偏离适当的位置，则如图5(c)所示，沟槽栅极沟槽两侧上的n型区103的部分在宽度上不相同，上述第二沟槽用于形成沟槽栅极。沟槽栅极沟槽一侧上的n型区103的部分将会变得极窄而不再存留。其结果是，沟道电阻或JFET电阻增大，且导通状态电阻也会增大。
若想要在常规结构中防止掩模对准偏离的产生，则需要在确定n型区103宽度时考虑一定的掩模对准偏离，且将n型区103宽度设定成要多宽出所考虑的掩模对准偏离。然而，将n型区103宽度设定得更宽会因在表面结构上的第二沟槽的大小规定的限制而对减小交替导电型层104中的重复间距带来妨碍。
发明内容
鉴于上述观点，本发明的第一目的是消除上述的问题。本发明的第二目的在于提供一种制造超结半导体器件的方法，该方法便于防止在交替导电型层中的第一导电型区域和用于形成沟槽栅极的第二沟槽之间产生相互位置偏离。本发明的第三目的在于提供一种制造超结半导体器件的方法，该方法便于：即使用于形成沟槽栅极的第二沟槽被置换成比交替导电型层中的第一导电型区域的宽度更大，也可防止导通状态电阻大幅增大而不会对减小交替导电型层中的重复间距带来任何妨碍。
根据本发明的一个方面，提供一种制造超结半导体器件的方法，该方法包括如下步骤：
在重掺杂的第一导电型半导体衬底上外延生长交替导电型层，交替导电型层包括第一导电型的第一半导体区域和第二导电型的第二半导体区域，第一和第二半导体区域与半导体衬底的主面垂直地延伸，第一和第二半导体区域在与半导体衬底的主面平行的方向上交替重复地排列，使得第一和第二半导体区域彼此邻接；
在第一半导体区域的表面部形成具有预定深度的第一沟槽；
在第一沟槽的内表面上形成第一导电型薄层，以用于形成被第一导电型薄层包围的第二沟槽；
以及
在第二沟槽中隔着栅氧化膜埋入栅电极，栅氧化膜介于栅电极和第二沟槽之间。
优选地，形成交替导电型层的步骤包括：多步外延生长，其多次重复进行使相同的交替导电型层图案外延生长的步骤。
优选地，形成交替导电型层的步骤包括：在半导体衬底上生长预定厚度的第二导电型外延层；形成第三沟槽以用于形成第一半导体区域，第三沟槽从第二导电型外延层的表面延伸到半导体衬底；以及在第三沟槽中埋入第一导电型外延层。
优选为，形成所述第一沟槽用的绝缘膜掩模与形成所述第二沟槽用的绝缘膜掩模相同。
优选地，第一导电型外延层从第三沟槽的底部选择性地外延生长，并且第一导电型外延层的外延生长停止在预定高度以形成具有预定深度的第一沟槽。
优选地，将用于形成沟槽栅极的第一沟槽设定成比交替导电型层中的第一半导体区域窄。
优选地，超结半导体器件是超结MOSFET。
根据本发明，可防止在交替导电型层中的第一导电型的第一半导体区域和用于形成沟槽栅极的第二沟槽之间产生相互位置偏离。即使用于形成沟槽栅极的第二沟槽偏离适当的位置而超出第一半导体区域宽度，也可防止导通状态电阻增大。因此，可获得不会对最小化交替导电型层中的一对第一和第二半导体区域的重复间距带来妨碍的制造超结半导体器件的方法。
附图简述
图1(a)是说明根据本发明的第一实施例的制造沟槽栅极SJ-MOSFET的工序的第一截面图。
图1(b)是说明根据第一实施例的制造沟槽栅极SJ-MOSFET的工序的第二截面图。
图1(c)是说明根据第一实施例的制造沟槽栅极SJ-MOSFET的工序的第三截面图。
图1(d)是说明根据第一实施例的制造沟槽栅极SJ-MOSFET的工序的第四截面图。
图1(e)是说明根据第一实施例的制造沟槽栅极SJ-MOSFET的工序的第五截面图。
图1(f)是说明根据第一实施例的制造沟槽栅极SJ-MOSFET的工序的第六截面图。
图1(g)是说明根据第一实施例的制造沟槽栅极SJ-MOSFET的工序的第七截面图。
图2(a)是说明根据本发明的第二实施例的制造沟槽栅极SJ-MOSFET的工序的第一截面图。
图2(b)是说明根据第二实施例的制造沟槽栅极SJ-MOSFET的工序的第二截面图。
图2(c)是说明根据第二实施例的制造沟槽栅极SJ-MOSFET的工序的第三截面图。
图2(d)是说明根据本发明的第二实施例的制造沟槽栅极SJ-MOSFET的工序的第四截面图。
图2(e)是说明根据第二实施例的制造沟槽栅极SJ-MOSFET的工序的第五截面图。
图2(f)是说明根据第二实施例的制造沟槽栅极SJ-MOSFET的工序的第六截面图。
图3(a)是说明根据本发明的第三实施例的制造沟槽栅极SJ-MOSFET的工序的第一截面图。
图3(b)是说明根据第三实施例的制造沟槽栅极SJ-MOSFET的工序的第二截面图。
图3(c)是说明根据第三实施例的制造沟槽栅极SJ-MOSFET的工序的第三截面图。
图3(d)是说明根据本发明的第三实施例的制造沟槽栅极SJ-MOSFET的工序的第四截面图。
图3(e)是说明根据第三实施例的制造沟槽栅极SJ-MOSFET的工序的第五截面图。
图3(f)是说明根据第三实施例的制造沟槽栅极SJ-MOSFET的工序的第六截面图。
图4(a)是对通过常规方法制造的构成区域和沟槽栅极的典型尺寸进行说明的交替导电型层的截面图。
图4(b)是对通过根据本发明的任一方法制造的构成区域和沟槽栅极的减小后的尺寸进行说明的交替导电型层的截面图。
图5(a)是对构成区域的典型尺寸进行说明的常规沟槽栅极SJ-MOSFET中的交替导电型层的截面图。
图5(b)是通过多步外延生长法制造的交替导电型层的截面图，其中沟槽栅极位于交替导电型层中的n型区上的适当位置。
图5(c)是通过多步外延生长法制造的交替导电型层的截面图，其中在沟槽栅极和交替导电型层中的n型区之间产生了相互位置偏离。
图6是说明在p型区与沟槽栅极侧壁彼此接触的部分中设置的用于避免导通状态电阻增大的n型缓冲区的截面图。
图7(a)是说明由常规制造方法所产生的在交替导电型和沟槽栅极之间的相对位置偏离的影响的截面图。
图7(b)是说明由根据第二实施例的制造方法所产生的在交替导电型和沟槽栅极之间的相对位置偏离的影响的截面图。
具体实施方式
现参考示出本发明的优选实施例的附图，在下文中具体描述本发明。虽然将结合这里的实施例来描述本发明，但一些改变和修改对于本领域的技术人员而言是显而易见的，其不脱离本发明的真实精神。
(第一实施例)
下面参照图1(a)到1(g)来说明根据本发明的第一实施例的制造沟槽栅极SJ-MOSFET的方法。根据本发明的第一实施例，通过包括如下工序的方法来制造沟槽栅极SJ-MOSFET，该工序为：通过利用外延生长来填充沟槽(下文中称为“沟槽填充外延生长”)，从而形成具有超结结构的交替导电型层。
首先参考图1(a)，在n+硅半导体衬底1上通过外延生长来形成p型硅半导体层2。
现参考图1(b)，在p型硅半导体层2上沉积诸如氧化膜的绝缘膜。使用形成预定图案的氧化膜掩模3来形成用于形成交替导电型层的第三沟槽4，以使第三沟槽4的深度足够到达n+硅半导体衬底1。在氧化膜掩模3下存留的p型硅半导体层2用作为p型区2a。
现参考图1(c)，通过外延生长在第三沟槽4中埋入n型硅半导体层5。
现参考图1(d)，通过化学机械抛光(下文中称为“CMP”)除去沉积在氧化膜掩模3的上侧的n型硅半导体层5。对n型硅半导体层5进行过蚀刻以形成低于p型区2a的n型区5a，而不除去氧化膜掩模3。这样，形成包括p型区2a和n型区5a的交替导电型层6。n型区5a上方以及p型区2a之间的空间被用作为第一沟槽7。
现参考图1(e)，在第一沟槽7的侧壁和底部外延生长n型硅半导体薄层5b，以使n型硅半导体薄层5b在第一沟槽7的侧壁和底部上的厚度相同。被n型硅半导体薄层5b包围的内部空间被用作为第二沟槽8。
第一沟槽7和第二沟槽8之间的相互位置关系以自对准的方式调节，而无需采用任何掩模对准技术。因此，根据本发明的第一实施例的制造方法表征为，根据第一实施例的制造方法不会产生任何掩模对准偏离。
现参考图1(f)，在第二沟槽8中生长栅氧化膜9，并通过在栅氧化膜9上沉积呈低电阻的材料诸如多晶硅，从而形成栅电极10。由此，形成沟槽栅极14。
现参考图1(g)，在沟槽栅极14之间，并在交替导电型层的表面部分中形成p型沟道区11。进一步地，在p型沟道区11的表面部分中形成n+源极区12和p+接触区13。
这样来制造根据本发明的第一实施例的沟槽栅极SJ-MOSFET。
通过根据本发明的第一实施例的制造方法，通过使用相同的氧化膜掩模来形成交替导电型层中的n型区5a和用于形成沟槽栅极的第一沟槽7。因此，n型区5a和第一沟槽7以自对准的方式适当地排列，不会产生任何相互位置偏离。
(第二实施例)
下面参照图2(a)到2(f)来说明根据本发明的第二实施例的制造沟槽栅极SJ-MOSFET的方法。根据第二实施例，通过包括如下工序的方法来制造沟槽栅极SJ-MOSFET，该工序为：利用多步外延生长来形成交替导电型层。
多步外延生长法是如下方法，重复进行多次外延生长和选择性离子注入，直到获得预定厚度的漂移层，使得漂移层由包括p型区和n型区的交替导电型层形成，该p型区和n型区在与n+硅半导体衬底的主面垂直的方向上延伸，且在与n+硅半导体衬底的主面平行的方向上交替重复排列，且彼此邻接。多步外延生长法对于本领域的技术人员而言是公知的。
在利用多步生长法来形成交替导电型层28的一开始，如图2(a)所示，在n+硅半导体衬底21上外延生长p型硅半导体层22。
现参考图2(b)，在p型硅半导体层22的表面部分中形成未示出的屏蔽氧化膜掩模。然后，形成预定的抗蚀剂图案24以作为用于离子注入的掩模。然后，通过抗蚀剂开口部选择性地注入n型离子以形成n型离子注入层25。
现参考图2(c)，除去抗蚀剂图案24和屏蔽氧化膜(未示出)。
现参考图2(d)，参考图2(a)到2(c)所描述的步骤分别重复进行多次，以将p型区26a和n型离子注入层25置于p型区26a和n型离子注入层25上，直到获得用于实现期望击穿电压所需的厚度为止。
现参考图2(e)，除去抗蚀剂图案24。然后，执行热驱动以形成包括p型区26a和n型区27的交替导电型层28。然后，再次形成抗蚀剂图案24，并使用抗蚀剂图案24作为蚀刻掩模来形成第一沟槽7。将第一沟槽7中的开口部宽度设定成比n型区27的宽度要窄。
现参考图2(f)，在第一沟槽7的侧壁和底部外延生长n型硅半导体薄层5b，以与根据第一实施例的方式相同的方式留下第二沟槽8。将n型硅半导体薄层5b的宽度设定成在第一沟槽7的底部和侧壁上都相同。
由于在参考图2(f)所描述的步骤之后的步骤与根据第一实施例的步骤相同，因此这里不再说明之后的步骤。在第二沟槽8上生长栅氧化膜，并通过在栅氧化膜上沉积呈低电阻的材料诸如多晶硅，形成栅电极。由此形成沟槽电极。然后，在交替导电型层的表面部分形成p型沟道区(p型体区)。进一步，在p型沟道区的表面部分中形成n+源极区和p+接触区。
由此，制造根据本发明的第二实施例的沟槽栅极SJ-MOSFET。
根据第二实施例，只要第一沟槽7在n型区27内形成，沟槽栅极便以自对准的方式排列在适当的位置。然而，由于在形成交替导电型层之后再次形成抗蚀剂图案24以作为用于形成第一沟槽7的蚀刻掩模，因此掩模图案对准容易产生偏离。根据本发明，即使产生掩模图案对准偏离，也可防止产生导通状态电阻增大之类的不利影响。下面将具体描述其原因。
图7(a)是说明由常规制造方法所产生的在交替导电型层28和沟槽栅极14之间的相对位置偏离的影响的截面图。图7(b)是说明由根据第二实施例的制造方法所产生的在交替导电型层28和沟槽栅极14之间的相对位置偏离的影响的截面图。
如图7(a)所示，现假设将构成交替导电型层28的p型区27和n型区26设置成宽度为1.4μm，并将沟槽栅极14设置成宽度为0.7μm。在常规结构的适当排列中，沟槽栅极14原本排列在n型区26的上部中心部分。若在沟槽栅极14和n型区26之间的相对位置上产生了0.35μm的掩模对准偏离，则沟槽栅极14底部将与交替导电型层28中的p型区27和n型区26之间的pn结接触。在这种情况下，在与沟槽栅极14接触的p型区27中产生沟道，且沟道长度因接触部分而变长，从而导致导通状态电阻增大。
在根据本发明的第二实施例的图7(b)所示的情况下，假设由于抗蚀剂图案24的重新形成和重复图案形成导致在沟槽栅极14和n型区26之间的相对位置中产生0.35μm或更长的掩模对准偏离。即使产生了0.35μm或更长的掩模对准偏离，也必定会在沟槽栅极14底部和n型区26之间或者在沟槽栅极14底部和p型区27之间存留n型硅半导体薄层5b。因此，沟道从不会如根据常规方法那样变长。因此，导通状态电阻不会增大。
其结果是，根据本发明的第二实施例，沟槽栅极14和n型区26之间的相互位置偏离允许达到与交替导电型层28中的n型区26的宽度对应的掩模对准偏离的大小。
根据如上所述的第二实施例的制造方法便于：将沟槽栅极设置成比交替导电型层中的n型区要窄并使沟槽栅极位于n型区的中心。由于理论上不会产生任何掩模对准偏离，因此可防止因掩模对准偏离所产生的导通状态电阻增大的发生。即使产生了掩模对准偏离，也可防止导通状态电阻增大。可将p型区宽度最小化到极限值。
(第三实施例)
下面参照图3(a)到3(f)来说明根据本发明的第三实施例的制造沟槽栅极SJ-MOSFET的方法。根据第三实施例，通过包括如下工序的方法来制造沟槽栅极SJMOSFET，该工序为：利用沟槽填充外延生长来形成具有超结结构的交替导电型层。
根据第三实施例的制造方法，如与根据第一实施例的图1(b)相同的图3(b)所示，利用外延生长将n型硅半导体层埋入用于形成交替导电型层的第三沟槽4时，利用使用诸如硅烷的硅源气体的等离子体CVD来生长外延层。根据第三实施例的制造方法，通过从第三沟槽4底部选择性地生长外延层来形成n型区5c，以使从第三沟槽4底部的外延生长相比从第三沟槽4侧壁的外延生长要占主导。根据第三实施例的制造方法如图3(c)所示，使外延层生长停止在预定高度以留下第一沟槽7。
由于参考图3(d)到3(f)的说明与参考图1(e)到1(g)的说明相同，因此不作重复说明。
由于使用相同的氧化膜掩模来形成交替导电型层中的n型区5c和用于形成沟槽栅极的第一沟槽7，因此n型区5c和第一沟槽7以自对准的方式适当地排列。因此，不会在n型区5c和第一沟槽7之间产生任何相互位置偏离。
下面详细说明与根据第一实施例的形成交替导电型层的步骤不同的利用沟槽填充外延生长来形成交替导电型层的步骤。
将用于形成交替导电型层的第三沟槽4的侧壁的晶面取向设定在有利于端面形成的取向。可采用与使用硅烷的如上所述的等离子体CVD法不同的替代方法。上述替代方法如图3(c)所示，同时或交替重复地将二氯硅烷气体和蚀刻气体馈送给等离子体CVD装置以从第三沟槽4底部选择性地进行外延生长，并使外延生长停止在预定高度，留下第一沟槽7以形成n型区5c。
根据上述替代方法，通过端面形成使沟槽侧壁稳定，并通过蚀刻气体来抑制第三沟槽4侧壁上的外延生长。因此，第三沟槽4侧壁上的外延生长速度比第三沟槽4底部上的外延生长速度慢。若将蚀刻时的载气压力设定得较低，则第三沟槽4底部的蚀刻气体浓度和第三沟槽4开口部附近的蚀刻气体浓度基本相同。因此，蚀刻在整个第三沟槽4中以相同的速度进行，且第三沟槽4内表面由于端面形成而变得平滑。因此，对第三沟槽4填充呈高晶体质量的外延层达到预定高度，使得第一沟槽7留存。
因略微混入的蚀刻气体的蚀刻效果使得第三沟槽4开口部的外延生长速度变低，因此第三沟槽4底部中的外延生长相对更快。因此，从第三沟槽4的底部逐步对第三沟槽4填充n型硅半导体层5c。一旦n型硅半导体层5c到达预定高度，则生长气体馈送结束，只有蚀刻气体馈送继续，以除去沟槽侧壁上的硅层。然后，n型硅半导体层5c上的空间留存以作为第一沟槽7。由于蚀刻气体的混入，使得膜厚度的均匀性提高。
利用根据第一至第三实施例的制造方法，如图4所示，沟槽栅极14以自对准的方式排列在交替导电型层中的n型区5a内而不跨过n型5a的边界。下面详细说明不产生任何相互位置偏离地排列交替导电型层和沟槽栅极14的优点。
若第一沟槽7的宽度从1.4μm(图4(a))改变成0.7μm(图4(b))，栅氧化膜9的厚度固定在0.1μm，形成在第一沟槽7的内表面上的n型硅半导体薄膜5b的厚度从0.35μm改变成0.1μm，且栅电极宽度从0.5μm改变成0.3μm，则沟槽栅极容纳在第一沟槽7中。
只要采用常规制造方法，则需要考虑一定的掩模对准偏离，因此宽度a值即第一沟槽7的宽度和沟槽栅极宽度之间的差值的一半无法比0.35μm更小。因此，若第一沟槽7的宽度从1.4μm变窄到0.7μm，则没有任何空间来接纳沟槽栅极。因此，不可能在第一沟槽7中容纳沟槽栅极。需要使常规源极接触部分的最小尺寸即相邻的沟槽栅极之间的距离成为(交替导电型层中的p型区宽度+2×0.35μm(或更宽)的宽度a)。其结果是，若栅电极宽度从0.5μm变窄成0.3μm，则不可能将第一沟槽7设定成1.2μm或更窄。
利用根据本发明的制造方法，尽管减小受到表面结构上的接触规定的限制，但可将p型区2a的宽度减小至接触宽度C。详细而言，若将n型区5a的宽度设定成0.7μm并将接触宽度C设定成1.4μm、即与常规p型层宽度相同，则有可能将交替导电型层中的重复间距从2.8μm最小化成2.1μm。
Claims (7)
1.一种制造超结半导体器件的方法，其特征在于，所述方法包括下述步骤：
在重掺杂的第一导电型半导体衬底上外延生长交替导电型层，所述交替导电型层包括第一导电型的第一半导体区域和第二导电型的第二半导体区域，所述第一和第二半导体区域与所述半导体衬底的主面垂直地延伸，所述第一和第二半导体区域在与所述半导体衬底的主面平行的方向上交替重复地排列，使得所述第一和第二半导体区域彼此邻接；
在所述第一半导体区域的表面部形成具有预定深度的第一沟槽；
在所述第一沟槽的内表面上形成第一导电型薄层，以用于形成被所述第一导电型薄层包围的第二沟槽；
在所述第二沟槽中隔着栅氧化膜埋入栅电极，所述栅氧化膜介于所述栅电极和所述第二沟槽之间；
在所述第一导电型薄层和所述第二导电型的第二半导体区域，以比从所述交替导电型层的表面开始的所述第二沟槽的深度要小的深度形成第二导电型沟道区域，以使其与所述栅氧化膜相接；
在所述第二导电型沟道区域的表面层形成与所述栅氧化膜相接的第一导电型源极区域；以及
在所述第二导电型沟道区域的表面层形成第二导电型接触区域。
2.如权利要求1所述的方法，其特征在于，
形成所述交替导电型层的步骤包括：多步外延生长，其多次重复进行使相同的交替导电型层图案外延生长的步骤。
3.如权利要求1所述的方法，其特征在于，
形成所述交替导电型层的步骤包括：
在所述半导体衬底上生长预定厚度的第二导电型外延层；
形成第三沟槽以用于形成所述第一半导体区域，所述第三沟槽从所述第二导电型外延层的表面延伸到所述半导体衬底；以及
在所述第三沟槽中埋入第一导电型外延层。
4.如权利要求3所述的方法，其特征在于，
形成所述第一沟槽用的绝缘膜掩模与形成所述第二沟槽用的绝缘膜掩模相同。
5.如权利要求3所述的方法，其特征在于，
所述第一导电型外延层从所述第三沟槽的底部选择性地外延生长，并且所述第一导电型外延层的外延生长停止在预定高度以形成具有所述预定深度的所述第一沟槽。
6.如权利要求2所述的方法，其特征在于，
将用于形成沟槽栅极的所述第一沟槽设定成比所述交替导电型层中的所述第一半导体区域窄。
7.如权利要求1至6中的任一项所述的方法，其特征在于，
所述超结半导体器件包括超结MOSFET。
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