CN117476468B - 超结结构及其制造方法、超结半导体器件和半导体结构 - Google Patents
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Abstract
本公开涉及功率半导体器件技术领域，具体涉及一种超结结构及其制造方法、超结半导体器件和半导体结构。所述超结结构的制造方法，包括以下步骤：在衬底上依次形成第一外延层和第二外延层；形成多个沟槽，沟槽至少包括位于第二外延层中的第一部分，从而形成多个第二外延柱；在多个沟槽中填充第一外延层材料以形成多个第一外延柱，从而得到第一外延柱和第二外延柱交替排列的超结结构。本公开通过在一个超结结构内实现高度一致的第二外延柱，提高了每个超结结构的耐压能力，使得所述超结结构可以承受更高的电压，保持更低的导通电阻和更高的效率，在电力转换或传输过程中能更好地保持稳定性。
Description
技术领域
本公开涉及功率半导体芯片技术领域，具体涉及一种超结结构及其制造方法、超结半导体器件和半导体结构。
背景技术
超结MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管）是新型的功率MOSFET器件，由交替排列的P型半导体薄层（简称P柱）和N型半导体薄层（简称N柱）组成。该超结器件能够在截止状态下在较低电压时通过将P柱和N柱耗尽实现电荷平衡，从而使P柱和N柱能够在较高掺杂浓度下实现高的击穿电压，同时又能获得较低的导通电阻，突破了传统的功率MOSFET的理论极限。
在现有的超结器件的制造工艺中，沟槽单次外延填充工艺是比较常用的超结器件制造工艺。如图1所示，在衬底上形成厚度为T1的第一外延层，再利用光阻层和硬掩模层定义出沟槽蚀刻区域，然后在第一外延层上进行单次沟槽刻蚀，从而在第一外延层上形成深度达到D1的沟槽。在各个沟槽内进行单次第二外延层填充，如图2所示。然后，在器件表面依次形成体区、栅氧结构和栅极结构，最终形成完整的超结器件。其中，该第一外延层的厚度T1与需要形成的沟槽的深度D1相关，一般情况下第一外延层的厚度T1需要比沟槽的深度D1多10%至15%以确保深沟槽刻蚀工艺的可制造性，而沟槽的深度D1又由超结器件需要达到的耐压能力决定。
下面以N型导通沟道超结器件为例对现有的超结器件制造工艺进行说明。在N+衬底上形成厚度为T1的N-外延层，在N-外延层上进行单次深沟槽刻蚀，并对各个沟槽进行单次P型外延层填充来形成交替排列的P柱和N柱，然后在器件表面依次形成P型体区、栅氧结构和栅极结构，最终形成完整的超结器件。在理想情况下，采用沟槽单次外延填充工艺形成的超结器件的各个沟槽的深度都是D1，使得在填充P型外延层后P柱的高度相应也均为D1。在此理想情况下，一片晶圆内每个位置的超结器件都能达到预期的耐压能力，且一片晶圆内的所有位置的超结器件均可实现耐压均一性。然而，在实际制造过程中，由于在一片晶圆内不同位置的刻蚀速率通常存在差异，会导致在所述不同位置进行刻蚀的沟槽深度D1存在差异，并且当需要刻蚀的沟槽深度D1越深时由刻蚀速率差异所导致的沟槽深度的差异也就越大，而沟槽深度差异越大，所形成的P柱差异也就越大，影响最终形成的超结器件的耐压能力。
发明内容
为了解决相关技术中的问题，本公开实施例提供了一种超结结构及其制造方法、超结半导体器件和半导体结构，在采用沟槽单次外延填充工艺的本质上，将在第一外延层上形成沟槽并填充第二外延层调整为在第二外延层上形成沟槽并填充第一外延层，从而确保每个第二外延柱的高度是一致的，从而提高了每个超结结构的耐压能力，使得超结结构可以承受更高的电压，保持更低的导通电阻和更高的效率，在电力转换或传输过程中能更好地保持稳定性。
第一方面，本公开实施例中提供了一种超结结构的制造方法，所述方法包括以下步骤：
在衬底上依次形成第一外延层和第二外延层；
形成多个沟槽，所述沟槽至少包括位于所述第二外延层中的第一部分，从而形成多个第二外延柱；
在所述多个沟槽中填充第一外延层材料以形成多个第一外延柱，从而得到第一外延柱和第二外延柱交替排列的超结结构。
根据本公开的实施例，所述沟槽的深度大于所述第二外延层的厚度，以使得所述沟槽还包括位于所述第一外延层中的第二部分。
根据本公开的实施例，
所述多个沟槽具有相同或不相同的深度；
所述第一部分贯穿所述第二外延层。
根据本公开的实施例，所述形成多个沟槽，包括：
在所述第二外延层上依次形成硬掩模层和第一光阻层；
对所述第一光阻层进行图案化，图案化的第一光阻层定义沟槽区域；
在所述沟槽区域对所述硬掩模层和所述第二外延层进行刻蚀。
根据本公开的实施例，所述沟槽还包括位于所述第一外延层中的第二部分，所述形成多个沟槽，还包括：
在所述沟槽区域对所述第一外延层进行刻蚀，以形成所述第二部分。
根据本公开的实施例，所述第二部分的深度范围d为：0，T)；其中，T为所述第一外延层的厚度。
根据本公开的实施例，通过控制刻蚀工艺所采用的刻蚀速率和刻蚀时间以控制刻蚀深度。
根据本公开的实施例，所述在所述沟槽区域对所述硬掩模层和所述第二外延层进行刻蚀，包括：
使用图案化的第一光阻层对所述硬掩模层进行刻蚀，形成图案化的硬掩模层；
去除所述图案化的第一光阻层；
使用所述图案化的硬掩模层刻蚀所述第二外延层。
根据本公开的实施例，还包括：
在形成所述第一外延柱后，去除所述图案化的硬掩模层。
根据本公开的实施例，还包括：
在所述超结结构上定义体区注入区域；
在所述体区注入区域进行离子注入；
通过退火工艺使注入的离子向侧面和下方扩散，以形成体区。
根据本公开的实施例，所述在所述超结结构上定义体区注入区域，包括：在所述超结结构上形成第二光阻层，对所述第二光阻层进行图案化，图案化的第二光阻层定义所述体区注入区域。
根据本公开的实施例，在所述通过退火工艺使注入的离子向侧面和下方扩散之前，还包括：去除所述图案化的第二光阻层。
根据本公开的实施例，所述衬底为N+衬底，所述第一外延层为N-外延层，所述第二外延层为P型外延层，所述体区为P型体区。
根据本公开的实施例，所述衬底为P+衬底，所述第一外延层为P-外延层，所述第二外延层为N型外延层，所述体区为N型体区。
根据本公开的实施例，还包括：
在形成所述体区后的结构上，依次形成栅氧化层结构和栅极结构。
根据本公开的实施例，所述在形成所述体区后的结构上，依次形成栅氧化层结构和栅极结构，包括：
在形成所述体区后的结构上依次形成栅氧化层和栅极层；
在所述栅极层上定义栅极刻蚀区域；
在所述栅极刻蚀区域对所述栅极层和栅氧化层进行刻蚀，以在形成所述体区后的结构上形成所述栅氧化层结构和所述栅极结构。
根据本公开的实施例，所述在所述栅极层上定义栅极刻蚀区域，包括：
在所述栅极层上形成第三光阻层，对所述第三光阻层进行图案化，图案化的第三光阻层定义栅极刻蚀区域。
第二方面，本公开实施例中提供了一种超结结构，所述超结结构采用如第一方面任一项所述的方法进行制造。
第三方面，本公开实施例中提供了一种超结半导体器件，包括如第二方面所述的超结结构。
第四方面，本公开实施例中提供了一种芯片，包括如第二方面所述的超结结构，或包括如第三方面所述的超结半导体器件。
第五方面，本公开实施例中提供了一种电子设备，包括如第二方面所述的超结结构，或包括如第三方面所述的超结半导体器件，或包括如第四方面所述的芯片。
第六方面，本公开实施例中一种半导体结构，包括：
衬底；
位于所述衬底上的第一外延层；
位于所述第一外延层上的第二外延层；
多个沟槽，所述沟槽至少包括位于所述第二外延层中的第一部分，所述第一部分定义出多个第二外延柱；
所述多个沟槽用于填充第一外延层材料以形成多个第一外延柱，从而得到第一外延柱和第二外延柱交替排列的半导体结构。
根据本公开的实施例，所述沟槽的深度大于所述第二外延层的厚度，以使得所述沟槽还包括位于所述第一外延层中的第二部分。
根据本公开的实施例，所述第二部分的深度范围d为：0，T)；其中，T为所述第一外延层的厚度。
根据本公开的实施例，
所述多个沟槽具有相同或不相同的深度；
所述第一部分贯穿所述第二外延层。
根据本公开的实施例，所述第二外延柱的高度相等。
根据本公开实施例提供的技术方案，通过在衬底上依次形成第一外延层和第二外延层；形成多个沟槽，沟槽至少包括位于第二外延层中的第一部分，从而形成多个第二外延柱；在多个沟槽中填充第一外延层材料以形成多个第一外延柱，从而得到第一外延柱和第二外延柱交替排列的超结结构。本公开通过在一个超结结构内实现高度一致的第二外延柱，提高了所述超结结构的耐压能力，使得所述超结结构可以承受更高的电压，保持更低的导通电阻和更高的效率，在电力转换或传输过程中能更好地保持稳定性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
结合附图，通过以下非限制性实施方式的详细描述，本公开的其它特征、目的和优点将变得更加明显。在附图中：
图1示出现有技术的一种超结结构在制造过程中形成沟槽的剖面图；
图2示出现有技术的一种超结结构的剖面图；
图3示出现有技术的一种超结结构中P柱高度的剖面示意图；
图4示出现有技术的一种晶圆内不同区域的两个超结结构的P柱高度的剖面示意图；
图5示出根据本公开实施例的一种超结结构的制造方法的流程图；
图6示出使用图5所述方法中步骤S101所制造的结构的剖面图；
图7示出使用图5所述方法中步骤S101所制造的N型导通沟道结构的剖面图；
图8示出使用图5所述方法中步骤S102所制造的结构的剖面图；
图9示出使用图5所述方法中步骤S103所制造的结构的剖面图；
图10示出使用图5所述方法的步骤S104中刻蚀硬掩模层后的结构剖面图；
图11示出使用图5所述方法的步骤S104中刻蚀沟槽区域后的结构剖面图；
图12示出使用图5所述方法中步骤S106所制造的超结结构的剖面图；
图13示出在本公开实施例的超结结构的制造方法中定义体区注入区的示意图；
图14示出在本公开实施例的超结结构的制造方法中形成体区的示意图；
图15示出在本公开实施例的超结结构的制造方法中定义栅极刻蚀区域的示意图；
图16示出使用本公开实施例的超结结构的制造方法所制造的最终的超结结构的剖面图；
图17示出根据本公开实施例的一种半导体结构的剖面图。
具体实施方式
下文中，将参考附图详细描述本公开的示例性实施例，以使本领域技术人员可容易地实现它们。此外，为了清楚起见，在附图中省略了与描述示例性实施例无关的部分。
在本公开中，应理解，诸如“包括”或“具有”等的术语旨在指示本说明书中所公开的特征、数字、步骤、行为、部件、部分或其组合的存在，并且不欲排除一个或多个其他特征、数字、步骤、行为、部件、部分或其组合存在或被添加的可能性。
另外还需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
如前所述，在采用现有工艺的超结器件的实际制造过程中，由于在一片晶圆内不同位置的刻蚀速率通常存在差异，会导致在所述不同位置进行刻蚀的沟槽深度D1存在差异，并且当需要刻蚀的沟槽深度D1越深时，由刻蚀速率差异所导致的沟槽深度的差异也就越大，而沟槽深度差异越大，在沟槽内所形成的外延柱的高度差异也就越大，导致所制造的超结结构的耐压能力越弱。
本公开提供了一种超结结构的制造方法，所述方法包括以下步骤：在衬底上依次形成第一外延层和第二外延层；形成多个沟槽，所述沟槽至少包括位于所述第二外延层中的第一部分1，从而形成多个第二外延柱；在所述多个沟槽中填充第一外延层材料以形成多个第一外延柱，从而得到第一外延柱和第二外延柱交替排列的超结结构。
本公开通过在一个超结结构内实现高度一致的第二外延柱，从而提高了所述超结结构的耐压能力，使得所述超结结构可以承受更高的电压，保持更低的导通电阻和更高的效率，并在电力转换或传输过程中更好地保持稳定性。
为了说明的方便，下面以N型导通沟道超结结构为例进行说明，本领域技术人员应该理解，本公开同样适用于P型导通沟道超结结构及其制造过程。
发明人发现，采用现有的沟槽单次外延填充工艺时，沟槽深度的差异对超结结构的耐压能力及耐压均一性会有影响，主要表现在如下两方面：
一、单个超结结构内各个沟槽之间的深度存在差异，如图3所示。当大部分沟槽的深度达到D1时，个别沟槽的深度不足D1或超过D1，使得形成的P柱高度不一致，从而影响了超结结构的耐压能力。而且，当单个超结芯片的面积越大时，沟槽数量就越多，各个沟槽之间存在深度差异的情况会越明显，对耐压能力的影响就越大。
二、在一个晶圆的不同晶圆区域内的超结结构之间的沟槽整体存在深度差异，如图4所示。在第一晶圆区域内的超结结构的沟槽深度大部分可达到D1，而第二晶圆区域内的超结结构的沟槽深度大部分可达到D2，导致在一片晶圆的不同晶圆区域内的超结结构的耐压能力存在差异，影响了一片晶圆内不同位置的各个超结结构的耐压能力的均一性。当一片晶圆内的多个超结结构的耐压能力的均一性较差时，会导致某些超结结构的耐压能力达不到最低要求，从而影响了良率。
导致如上两个问题的主要原因是当前的沟槽单次外延填充工艺是在比预期沟槽深度更厚的N-外延层上进行沟槽刻蚀并填充P型外延层材料。影响超结结构耐压能力的关键是P柱的高度，而P柱的高度又是由沟槽的深度决定的。如果能够使P柱避免因刻蚀速率差异引起的沟槽深度不一致的影响，使所有P柱的高度实现一致，就能提高单个超结结构的耐压能力以及多个超结结构的耐压均一性。
图5示出根据本公开实施例的一种超结结构的制造方法的流程图。如图5所示，所述方法包括步骤S101~S106。
在步骤S101中，在衬底上依次形成第一外延层和第二外延层，如图6所示。所述第一外延层的厚度为T，第二外延层的厚度为D。
在一个具体的实施例中，所述衬底为N+衬底，所述第一外延层为N-外延层，所述第二外延层为P型外延层，如图7所示。或者所述衬底为P+衬底，所述第一外延层为P-外延层，所述第二外延层为N型外延层。
本领域技术人员应该理解，所述形成也可以描述为生长、沉积等技术用语，所述描述的方式并不作为限制本公开保护范围的技术手段。
在步骤S102中，在所述第二外延层上依次形成硬掩模层和第一光阻层，如图8所示。
在步骤S103中，对所述第一光阻层进行图案化，图案化的第一光阻层定义沟槽区域，如图9所示。
在步骤S104中，形成多个沟槽，所述沟槽至少包括位于所述第二外延层中的第一部分1，从而形成多个第二外延柱。
根据本公开的实施例，所述形成多个沟槽，包括以下步骤：
使用图案化的第一光阻层对所述硬掩模层进行刻蚀，形成图案化的硬掩模层，如图10所示；去除所述图案化的第一光阻层，使用所述图案化的硬掩模层刻蚀所述第二外延层，如图11所示。具体地，对所述第一光阻层进行图案化可以通过光刻工艺进行。
根据本公开的实施例，在所述沟槽区域对所述硬掩模层和所述第二外延层进行刻蚀，当刻蚀深度大于第二外延层的厚度时，进一步对第一外延层进行刻蚀，从而形成沟槽。
根据本公开的实施例，沟槽的深度至少等于第二外延层的厚度，使得第二外延柱的高度等于第二外延层的厚度，从而确保第二外延柱的高度一致。例如，沟槽的深度可以等于第二外延层的厚度，或者可以大于第二外延层的厚度。
图11还示出了所述沟槽的深度大于第二外延层的厚度D的情况。如图11所示，所述沟槽的深度大于所述第二外延层的厚度D，以使得所述沟槽还包括位于所述第一外延层中的第二部分2。
具体地，通过在所述沟槽区域对所述第一外延层进行刻蚀，以形成所述第二部分2。所述第二部分2的深度范围d为：0，T)，其中，T为所述第一外延层的厚度。
在步骤S105中，在形成所述第二外延柱后，去除所述图案化的硬掩模层。
在步骤S106中，在所述多个沟槽中填充第一外延层材料以形成多个第一外延柱，从而得到第一外延柱和第二外延柱交替排列的超结结构，如图12所示。
根据本公开的实施例，所述多个沟槽具有相同或不相同的深度，所述第一部分1贯穿所述第二外延层。
本公开的沟槽的深度可以相同或者不同，只要所述沟槽的第一部分1可以贯穿所述第二外延层，就会使得所形成的第二外延柱的高度是一致的。
根据本公开的实施例，所述光阻层可以使用光阻干膜或光阻液，所述硬掩模层可以使用氧化硅材料。
根据本公开的实施例，通过控制刻蚀工艺所采用的刻蚀速率和刻蚀时间以控制刻蚀深度。
例如，采用等离子刻蚀机对所述沟槽区域进行刻蚀时，由于所述等离子刻蚀机所利用的气体在不同的刻蚀位置浓度是不一样的，导致在不同的刻蚀位置，具有不同的刻蚀速率。因此，虽然可以通过控制气体浓度来控制刻蚀速率，但是由于气体浓度不能被精准的控制，所以刻蚀速率也只能被粗略的控制，故本领域的技术人员应该理解，通过控制刻蚀速率和刻蚀时间获得的刻蚀深度d1为一个范围值，即以第二外延层的上表面为零点，所述d10，T+D)，其中，D为所述第二外延层的厚度，T为所述第一外延层的厚度。
根据本公开的实施例，所述刻蚀工艺包括湿法刻蚀、干法刻蚀。
本公开通过在一个超结结构内实现高度一致的第二外延柱，提高了所述超结结构的耐压能力，使得所述超结结构可以承受更高的电压，从而避免器件的损坏，提升设备的安全性。保持更低的导通电阻和更高的效率，且在电力转换或传输过程中能更好地保持稳定性。
本公开还可以在一片晶圆的不同位置形成多个超结结构，从而使得在一片晶圆内形成的多个超结结构的第二外延柱具有一致的高度，从而在所述晶圆内不同位置的各个超结结构具有耐压一致性，使得在所述晶圆内制造的多个超结结构具有批次稳定性，对所述晶圆的位置依赖性较小。
本公开的超结结构还包括体区，图13示出在本公开实施例的超结结构的制造方法中定义体区注入区的示意图；图14示出在本公开实施例的超结结构的制造方法中形成体区的示意图。
如图13和图14所示，在所述超结结构上定义体区注入区域；在所述体区注入区域进行离子注入；通过退火工艺使注入的离子向侧面和下方扩散，以形成体区。具体包括：在所述超结结构上形成第二光阻层，对所述第二光阻层进行图案化，图案化的第二光阻层定义所述体区注入区域。去除所述图案化的第二光阻层，再通过退火工艺使注入的离子向侧面和下方扩散，以形成体区，其中，所述体区位于所述第一外延柱和所述第二外延柱的顶部。
在离子注入后，退火是必要的步骤。在退火过程中，注入的离子会向侧向和纵向扩散，使得杂质分布更加均匀。同时，退火还能消除离子注入过程中产生的缺陷，提高材料的电学性能和可靠性。具体的退火时间和温度取决于杂质类型、掺杂浓度以及所需的扩散深度等因素。
根据本公开的实施例，所述衬底为N+衬底，所述第一外延层为N-外延层，所述第二外延层为P型外延层，所述体区为P型体区。或者所述衬底为P+衬底，所述第一外延层为P-外延层，所述第二外延层为N型外延层，所述体区为N型体区。
本公开的超结结构还包括栅氧化层结构和栅极结构，图15示出在本公开实施例的超结结构的制造方法中定义栅极刻蚀区域的示意图；图16示出使用本公开实施例的超结结构的制造方法所制造的最终的超结结构的剖面图。
如图15所示，在形成所述体区后的结构上，依次形成栅氧化层结构和栅极结构。
具体包括：在形成所述体区后的结构上依次形成栅氧化层和栅极层；在所述栅极层上形成第三光阻层，对所述第三光阻层进行图案化，图案化的第三光阻层定义栅极刻蚀区域；在所述栅极刻蚀区域对所述栅极层和栅氧化层进行刻蚀，以在形成所述体区后的结构上形成所述栅氧化层结构和所述栅极结构，如图16所示。
根据本公开的实施例，所述栅氧化层结构采用二氧化硅材料，所述栅极结构采用多晶硅材料。
本公开实施例提供了一种超结结构，所述超结结构采用所述超结结构的制造方法进行制造。
本公开的超结结构具有高度一致的第二外延柱，具有较高的耐压能力。
本公开实施例提供了一种超结半导体器件，所述超结半导体器件包括所述超结结构。
本公开的超结半导体器件中的超结结构耐压能力强，且多个超结结构具有耐压一致性，提高了所述超结半导体器件的良率。
本公开实施例提供了一种芯片，所述芯片包括所述超结结构，或包括所述超结半导体器件。
本公开的芯片不对所包括的超结结构或者超结半导体器件的数量进行限制。所述芯片内的超结结构或者超结半导体器件具有一致的耐压能力，方便设计人员在设计时可以更加方便的选择这些结构或器件。
本公开实施例提供了一种电子设备，所述电子设备包括所述超结结构，或包括所述超结半导体器件，或包括所述芯片。
图17示出根据本公开实施例的一种半导体结构的剖面图。
如图17所示，所述半导体结构，包括：衬底；位于所述衬底上的第一外延层；位于所述第一外延层上的第二外延层；多个沟槽，所述沟槽至少包括位于所述第二外延层中的第一部分1，所述第一部分1定义出多个第二外延柱；所述多个沟槽用于填充第一外延层材料以形成多个第一外延柱，从而得到第一外延柱和第二外延柱交替排列的半导体结构。
根据本公开的实施例，所述沟槽的深度大于所述第二外延层的厚度，以使得所述沟槽还包括位于所述第一外延层中的第二部分2。
根据本公开的实施例，所述第二部分2的深度范围d为：0，T)，其中，T为所述第一外延层的厚度。
根据本公开的实施例，所述多个沟槽具有相同或不相同的深度，所述第一部分1贯穿所述第二外延层。
根据本公开的实施例，所述第二外延柱的高度相等。
本公开可以使得在一个晶圆内制造的多个半导体结构具有耐压均一性，从而可以在半导体制造过程中，提高批次稳定性，使得整批产品的性能更加一致。无论是在哪个晶圆位置，这些结构都可以发挥出相同的性能优势，使得在涉及电子产品时，设计人员可以更加方便地选择和使用这些结构，无需过多考虑其位置差异对性能的影响，简化设计和生产流程，降低成本。
附图中的流程图和框图，图示了按照本公开各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
描述于本公开实施例中所涉及到的单元或模块可以通过软件的方式实现，也可以通过可编程硬件的方式来实现。所描述的单元或模块也可以设置在处理器中，这些单元或模块的名称在某种情况下并不构成对该单元或模块本身的限定。
以上描述仅为本公开的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中公开的（但不限于）具有类似功能的技术特征进行互相替换而形成的技术方案。
Claims (16)
1.一种超结结构的制造方法，其特征在于，所述方法包括以下步骤：
在衬底上依次形成第一外延层和第二外延层；
通过依次刻蚀第二外延层和第一外延层形成多个沟槽，其中，当刻蚀深度大于第二外延层的厚度时，进一步对第一外延层进行刻蚀，从而形成所述沟槽；
所述沟槽包括位于所述第二外延层中的第一部分（1）和位于所述第一外延层中的第二部分（2），从而形成多个第二外延柱，其中，所述多个沟槽具有不相同的深度，所述第一部分（1）贯穿所述第二外延层，通过控制刻蚀速率和刻蚀时间将所述第二部分（2）的深度控制为一个范围值，所述范围值为大于等于零且小于第一外延层的厚度的数值；
在所述多个沟槽中填充第一外延层材料以形成多个第一外延柱，从而得到第一外延柱和第二外延柱交替排列的超结结构；
在所述超结结构上定义体区注入区域；
在所述体区注入区域进行离子注入；
通过退火工艺使注入的离子向侧面和下方扩散，以形成体区；
在形成所述体区后的结构上，依次形成栅氧化层结构和栅极结构。
2.根据权利要求1所述的方法，其特征在于，所述形成多个沟槽，包括：
在所述第二外延层上依次形成硬掩模层和第一光阻层；
对所述第一光阻层进行图案化，图案化的第一光阻层定义沟槽区域；
在所述沟槽区域对所述硬掩模层和所述第二外延层进行刻蚀。
3.根据权利要求2所述的方法，其特征在于，所述在所述沟槽区域对所述硬掩模层和所述第二外延层进行刻蚀，包括：
使用图案化的第一光阻层对所述硬掩模层进行刻蚀，形成图案化的硬掩模层；
去除所述图案化的第一光阻层；
使用所述图案化的硬掩模层刻蚀所述第二外延层。
4.根据权利要求3所述的方法，其特征在于，还包括：
在形成所述第一外延柱后，去除所述图案化的硬掩模层。
5.根据权利要求1所述的方法，其特征在于：
所述在所述超结结构上定义体区注入区域，包括：在所述超结结构上形成第二光阻层，对所述第二光阻层进行图案化，图案化的第二光阻层定义所述体区注入区域。
6.根据权利要求5所述的方法，其特征在于，在所述通过退火工艺使注入的离子向侧面和下方扩散之前，还包括：去除所述图案化的第二光阻层。
7.根据权利要求1所述的方法，其特征在于，所述衬底为N+衬底，所述第一外延层为N-外延层，所述第二外延层为P型外延层，所述体区为P型体区。
8.根据权利要求1所述的方法，其特征在于，所述衬底为P+衬底，所述第一外延层为P-外延层，所述第二外延层为N型外延层，所述体区为N型体区。
9.根据权利要求1所述的方法，其特征在于，所述在形成所述体区后的结构上，依次形成栅氧化层结构和栅极结构，包括：
在形成所述体区后的结构上依次形成栅氧化层和栅极层；
在所述栅极层上定义栅极刻蚀区域；
在所述栅极刻蚀区域对所述栅极层和栅氧化层进行刻蚀，以在形成所述体区后的结构上形成所述栅氧化层结构和所述栅极结构。
10.根据权利要求9所述的方法，其特征在于，所述在所述栅极层上定义栅极刻蚀区域，包括：
在所述栅极层上形成第三光阻层，对所述第三光阻层进行图案化，图案化的第三光阻层定义栅极刻蚀区域。
11.一种超结结构，其特征在于，所述超结结构采用根据权利要求1-10任一项所述的方法进行制造。
12.一种超结半导体器件，其特征在于，包括根据权利要求11所述的超结结构。
13.一种芯片，其特征在于，包括根据权利要求11所述的超结结构，或包括根据权利要求12所述的超结半导体器件。
14.一种电子设备，包括根据权利要求11所述的超结结构，或包括根据权利要求12所述的超结半导体器件，或包括根据权利要求13所述的芯片。
15.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的第一外延层；
位于所述第一外延层上的第二外延层；
通过依次刻蚀所述第二外延层和所述第一外延层形成的多个沟槽，其中，当刻蚀深度大于第二外延层的厚度时，进一步对第一外延层进行刻蚀，从而形成所述沟槽；
所述沟槽包括位于所述第二外延层中的第一部分（1）和位于所述第一外延层中的第二部分（2），所述第一部分（1）定义出多个第二外延柱，其中，所述多个沟槽具有不相同的深度，所述第一部分（1）贯穿所述第二外延层，所述第二部分（2）的深度通过控制刻蚀速率和刻蚀时间而被控制为一个范围值，所述范围值为大于等于零且小于第一外延层的厚度的数值；
通过在所述多个沟槽中填充第一外延层材料形成的第一外延柱和第二外延柱交替排列的超结结构；
在所述超结结构上形成的体区，所述体区在栅氧化层和栅极结构之前形成。
16.根据权利要求15所述的半导体结构，其特征在于，所述第二外延柱的高度相等。
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