CN1767157A - 微机电元件及其制造方法与p型沟道晶体管的制造方法 - Google Patents

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Abstract

本发明提供一微机电元件及其制造方法与P型沟道晶体管的制造方法。微机电元件的制造方法，是包含于半导体基底上形成一P型沟道晶体管，此方法乃通过于该基底上形成栅极结构且于基底内形成少量掺杂的源极/漏极区域。于邻近多晶硅栅极结构的相反侧壁形成氧化衬层与氮化物间隙壁，且于半导体基底的氧化衬层相反侧蚀刻出一凹蚀处。于氧化衬层上的任一侧形成凸起的硅锗源极/漏极区域，且于氧化衬层上形成一细薄间隙壁。在凸起的硅锗源极与漏极区域形成期间，一多晶硅栅极结构上的硬掩膜为用以保护复晶硅栅极结构。最后，于包含硅锗区域的基底中注入源极/漏极掺杂物。本发明可改善电性效能表现，并避免存在于元件的组成及/或材料间的冲突。

Description

微机电元件及其制造方法与P型沟道晶体管的制造方法
技术领域
本发明是有关美国专利号U.S.10/810,950，该篇专利于2004年3月25日申请，本篇专利其后说明是参考该篇美国专利。进一步的，本发明是涉及半导体制造领域，特别有关于微机电元件及其制造方法与P型沟道晶体管的制造方法。
背景技术
一集成电路(IC)是以量产制程而建构半导体基底上的一或多个元件，例如电路零组件。随着量产制造制程技术与材料改良，半导体元件的几何尺寸持续缩小，因此在几世纪前即首次导入这样的元件。例如，现行的制造流程为制造几何尺寸小于90纳米的元件(如微小零组件(或导线)可以此制程制造)。然而，元件及尺寸的缩减经常需要克服种种的挑战。
随着微机电元件尺寸逐渐缩小至65纳米以下，电性效率逐渐成为影响元件表现的重要课题。微机电元件合并的组成与材料会严重影响如电流增益之类的微机电元件效能。因此，有些冲突本质上会存在于现今微机电元件所使用的组成及/或材料之间。
据此，现今在该领域内所迫切需要的是能解决上述讨论课题的微机电元件及其制造方法。
发明内容
本发明的目的为提供一包含于外延层的源极与漏极区域，且配合形成一具不同梯度的掺杂区域，使电子空穴迁移率产生改变，进而达到改善电性效能表现的效果。
本发明的另一目的在于，在微机电元件尺寸缩小的情况下，仍能维持电性效率而不影像其他元件表现的微机电元件及其制造方法，以避免本质上会存在于微机电元件的组成及/或材料间的冲突。
本发明是提供微机电元件的制造方法，更特别地但不以此为限定，亦关于应变硅元件的制造方法。其是包含于半导体基底上形成P-沟道晶体管，该法是通过于该基底上形成栅极结构且于该基底内形成少量掺杂的源极/漏极区域。氧化衬层与氮化物间隙壁形成于邻近多晶硅栅极结构的相反侧壁且于该半导体基底的该氧化衬层相反侧蚀刻出一凹蚀处。于该氧化衬层上的任一侧形成凸起的硅锗源极与漏极区域，且于该氧化衬层上形成细薄间隙壁。在凸起的硅锗源极与漏极区域形成期间，以多晶硅栅极结构上的硬掩膜保护该复晶硅栅极结构。最后，注入源极/漏极掺杂物于含硅锗区域的基底中。
本发明提供一种微机电元件的制造方法，其包含于基底上形成栅极，并在基底上于邻近栅极处形成外延层，在邻近该栅极处形成细薄的间隙壁，最后于基底上形成一源极与漏极区域，其是包含于外延层之内。
本发明所述的微机电元件的制造方法，更包括：于形成该外延层之前，在一栅极上表面形成一硬掩膜；以及于形成该外延层之后，自该栅极的该上表面移除该硬掩膜。
本发明所述的微机电元件的制造方法，更包括于形成该外延层之前，在该栅极的侧表面处形成一粗厚间隙壁。
本发明所述的微机电元件的制造方法，该形成细薄间隙壁的步骤是包括于形成该外延层后或形成该源极与漏极区域前，蚀刻该粗厚间隙壁。
本发明所述的微机电元件的制造方法，更包括实质上于该间隙壁与该基底之上形成一钳止层。
本发明所述的微机电元件的制造方法，更包括于形成该粗厚间隙壁前注入一第一掺杂物。
本发明所述的微机电元件的制造方法，更包括：于形成该粗厚间隙壁前形成一氧化衬层；及当形成该细薄间隙壁时，留下近似相同宽度的该氧化衬层。
本发明所述的微机电元件的制造方法，该元件是为一P-沟道晶体管且该外延层为硅锗或硅。
本发明亦提供一种微机电元件，为于半导体基底上的栅极结构与提供选择性操作该半导体基底内的应变P-沟道；其包含源极与漏极区域，位于邻近该沟道且延伸至半导体基底的第一深度的第一掺杂区域，且位于邻近第一掺杂区域且延伸至半导体基底的第二深度的第二掺杂区域，与位于邻近第二掺杂区域且延伸至半导体基底的第三深度的第三掺杂区域，其中第二深度较第一深度为深，且第三深度较第二深度为深。
本发明所述的微机电元件，该源极与漏极区域是随该第三掺杂区域形成后进行退火制程。
本发明所述的微机电元件，该第三掺杂区域是包括一硅锗掺杂部分。
本发明所述的微机电元件，该栅极结构是包括一硅化物接触洞。
本发明所述的微机电元件，更包括在至少部分该栅极结构周围的一钳止层。
本发明所述的微机电元件，该第一掺杂区域为轻掺杂源极/漏极区域(LDD)。
本发明所述的微机电元件，更包括一具有第一部分与第二部分的L-型衬层，其中该第一部分为邻接该栅极结构，而第二部分为延伸超过该第二掺杂区域。
本发明所述的微机电元件，更包括一延伸超过该第一掺杂区域的一相当细薄的间隙壁。
本发明所述的微机电元件，该相当细薄的间隙壁具有一约350埃的宽度，且其中该第二掺杂区域具有自该相当细薄间隙壁之外端延伸300埃的宽度。
本发明还提供一种P型沟道晶体管的制造方法，所述P型沟道晶体管的制造方法是包括：于该基底上形成一多晶硅栅极结构；于该基底内形成一轻掺杂源极/漏极区域；于邻近该多晶硅栅极的相反侧壁形成一氧化衬层；于该半导体基底的该氧化衬层相反侧蚀刻出一下凹处；于该氧化衬层上的任一侧形成凸起的源极与漏极区域；于该氧化衬层上形成一细薄间隙壁；于包含该硅锗区域的该基底中注入一源极/漏极掺杂物；以及提供一多晶硅区域于该掺杂的硅锗区域。
本发明所述的P型沟道晶体管的制造方法，更包括：于形成该凸起的硅锗源极/漏极区域前，在一多晶硅栅极结构上形成一硬掩膜；及于形成该凸起的硅锗之后，自该栅极的该上表面移除该硬掩膜。
本发明所述的P型沟道晶体管的制造方法，该掺杂的硅锗区域是较该基底的掺杂区域深，其中该掺杂区域为介于该细薄间隙壁与该硅锗区域之间，且其中该掺杂是硅锗区域是较该细薄间隙壁下的该轻掺杂源极/漏极区域为深。
本发明所述微机电元件及其制造方法与P型沟道晶体管的制造方法，使电子空穴迁移率产生改变，进而达到改善电性效能表现的效果。并且在微机电元件尺寸缩小的情况下，仍能维持电性效率而不影像其他元件表现的微机电元件及其制造方法，以避免本质上会存在于微机电元件的组成及/或材料间的冲突。
附图说明
图1为一制程流程图，其绘示依据本发明的一或多个实施例中所使用的方法；
图2至图7为一剖面示意图，其绘示依据图1的方法所建构的部分微机电元件；
图8为一剖面示意图，其绘示依据本发明揭露所建构的微机电集成电路。
具体实施方式
请参考图1，根据本发明的一或多个具体实施例所述，方法10可用来制造微机电元件。举例而言，此方法10为描述如图2至图8所述的半导体集成电路100的制造方法。此制造方法10可用以形成如晶体管类的半导体微机电元件的“渐进接面”源极/漏极掺杂区域。如众所熟知，方法10仅表示部分的制程流程，且更如一般所了解，于部分实施例中，可重新排列该方法的某些特定步骤，或不需全然实施所有步骤。
请参考图2，根据本发明的实施例所述，方法10起始于步骤12以制造一微机电元件101。此元件101包含一基底102、一隔离结构104、一栅极层108、一电极110、及一硬掩膜111。
基底102为一半导体基底，此基底可为一包含硅的基底。该隔离区域104可包含二氧化硅(SiO2)、氮化硅(SixNy)、碳化硅(SiC)、低介电层、及/或其他材料。在一实施例中，可通过蚀刻抑或是在基底102中形成一凹蚀处，接着填入一或多层介电质以形成此隔离区域104。
形成栅极层108之后，接着形成大块栅极电极110，其中栅极层可为栅极氧化层，大块栅极电极可包含多晶硅层。在本发明的实施例，一硬掩膜层111为形成于此栅极电极110上。此硬掩膜层111的厚度(或高度)约为250埃，如图2所示，且其可包含氮化硅(SixNy)、二氧化硅(SiO2)、氮氧化硅(SON)、光致抗蚀剂、及/或其他材料。
如步骤14所述，于基底102形成掺杂区域106a。在此实施例中，掺杂区域106a为少量掺杂的源极/漏极(LDD)区域，其是于该基底102中注入相当浅的掺杂物。可通过化学气相沉积(CVD)、等离子辅助化学气相沉积(PECVD)、原子层沉积(ALD)、离子布植、及/或其他制程技术形成此LDD区域106a。举例来说，可在基底102上形成一牺牲氧化层，且于掺杂区域106a位置显开一图案区，接着施以一连续离子布植制程以形成此掺杂区域106a。在另一实施例中，此掺杂区域106a亦可选择性地以外延成长而形成。
为达此实施例的目的，该掺杂区域106a是包含诸如硼、氟化硼、铟、及/或其他材料的P型掺杂物。此P型掺杂物的形成可包含一或多种扩散、退火、及/或电性活化制程。接着于该两个掺杂区域106a内形成一沟道区域120。接续本实施例，此沟道区域120为P型沟道。
如图2所示，于栅极电极110的垂直侧边形成衬层112。在本实施例中。该衬层112是为L-型且包含由化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、等离子辅助化学气相沉积(PECVD)、SEG、及/或其他制程技术形成的氧化介电层。接着，间隙壁114形成于衬层112的垂直侧边上。在本实施例中，间隙壁114为以氮为主的绝缘层，如氮化硅(SixNy)。在另一实施例中，该间隙壁114可包含二氧化硅(SiO2)、光致抗蚀剂、及/或其他聚合物。在本实施例中，该间隙壁114及该间隙壁112的底部是相当宽，其宽度S1约为650埃。
请参考图3与图1所示的步骤16。于该间隙壁114的任一侧上形成硅凹蚀处122。在本实施例中，移除掺杂区域116a的选择部分。在移除该掺杂区域116a的已曝光部分，位于衬层112与间隙壁114下方的部分该掺杂区域116a区域残留下来，其是以蚀刻硅、化学蚀刻、等离子蚀刻、或其他适当方法对该掺杂区域116a的曝光部分进行移除。
请参考图4与图1所示的步骤18。于图3所示的凹蚀处122内形成一外延层124，其介于掺杂区域116a与隔离区域104之间。此外延层124可包含硅锗(SiGe)。在其他实施例中该层是包含碳化硅(SiC)及/或其他外延材料。值得注意的是于此实施例中，硅锗并未累积于硬掩膜111或间隙壁114之上，乃借该外延层124使此微机电元件101成为“应变硅”元件。
请参考图5与图1所示的步骤20。部分蚀刻该间隙壁114以形成“细薄”间隙壁，其标示为114a。此细薄间隙壁114a的宽度为S2，其宽度小于S1(参见图2)，薄是间隙壁114a的S2宽度大小应约为350埃。最后，衬层112的底部的外侧端超过细薄间隙壁114a的外侧端约300埃(650-350＝300埃)。此细薄间隙壁114a可以化学蚀刻、干式蚀刻、等离子蚀刻、或其他制程技术制成。在一实施例中，其是通过磷酸(H3PO4)湿式蚀刻以形成该细薄间隙壁114a。
于形成该间隙壁114a的同时移除硬掩膜111，抑或在形成该间隙壁114a之前/后移除硬掩膜111，此硬掩膜111可通过化学蚀刻、等离子蚀刻、及/或其他制程技术移除。例如，以等离子蚀刻移除该硬掩膜111的制程而言，其是包含一具有如盐酸(HCI)、硼酸(HBr)、硫酸(SO2)、氟化硫(SF6)、全氟化碳、及/或其他气体等反应物的环境。
请参考图6与图1所示的步骤22，以源极/漏极离子布植204处理该掺杂区域106b。该离子布植204可包含传统离子束、等离子源离子注入、等离子源离子布植、及/或其他制程的离子布植技术。在本实施例中，离子布植204可包含P型掺杂物。在其他实施例中，该离子布植204可包含如磷、硼、锑、砷、碳、锗、及/或其他材料。本实施例更进一步推及，此离子布植浓度较掺杂区域106a离子布植浓度为浓。如一般所熟知地，可选用不同掺杂物及或调整其他掺杂物浓度以配合实验目的。在其他实施例中，可运用热扩散及/或借SEG、化学气相沉积(CVD)、等离子辅助化学气相沉积(PE CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、及/或其他制程技术形成该离子布植204。
以此离子204形成一渐进式接面，此渐进式接面即以特定掺杂区域106a、106b、106c、及106d来描述。先前用以制造掺杂区域106a的离子布植及离子204的制程效果共同形成此掺杂区域106b的浓度。若先前制程与该离子204为使用与掺杂区域106b相同的掺杂物，则该掺杂区域106b可比掺杂区域106a具有相对更高的掺杂浓度，若先前制程与该离子204使用与掺杂区域106b不同的掺杂物，该掺杂区域106b即拥有自该两个制程步骤而制得的独特组合。
在本实施例中，如图5所示，该掺杂区域106d较先前的掺杂区域106a为深。在一实施例中，该离子204使用与先前形成掺杂区域106a制程所使用相同的掺杂物。在此实施例中，该掺杂区域106d提供一较深的渐进效应。如一般所知，虽然该渐进效应是如图6所描述以阶梯形式呈现，但事实上此渐进效应为更平缓，如同图8所示。
掺杂区域106c乃通过离子204注入外延层124上而形成。在本实施例中。硅锗层124允许离子204注入较掺杂区域106d浓度更深的区域。再者，离子204于硅锗层124中所产生的性质与注入于硅基底102(即注入于掺杂区域106d)的离子不同。如同一般所熟知，一些实施例中，部分离子204可延伸超过外延层124，进而扩散至基底102，或在其他实施例中，离子204并不会完全扩散至外延层内。因此，进一步了解，虽然该渐进效应是如图6所描述以阶梯形式呈现，但事实上该渐进效应为更平缓，如同图8所示。
请参考图7与图1所示的步骤24，晶体管元件101的栅极、源极、漏极、与一钳止层(clamping layer)118的连结皆已制备完成。在本实施例中，此连结是由一栅极硅化层116与漏极/源极硅化层126形成。此栅极硅化层116可包含一金属硅化物，如硅化钴(CoSix)、硅化钼(MoSix)、硅化镍(NiSix)、硅化钛(TiSix)、及/或其他材料。栅极硅化层116可通过微影、化学蚀刻、等离子蚀刻、化学气相沉积(CVD)、SEG、原子层沉积(ALD)、物理气相沉积(PVD)、及/或其他制程技术以形成。同样地，漏极/栅极硅化层126可包含形成于掺杂区域106c之内及/或之上的硅化物。栅极硅化层116及/或漏极/栅极硅化层126的形成可包含退火制程步骤。
钳止层118或“接触洞蚀刻停止层(CES)”可包含位于栅极硅化层116上的开口。此钳止层118可包含氮化硅(SixNy)、二氧化硅(SiO2)、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳化硅(SiC)、及/或其他材料。在一些实施例中，钳止层118可位于掺杂区域106b及106c之上，且包含位于漏极/栅极硅化层126的开口。
钳止层118亦可提供拉深应力及/或压缩应力，其可影响该沟道区域120的晶格应力。可于钳止层118的形成期间通过制程参数控制钳止层118的拉深应力。压缩应力可导入钳止层118且亦可由制程参数控制。在一实施例中，可通过温度、制程气体流速、氮气含量、及/或其他制程相关参数来调整钳止层118的压缩及/或拉深应力。
根据步骤24的完成(参见图1)，进行随后的制程可于栅极硅化层116与掺杂区域106c之上形成其他型态，其可包含一金属硅化物或一阻挡层的形成，此阻挡层是如氮化钽(TaN)、碳氧化硅(SiOC)、含有铜(Cu)或铝(Al)的内连线、低介电层、及/或其他层。一实施例中，微机电元件101可进行退火制程，接着于掺杂区域106b、106a、及106c之间形成该“渐进接面”。此退火制程可在掺杂区域106b、106a、及106c之间提供一平缓的过渡。
根据图8，于另一实施例中，一互补式微机电电路300(亦指互补式金属氧化半导体(CMOS)电路)是包含一基底302、一隔离区域304、微机电元件320与322，及一钳止层316a、316b、及316c。特别以图1的方法10所示的一或多个步骤制造该互补式金属氧化半导体(CMOS)电路300。如一般所熟知，其他步骤及/或层可依需要而制造，此为熟知此技术的人员所了解。
基底302可包含一或多个硅、砷化锗、氮化赭、应变硅、硅锗、碳化硅、碳化物、石墨及/或其他材料。基底302亦可包含一硅覆盖绝缘层结构(SOI)基底，如硅覆盖蓝宝石结构基底、硅锗覆盖绝缘层结构基底，或其他于绝缘层上包含外延半导体层的基底。于一实施例中，基底302可进一步包含一完全注入的SOI基底，其中该元件活化硅的厚度乃涵盖约200nm至约5nm的范围。在另一实施例中，该基底302可包含一空气介层以提供绝缘体予该微机电元件300。举例而言，可施行制造一“硅覆盖于无物件(SON)”结构，其中该微机电元件300是包含一以空气及/或其他绝缘体形成的细薄绝缘层。
隔离区域304可包含浅沟槽隔离结构(STI)、硅的局部氧化(LOCOS)、及/或其他电性隔离型态。此隔离区域304可包含二氧化硅(SiO2)、氮化硅(SixNy)、碳化硅(SiC)、低介电材料、及/或其他材料。在一实施例中，隔离区域304可通过蚀刻或在基底302中形成一凹蚀处，且接着填入一或多层介电材料。
微机电元件320与322亦可包含一或多层或通过本揭露范围的该微机电电路300可推及的其他型态，且可通过使用光微影技术、无光罩微影技术、压印微影技术、SEG、化学气相沉积(CVD)、物理气相沉积(PVD)、等离子辅助气相沉积(PECVD)、原子层沉积(ALD)、Langmuir-Blodgett(LB)分子自组成膜技术、化学机械研磨或化学机械平坦化技术(其后简称为CMP)、及/或其他制程技术形成。可用传统及/或进一步发展的微影、蚀刻、及/或其他制程以形成微机电元件100。
微机电元件320及/或322可个别包含一N型金属氧化半导体(NMOS)元件及/或P型金属氧化半导体(PMOS)元件。半导体元件320及322可包含同上所述实质上与微机电元件100相同的部分。举例而言，栅极层308、衬层312、间隙壁314、及整块栅极电极310是实质上与上述的该栅极层108、衬层112、间隙壁114a、及整块栅极电极110具有相同的组成。
在本实施例中，参考上述的图4至图6，以在源极与漏极区域上的外延层形成元件322。相反地，元件320并非以上述的外延层形成。最终，元件322是包含掺杂区域306a、306b、306c、及306d的三步骤渐进式形成制程，而该元件320则包含掺杂区域306a、306b、306c、及306d两步骤渐进式形成制程。如一般所熟知，由于该元件320与322并非为相同型态，使用该不同的掺杂物以形成该306a至306d层，这样的掺杂物选择可为一般本领域技术人员熟知。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
10：方法
12，14，16，18，20，22，24：步骤
100：集成电路
101：元件
102，302：基底
104，304：隔离区域
106a，106b，106c，106d，306a，306b，306c，306d：掺杂区域
108，308：栅极层
110，310：电极
111：硬掩膜
112，312：衬层
114，314：间隙壁
114a：细薄间隙壁
116：栅极接触洞
118：钳止层
120：沟道区域
122：凹蚀处
124：外延层
126：漏极/源极接触洞
204：离子布植掺杂物
300：互补式集成电路
320，322：微机电元件
316a，316b，316c：钳止层

Claims (20)

1.一种微机电元件的制造方法，所述微机电元件的制造方法是包括：
于一基底上形成一栅极；
于该基底的邻近该栅极处形成一外延层；
于邻近该栅极处形成一细薄间隙壁；以及
于该基底上形成一源极与漏极区域，其是包含于该外延层之内。
2.根据权利要求1所述的微机电元件的制造方法，其特征在于更包括：
于形成该外延层之前，在一栅极上表面形成一硬掩膜；以及
于形成该外延层之后，自该栅极的该上表面移除该硬掩膜。
3.根据权利要求1所述的微机电元件的制造方法，其特征在于：更包括于形成该外延层之前，在该栅极的侧表面处形成一粗厚间隙壁。
4.根据权利要求1所述的微机电元件的制造方法，其特征在于：该形成细薄间隙壁的步骤是包括于形成该外延层后或形成该源极与漏极区域前，蚀刻该粗厚间隙壁。
5.根据权利要求1所述的微机电元件的制造方法，其特征在于：更包括于该间隙壁与该基底之上形成一钳止层。
6.根据权利要求3所述的微机电元件的制造方法，其特征在于：更包括于形成该粗厚间隙壁前注入一第一掺杂物。
7.根据权利要求3所述的微机电元件的制造方法，其特征在于更包括：
于形成该粗厚间隙壁前形成一氧化衬层；及
当形成该细薄间隙壁时，留下相同宽度的该氧化衬层。
8.根据权利要求1所述的微机电元件的制造方法，其特征在于：该元件是为一P-沟道晶体管且该外延层为硅锗或硅。
9.一种微机电元件，所述微机电元件是包括：
一于半导体基底上的栅极结构且其提供选择性操作该半导体基底内的一应变P-沟道；
源极与漏极区域，其是包括：
一位于邻近该沟道且延伸至该半导体基底的一第一深度的第一掺杂区域；
一位于邻近该第一掺杂区域且延伸至该半导体基底的一第二深度的第二掺杂区域，其中该第二深度较第一深度为深；以及
一位于邻近该第二掺杂区域且延伸至该半导体基底的一第三深度的第三掺杂区域，其中该第三深度较第二深度为深。
10.根据权利要求9所述的微机电元件，其特征在于：该源极与漏极区域是随该第三掺杂区域形成后进行退火制程。
11.根据权利要求9所述的微机电元件，其特征在于：该第三掺杂区域是包括一硅锗掺杂部分。
12.根据权利要求9所述的微机电元件，其特征在于：该栅极结构是包括一硅化物接触洞。
13.根据权利要求9所述的微机电元件，其特征在于：更包括在至少部分该栅极结构周围的一钳止层。
14.根据权利要求9所述的微机电元件，其特征在于：该第一掺杂区域为轻掺杂源极/漏极区域。
15.根据权利要求9所述的微机电元件，其特征在于：更包括一具有第一部分与第二部分的L-型衬层，其中该第一部分为邻接该栅极结构，而第二部分为延伸超过该第二掺杂区域。
16.根据权利要求15所述的微机电元件，其特征在于：更包括一延伸超过该第一掺杂区域的一相当细薄的间隙壁。
17.根据权利要求16所述的微机电元件，其特征在于：该相当细薄的间隙壁具有一约350埃的宽度，且其中该第二掺杂区域具有自该相当细薄间隙壁之外端延伸300埃的宽度。
18.一种P型沟道晶体管的制造方法，所述P型沟道晶体管的制造方法是包括：
于该基底上形成一多晶硅栅极结构；
于该基底内形成一轻掺杂源极/漏极区域；
于邻近该多晶硅栅极的相反侧壁形成一氧化衬层；
于该半导体基底的该氧化衬层相反侧蚀刻出一下凹处；
于该氧化衬层上的任一侧形成凸起的源极与漏极区域；
于该氧化衬层上形成一细薄间隙壁；
于包含该硅锗区域的该基底中注入一源极/漏极掺杂物；以及
提供一多晶硅区域于该掺杂的硅锗区域。
19.根据权利要求18所述的P型沟道晶体管的制造方法，其特征在于更包括：
于形成该凸起的硅锗源极/漏极区域前，在一多晶硅栅极结构上形成一硬掩膜；及
于形成该凸起的硅锗之后，自该栅极的该上表面移除该硬掩膜。
20.根据权利要求18所述的P型沟道晶体管的制造方法，其特征在于：该掺杂的硅锗区域是较该基底的掺杂区域深，其中该掺杂区域为介于该细薄间隙壁与该硅锗区域之间，且其中该掺杂是硅锗区域是较该细薄间隙壁下的该轻掺杂源极/漏极区域为深。
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