CN104835737A - 半导体器件及其制作方法 - Google Patents
半导体器件及其制作方法 Download PDFInfo
- Publication number
- CN104835737A CN104835737A CN201410045119.0A CN201410045119A CN104835737A CN 104835737 A CN104835737 A CN 104835737A CN 201410045119 A CN201410045119 A CN 201410045119A CN 104835737 A CN104835737 A CN 104835737A
- Authority
- CN
- China
- Prior art keywords
- coating
- oxide skin
- semiconductor substrate
- nitride layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 150000004767 nitrides Chemical class 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 239000000463 material Substances 0.000 claims abstract description 39
- 238000001039 wet etching Methods 0.000 claims abstract description 16
- 238000001312 dry etching Methods 0.000 claims abstract description 9
- 239000011248 coating agent Substances 0.000 claims description 86
- 238000000576 coating method Methods 0.000 claims description 86
- 238000000034 method Methods 0.000 claims description 37
- 125000006850 spacer group Chemical group 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- 239000003795 chemical substances by application Substances 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000002360 preparation method Methods 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000010884 ion-beam technique Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- IATRAKWUXMZMIY-UHFFFAOYSA-N strontium oxide Chemical compound [O-2].[Sr+2] IATRAKWUXMZMIY-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- -1 SiON Chemical compound 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- WUNIMIODOAGQAW-UHFFFAOYSA-N [O-2].[Ba+2].[Ti+4] Chemical compound [O-2].[Ba+2].[Ti+4] WUNIMIODOAGQAW-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- JIMUOUDLWPNFAY-UHFFFAOYSA-N [Si]=O.[Hf].[N] Chemical compound [Si]=O.[Hf].[N] JIMUOUDLWPNFAY-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000002648 laminated material Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开一种半导体器件及其制作方法。该方法包括：a）提供半导体衬底，所述半导体衬底上形成有栅极结构，所述半导体衬底内在所述栅极结构的两侧形成有浅掺杂区域；b）在所述半导体衬底和所述栅极结构上形成侧墙材料层，所述侧墙材料层包括交替形成的氧化物层和氮化物层；c）对所述侧墙材料层进行干法刻蚀至露出所述侧墙材料层中的最下面层；d）对露出的氧化物层或露出的氮化物层进行湿法刻蚀，以在所述栅极结构的两侧形成侧墙，其中剩余的氧化物层和剩余的氮化物层具有不同的宽度；以及e）对所述半导体衬底进行源漏掺杂，以使所述侧墙对应的所述半导体衬底中具有掺杂梯度。该方法有效地减小热载流子效应，增强MOS器件可靠性。
Description
技术领域
本发明涉及半导体技术领域，具体地，涉及一种半导体器件及其制作方法。
背景技术
随着半导体技术的不断发展，半导体器件的尺寸不断减小，沟道长度变得很短，源漏之间的电场强度较强，很容易形成大量具有破坏性的热载流子。热载流子会产生热载流子效应，对半导体器件的可靠性产生影响。
目前通常通过减小源漏极之间沿沟道方向的最大横向电场强度来减小热载流子效应。例如，在亚微米MOSFET器件的制作过程中，在源漏极之间形成一个掺杂浓度较浅的浅掺杂漏区（LDD），减缓源漏极之间的掺杂梯度，而缓变的掺杂梯度能够降低源漏极之间沿沟道方向的最大横向电场强度。但是，降低源漏极之间沿沟道方向的最大横向电场的效果不明显，从而不能很明显地改善热载流子效应。
因此，有必要提出一种半导体器件及其制作方法，以解决现有技术中存在的问题。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供一种半导体器件的制作方法。该方法包括：a）提供半导体衬底，所述半导体衬底上形成有栅极结构，所述半导体衬底内在所述栅极结构的两侧形成有浅掺杂区域；b）在所述半导体衬底和所述栅极结构上形成侧墙材料层，所述侧墙材料层包括交替形成的氧化物层和氮化物层；c）对所述侧墙材料层进行干法刻蚀至露出所述侧墙材料层中的最下面层；d）对露出的氧化物层或露出的氮化物层进行湿法刻蚀，以在所述栅极结构的两侧形成侧墙，其中剩余的氧化物层和剩余的氮化物层具有不同的宽度；以及e）对所述半导体衬底进行源漏掺杂，以使所述侧墙对应的所述半导体衬底中具有掺杂梯度。
优选地，所述氧化物层包括依次形成在所述半导体衬底上的第一氧化物层和第二氧化物层，所述氮化物层形成在所述第一氧化物层和所述第二氧化物层之间。
优选地，所述d）步骤包括：对露出的第一氧化物层和第二氧化物层进行湿法刻蚀。
优选地，所述湿法刻蚀的刻蚀剂为氢氟酸。
优选地，剩余的第一氧化物层的宽度大于剩余的第二氧化物层的宽度，且小于所述剩余的氮化物层的宽度。
优选地，所述剩余的氮化物层与所述剩余的第一氧化物层的宽度差等于所述剩余的氮化物层与所述剩余的第二氧化物层的宽度差。
优选地，所述氧化物层为氧化硅层，所述氮化物层为氮化硅层。
优选地，所述干法刻蚀包括反应离子刻蚀、离子束刻蚀和等离子刻蚀中的一种或多种。
优选地，所述源漏掺杂为离子注入。
根据本发明的另一个方面，提供一种半导体器件。该半导体器件采用上述任一种方法制备。
根据本发明的半导体器件的制作方法能够在半导体衬底内的源漏区和浅掺杂漏区之间形成多个掺杂梯度，可以有效地减小热载流子效应，增强MOS器件可靠性，且制作工艺简单，生产成本低。
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
以下结合附图，详细说明本发明的优点和特征。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1是根据本发明的一个实施例的一种半导体器件的制作方法的流程图；以及
图2A-2E是根据图1中流程图所示的方法制作半导体器件的各个步骤过程中形成的半导体器件的剖视图。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
根据本发明的一个方面，提供一种半导体器件的制作方法。图1示出了根据本发明一个实施例的半导体器件的制作方法的流程图，图2A-2E示出了根据图1所示的方法制备半导体器件过程中形成的半导体器件的剖视图。下面将结合图1所示的流程图以及图2A-2E所示的半导体器件的剖视图详细描述本发明。
步骤S110：提供半导体衬底，该半导体衬底上形成有栅极结构，半导体衬底内在栅极结构的两侧形成有浅掺杂区域。
如图2A所示，提供半导体衬底210。该半导体衬底210可以是硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）中的至少一种。半导体衬底210中可以形成有用于隔离有源区的浅沟槽隔离（STI）等，浅沟槽隔离可以由氧化硅、氮化硅、氮氧化硅、氟掺杂玻璃和/或其他现有的低介电材料形成。当然，半导体衬底210中还可以形成有掺杂阱等等。为了图示简洁，在这里仅用方框来表示。
半导体衬底210上形成有栅极结构220。栅极结构220包括栅极介电层221以及位于栅极介电层上的栅极材料层222。
栅极介电层221的材料可以包括传统的介电材料诸如硅的氧化物（例如SiO2）、氮化物（例如Si3N4）和氮氧化物（例如SiON、SiON2）。其中氧化硅材质的栅极介电层可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化（RTO）、原位水蒸气氧化（ISSG）等形成。氮化硅材质的栅极介电材料层则可以通过氮化工艺例如高温炉管氮化、快速热退火氮化或等离子体氮化等形成。而对氧化硅进一步执行氮化工艺则可形成氮氧化硅材质的栅极介电层。此外，栅极介电层221的材料也可以为氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛等。其可以采用任何适合的形成工艺形成。例如化学气相沉积（CVD）、物理气相沉积（PVD）等。
栅极材料层222的材料可以是金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极材料层222的材料也可以包括掺杂的多晶硅和多晶硅-锗合金材料（即，具有从每立方厘米大约1×1018到大约1×1022个掺杂原子的掺杂浓度）以及多晶硅金属硅化物（polycide）材料（掺杂的多晶硅/金属硅化物叠层材料）。栅极材料层可以通过化学气相沉积法（CVD）、物理气相沉积（PVD）及其他合适的方式形成。
半导体衬底210内在栅极结构220的两侧形成有浅掺杂区域230。浅掺杂区域230可以为N型掺杂也可以为P型掺杂，掺杂的元素可以为P、As、B等。浅掺杂漏区230可以采用离子注入或预扩散的方式形成。其掺杂浓度可以根据实际情况确定。
S120：在半导体衬底和栅极结构上形成侧墙材料层，侧墙材料层包括交替形成的氧化物层和氮化物层。
如图2B所示，在半导体衬底210和栅极结构220上形成侧墙材料层。侧墙材料层包括交替形成的氧化物层241和氮化物层242。氧化物层241可以是例如氧化硅层，氮化物层242可以是例如氮化硅层。在根据本发明的一个优选实施例中，氧化物层241包括两层，即第一氧化物层241A和第二氧化物层241B，氮化物层242包括一层。其中，第一氧化物层241A和第二氧化物层241B依次形成在半导体衬底210上，氮化物层242形成在第一氧化物层241A和第二氧化物层241B之间。需要说明的是，本发明无欲对氧化物层241和氮化物层242的数量进行限制。例如，在根据本发明未示出的其他实施例中，氧化物层和氮化物层可以均只包括一层，其可以是氮化物层形成在氧化物层上面，也可以是氧化物层形成在氮化物层上面。在根据本发明未示出的其他实施例中，氧化物层包括第一氧化物层和第二氧化物层，氮化物层也可以包括第一氮化物层和第二氮化物层。它们在半导体衬底上的排布方式依次为第一氧化物层、第一氮化物层、第二氧化物层以及第二氮化物层。
侧墙材料层可以用本领域已知的化学气相沉积法（CVD）、物理气相沉积法（PVD）、原子层沉积法（ALD）等方法形成，为了简洁，不再赘述。
S130：对侧墙材料层进行干法刻蚀至露出侧墙材料层中的最下面层。
如图2C所示，对图2B中形成的侧墙材料层进行干法刻蚀至露出侧墙材料层中的最下面层。例如，在根据本发明的一个实施例中，侧墙材料层包括依次形成的第一氧化物层241A、氮化物层242以及第二氧化物层241B。对侧墙材料层的干法刻蚀可以在露出侧墙材料层中的最下面层，即第一氧化物层241A处停止。此时，位于第一氧化物层241A上的氮化物层242以及位于氮化物层242上的第二氧化物层241B均被暴露。干法刻蚀可以采用反应离子刻蚀、离子束刻蚀和等离子刻蚀中的一种或多种进行。作为示例，可以采用CF4、CHF3和/或N2作为刻蚀气体对侧墙材料层进行刻蚀。
步骤S140：对露出的氧化物层或露出的氮化物层进行湿法刻蚀，以在栅极结构的两侧形成侧墙，其中剩余的氧化物层和剩余的氮化物层具有不同的宽度。
如图2D所示，对露出的氧化物层241或露出的氮化物层242进行湿法刻蚀，以在栅极结构220的两侧形成侧墙。侧墙在栅极结构220的两侧通常对称地分布。刻蚀后，该侧墙中的氧化物层241和氮化物层242具有不同的宽度。需要说明的是，这里所说的“宽度”是指氧化物层241或氮化物层242的从一侧边缘到另一侧边缘的最大宽度。举例来说，第一氧化物层241A的宽度为d1，第二氧化物层241B的宽度为d2，且氮化物层242的宽度为d3。湿法刻蚀可以对露出的氧化物层241进行刻蚀，也可以对露出的氮化物层242进行刻蚀。例如，在根据本发明的一个实施例中，可以对露出的第一氧化物层241A和第二氧化物层241B进行湿法刻蚀。湿法刻蚀过程中，可以选择对氧化物和氮化物具有较高的刻蚀比的刻蚀剂。例如，在根据本发明的一个实施例中，可以选择氢氟酸对第一氧化物层241A和第二氧化物层241B进行湿法刻蚀。氢氟酸对氧化物腐蚀速率快，而对氮化物腐蚀速率慢。因此，可以很快地腐蚀第一氧化物层241A和第二氧化物层241B，而对氮化物层242的影响很小。由于刻蚀剂对氧化物层241和氮化物层242的刻蚀速率不一样，因此，剩余的氧化物层和剩余的氮化物层具有不同的宽度。此外，刻蚀速率还受刻蚀剂与物质的接触面积的影响。例如，在根据本发明的一个实施例中，经过步骤S130之后，第一氧化物层241A暴露的区域小，而第二氧化物层241B暴露的区域大，因此，在湿法刻蚀过程中，尽管这两层的材料一致，但是由于第二氧化物层241B与刻蚀剂接触的面积大，而第一氧化物层241A与刻蚀剂接触的面积小，因此第一氧化物层241A的宽度可以大于剩余的第二氧化物层241B的宽度，而小于剩余的氮化物层242的宽度，如图2D所示。
需要说明的是，为了使随后源漏注入之后的半导体衬底210中形成尽可能多的掺杂梯度，需要在湿法刻蚀过程中，控制刻蚀的时间，防止氧化物层241被全部刻蚀掉。例如，在如图2D所示的实施例中，当位于最上面的第二氧化物层241B剩余较小量时，停止刻蚀。
步骤S150：对半导体衬底进行源漏掺杂，以使侧墙对应的半导体衬底中具有掺杂梯度。
如图2E所示，对半导体衬底210进行源漏掺杂。源漏掺杂的方法可以是离子注入或预扩散中的一种。在根据本发明的一个实施例中，源漏掺杂的方法为离子注入。在对半导体衬底210进行源漏掺杂的过程中，侧墙对应的半导体衬底210中沿着从侧墙的两侧向栅极结构的方向依次受到厚度不同的薄膜层的阻挡。在根据本发明的一个实施例中，侧墙依次包括剩余的第一氧化物层241A、氮化物层242以及第二氧化物层241B，与侧墙对应的半导体衬底210内最终形成5个具有掺杂梯度的区域，其从外到内依次为第一区域211、第二区域212、第三区域213、第四区域214以及第五区域215。其中，半导体衬底210的第一区域211上没有侧墙阻挡，因此半导体衬底210的第一区域211的掺杂浓度最大。第二区域212上有一层氮化物层242阻挡，因此，第二区域212的掺杂浓度小于第一区域211的掺杂浓度。而第三区域213除了有氮化物层242阻挡之外，还有第一氧化物层241A阻挡，因此，第三区域213的掺杂浓度又小于第二区域212的掺杂浓度。第四区域214上不仅有第一氧化物层241A和氮化物层242阻挡，还有第二氧化物层241B阻挡，因此，第四区域214的掺杂浓度小于第三区域。第五区域215尽管只有氮化物层242和第一氧化物层241A阻挡，但是很明显，第五区域215上的厚度明显高于第四区域214上的厚度，因此，第五区域215的掺杂浓度小于第四区域214的掺杂浓度。上所述，半导体衬底210内的掺杂浓度大小关系为：第一区域211＞第二区域212＞第三区域213＞第四区域214＞第五区域215。其中，第一区域211可以为最终形成的源漏区，而第五区域215则为最终的浅掺杂漏区。从源漏区至浅掺杂漏区一共形成四个浓度缓变梯度，可以有效地减小热载流子效应。
如上所述地，半导体衬底210内具有不同的浓度的第二区域212、第三区域213、第四区域214作为最终形成的源漏区（即第一区域211）和浅掺杂漏区（即第五区域215）浓度的缓冲区，因此有效地抑制了热载流子效应。优选地，第二区域212、第三区域213以及第四区域214可以具有相同的宽度。因此，在根据本发明的一个优选实施例中，在步骤S140对露出的氧化物层241或露出的氮化物层242进行湿法刻蚀，可以调整刻蚀的时间，使得最终剩余的氮化物层242与剩余的第一氧化物层241A的宽度差等于剩余的氮化物层242与剩余的第二氧化物层241B的宽度差。
根据本发明的另一个方面，提供一种半导体器件200，如图2E所示。该半导体器件200可以采用上述任一种方法制备。该半导体器件200包括半导体衬底210，半导体衬底210内形成有源漏区（即图2E中的第一区域211）、浅掺杂漏区（即图2E中的第五区域215）。其中，源漏区与浅掺杂漏区之间形成有多个掺杂梯度。例如，在根据本发明的一个实施例中，源漏区与浅掺杂漏区之间形成有四个掺杂梯度。
综上所述，根据本发明的半导体器件的制作方法能够在半导体衬底210内的源漏区（例如图2E中的第一区域211）和浅掺杂漏区（例如图2E中的第五区域215）之间形成多个掺杂梯度，可以有效地减小热载流子效应，增强MOS器件可靠性，且制作工艺简单，生产成本低。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，所述方法包括：
a）提供半导体衬底，所述半导体衬底上形成有栅极结构，所述半导体衬底内在所述栅极结构的两侧形成有浅掺杂区域；
b）在所述半导体衬底和所述栅极结构上形成侧墙材料层，所述侧墙材料层包括交替形成的氧化物层和氮化物层；
c）对所述侧墙材料层进行干法刻蚀至露出所述侧墙材料层中的最下面层；
d）对露出的氧化物层或露出的氮化物层进行湿法刻蚀，以在所述栅极结构的两侧形成侧墙，其中剩余的氧化物层和剩余的氮化物层具有不同的宽度；以及
e）对所述半导体衬底进行源漏掺杂，以使所述侧墙对应的所述半导体衬底中具有掺杂梯度。
2.如权利要求1所述的方法，其特征在于，所述氧化物层包括依次形成在所述半导体衬底上的第一氧化物层和第二氧化物层，所述氮化物层形成在所述第一氧化物层和所述第二氧化物层之间。
3.如权利要求2所述的方法，其特征在于，所述d）步骤包括：
对露出的第一氧化物层和第二氧化物层进行湿法刻蚀。
4.如权利要求3所述的方法，其特征在于，所述湿法刻蚀的刻蚀剂为氢氟酸。
5.如权利要求2所述的方法，其特征在于，剩余的第一氧化物层的宽度大于剩余的第二氧化物层的宽度，且小于所述剩余的氮化物层的宽度。
6.如权利要求5所述的方法，其特征在于，所述剩余的氮化物层与所述剩余的第一氧化物层的宽度差等于所述剩余的氮化物层与所述剩余的第二氧化物层的宽度差。
7.如权利要求1所述的方法，其特征在于，所述氧化物层为氧化硅层，所述氮化物层为氮化硅层。
8.如权利要求1所述的方法，其特征在于，所述干法刻蚀包括反应离子刻蚀、离子束刻蚀和等离子刻蚀中的一种或多种。
9.如权利要求1所述的方法，其特征在于，所述源漏掺杂为离子注入。
10.一种半导体器件，其特征在于，所述半导体器件采用权利要求1-9中任一项所述的方法制备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410045119.0A CN104835737B (zh) | 2014-02-07 | 2014-02-07 | 半导体器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410045119.0A CN104835737B (zh) | 2014-02-07 | 2014-02-07 | 半导体器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104835737A true CN104835737A (zh) | 2015-08-12 |
| CN104835737B CN104835737B (zh) | 2018-09-04 |
Family
ID=53813542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410045119.0A Active CN104835737B (zh) | 2014-02-07 | 2014-02-07 | 半导体器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104835737B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3098978A1 (fr) * | 2019-07-18 | 2021-01-22 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | procédé de fabrication de transistors |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
| TW200532855A (en) * | 2004-03-31 | 2005-10-01 | Taiwan Semiconductor Mfg | Slim spacer device and manufacturing method |
| CN1767157A (zh) * | 2004-09-09 | 2006-05-03 | 台湾积体电路制造股份有限公司 | 微机电元件及其制造方法与p型沟道晶体管的制造方法 |
| CN101641770A (zh) * | 2007-03-28 | 2010-02-03 | 富士通微电子株式会社 | 半导体器件及其制造方法 |
-
2014
- 2014-02-07 CN CN201410045119.0A patent/CN104835737B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
| TW200532855A (en) * | 2004-03-31 | 2005-10-01 | Taiwan Semiconductor Mfg | Slim spacer device and manufacturing method |
| CN1767157A (zh) * | 2004-09-09 | 2006-05-03 | 台湾积体电路制造股份有限公司 | 微机电元件及其制造方法与p型沟道晶体管的制造方法 |
| CN101641770A (zh) * | 2007-03-28 | 2010-02-03 | 富士通微电子株式会社 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104835737B (zh) | 2018-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20170309719A1 (en) | Horizontal gate all around device nanowire air gap spacer formation | |
| TW201533890A (zh) | 使用互補式金氧半導體製造流程以製造電荷捕獲閘極堆疊的方法 | |
| US8329547B2 (en) | Semiconductor process for etching a recess into a substrate by using an etchant that contains hydrogen peroxide | |
| US20120100684A1 (en) | Method of fabricating semiconductor device | |
| CN105336609A (zh) | 一种FinFET器件及其制造方法、电子装置 | |
| CN103545186A (zh) | 一种制造金属栅半导体器件的方法 | |
| CN102956466B (zh) | 鳍状晶体管与其制作方法 | |
| CN101577252B (zh) | 浅沟槽隔离结构及其形成方法 | |
| US11437281B2 (en) | Method for manufacturing semiconductor device and semiconductor device thereby formed | |
| CN103545185A (zh) | 一种采用伪栅极制造半导体器件的方法 | |
| CN103632943A (zh) | 半导体器件制造方法 | |
| CN104779284A (zh) | 一种FinFET器件及其制造方法 | |
| CN103531476B (zh) | 半导体器件制造方法 | |
| CN103531454B (zh) | 半导体器件制造方法 | |
| CN104835737A (zh) | 半导体器件及其制作方法 | |
| CN102915971B (zh) | 一种半导体器件的制造方法 | |
| KR20100089023A (ko) | 플라즈마 탈수소화를 이용한 반도체 장치의 제조 방법 및 이에 의해 형성된 장치 | |
| CN101197282A (zh) | 半导体器件及其制造方法 | |
| CN104916588A (zh) | 一种半导体器件及其制造方法 | |
| CN103681263A (zh) | 一种用于减小接触插塞和栅极结构之间的寄生电容的方法 | |
| CN110047755B (zh) | 一种半导体器件的制造方法 | |
| CN104051245B (zh) | 一种半导体器件的制备方法 | |
| CN103151250B (zh) | 一种半导体器件的制造方法 | |
| TWI555065B (zh) | 非揮發性記憶體的製造方法 | |
| CN101154594A (zh) | 半导体元件、互补金属氧化物半导体元件及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20171116 Address after: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8 Applicant after: Wuxi Huarun Shanghua Technology Co., Ltd. Address before: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8 Applicant before: Wuxi CSMC Semiconductor Co., Ltd. |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |