CN101154594A - 半导体元件、互补金属氧化物半导体元件及其形成方法 - Google Patents

Abstract

本发明公开了一种半导体元件的形成方法，首先在基底上形成晶体管，此晶体管包括基底上的栅极结构、栅极结构侧壁的间隙壁与栅极结构两侧基底中的源/漏极区。接着，在基底上方形成衬层，其顺应性地覆盖住晶体管，再移除部分衬层，以在晶体管的间隙壁上形成衬层间隙壁。接着，在基底上方形成应力层，其覆盖晶体管与衬层间隙壁。

Description

半导体元件、互补金属氧化物半导体元件及其形成方法

技术领域

本发明涉及一种集成电路元件及其形成方法，且特别涉及一种半导体元件、互补金属氧化物半导体元件及其形成方法。

背景技术

在集成电路元件的发展过程中，通过缩小元件的尺寸可达到高速操作和低耗电量的目的。然而，由于目前缩小元件尺寸的技术遭受到工艺技术瓶颈、成本昂贵等因素的限制，所以需发展其他不同于缩小元件的技术，以改善元件的驱动电流。

因此，有人提出在晶体管的通道区利用应变(strain)控制的方式，来克服元件缩小化的极限。目前一种利用应变控制方式增加元件效能的方法是，在晶体管元件上形成应力层，以使此元件的沟道区产生应变来改变硅(Si)晶格的间距，以增加电子或空穴的迁移率(mobility)，从而提高元件的驱动电流。而且，运用所谓的选择性应变技术(selective strain scheme，SSS)可同时改善P型晶体管以及N型晶体管的驱动电流。选择性应变技术就是，在N型晶体管上形成可用做接触窗蚀刻终止层(contact etching stop layer，CESL)的一层高受拉(tensile)的氮化硅层，以使其通道区产生张应变而提高电子的迁移率；而在P型晶体管上形成可当作CESL的一层高受压(compression)的氮化硅层，以使其通道区产生压应变而提高空穴的迁移率。

虽然，目前使用选择性应力技术可提高P型及N型晶体管的驱动电流，但是技术上仍然存在有一些问题。举例来说，在接触窗开口蚀刻工艺的应力层蚀刻阶段，为了确保不会有氮化硅残留在接触窗开口中，通常会进行过度蚀刻(over-etching)，而容易造成晶体管的间隙壁的损伤(damage)。此问题往往会使得元件的可靠度(reliability)降低，且会影响元件的驱动电流而降低元件效能(performance)的均一性(uniformity)。

为避免上述间隙壁损伤的问题，可在应力层形成前，形成覆盖整个晶体管的衬层以保护间隙壁。然而，这种衬层却会使P型晶体管因形成应力层而得到的驱动电流增益(I_on gain)大为降低。

发明内容

本发明的目的就是在提供一种半导体元件的形成方法，能够避免间隙壁产生损伤而导致元件可靠度与效能均一性不佳的问题，且可防止元件的驱动电流增益降低。

本发明的再一目的是提供一种半导体元件，能够避免元件可靠度与效能均一性不佳的问题，且可防止元件的驱动电流增益降低。

本发明的又一目的是提供一种互补金属氧化物半导体元件的形成方法，能够避免元件可靠度与效能均一性不佳的问题，且可防止元件的驱动电流增益降低。

本发明的另一目的是提供一种互补金属氧化物半导体元件，能够避免元件可靠度与效能均一性不佳的问题，且可提高防止元件的驱动电流增益降低。

本发明提出一种半导体元件的形成方法，首先在基底上形成晶体管，此晶体管包括基底上的栅极结构、栅极结构侧壁的间隙壁与栅极结构两侧的基底中的源/漏极区。接着，在基底上方形成衬层，其顺应性地覆盖住晶体管。之后，移除部分衬层，以在晶体管的间隙壁上形成衬层间隙壁。接着，在基底上方形成应力层，其覆盖晶体管与衬层间隙壁。

依照本发明的实施例所述，上述的衬层间隙壁的材料例如是氮氧化硅、氧化硅、碳化硅或碳氧化硅。

依照本发明的实施例所述，上述的移除部分衬层的方法例如是进行蚀刻工艺。蚀刻工艺例如是湿法蚀刻、干法蚀刻或使用蒸气所进行的蚀刻。

依照本发明的实施例所述，上述的应力层的材料例如是氮化硅或氧化硅。

依照本发明的实施例所述，可对应力层进行掺杂步骤或回火步骤，以调整应力层的应力值。

依照本发明的实施例所述，当上述的晶体管为P型晶体管时，则应力层为压应力(compressive stress)层。

依照本发明的实施例所述，当上述的晶体管为N型晶体管时，则应力层为张应力(tensile stress)层。

本发明另提出一种半导体元件，此半导体元件包括基底、晶体管、衬层间隙壁以及应力层。晶体管配置在基底上，包括基底上的栅极结构、栅极结构侧壁的间隙壁，以及栅极结构两侧基底中的源/漏极区。衬层间隙壁配置于晶体管的间隙壁上。应力层配置于晶体管与衬层间隙壁上。

依照本发明的实施例所述，上述的衬层间隙壁的材料例如是氮氧化硅、氧化硅、碳化硅或碳氧化硅。

依照本发明的实施例所述，上述的应力层的材料例如是氮化硅或氧化硅。

依照本发明的实施例所述，当上述的晶体管为P型晶体管时，则应力层为压应力层。

依照本发明的实施例所述，当上述的晶体管为N型晶体管时，则应力层为张应力层。

本发明又提出一种互补金属氧化物半导体元件的形成方法。首先提供基底，其具有第一有源区与第二有源区。然后，在基底的第一有源区与第二有源区分别形成第一型晶体管与第二型晶体管。其中，第一型晶体管包括栅极结构、间隙壁与以及源/漏极区，第二型晶体管也包括栅极结构、间隙壁与源/漏极区。之后，在基底上方形成第一衬层，顺应性地覆盖住第一型晶体管与第二型晶体管。接着，在第一衬层上依序形成第一应力层以及第二衬层，再移除第二有源区的第二衬层与第一应力层，至曝露出第二有源区的第一衬层的表面。接着，移除部分第一衬层，以在第二型晶体管的间隙壁上形成衬层间隙壁。随后，在基底上方形成第二应力层，顺应性地覆盖第二衬层、第二型晶体管与衬层间隙壁。接着，移除第一有源区的第二应力层。

依照本发明的实施例所述，上述的衬层间隙壁的材料例如是氮氧化硅、氧化硅、碳化硅或碳氧化硅。

依照本发明的实施例所述，上述的移除部分第一衬层以形成衬层间隙壁的方法例如是进行蚀刻工艺。蚀刻工艺包括湿法蚀刻、干法蚀刻或使用蒸气所进行的蚀刻。

依照本发明的实施例所述，上述的第一应力层以及第二应力层的材料例如是氮化硅或氧化硅。

依照本发明的实施例所述，还可对第一应力层以及第二应力层二者中的至少一个进行掺杂步骤或回火步骤，以调整其应力值。

依照本发明的实施例所述，当上述的第一型晶体管为N型晶体管、第二型晶体管为P型晶体管时，第一应力层为张应力层，第二应力层为压应力层。

本发明再提出一种互补金属氧化物半导体元件，此互补金属氧化物半导体元件包括基底、第一型晶体管、第二型晶体管、第一衬层、衬层间隙壁、第一应力层、第二衬层以及第二应力层。基底具有第一有源区与第二有源区。第一型晶体管配置在基底的第一有源区，包括栅极结构、间隙壁与源/漏极区。第二型晶体管配置在基底的第二有源区，也包括栅极结构、间隙壁与源/漏极区。第一衬层配置于第一型晶体管上。衬层间隙壁配置于第二型晶体管的间隙壁上。第一应力层配置于第一衬层上。第二衬层配置于第一应力层上。第二应力层配置于第二型晶体管与衬层间隙壁上。

依照本发明的实施例所述，上述的衬层间隙壁的材料例如是氮氧化硅、氧化硅、碳化硅或碳氧化硅。

依照本发明的实施例所述，上述的第一应力层以及该第二应力层的材料例如是氮化硅或氧化硅。

依照本发明的实施例所述，当上述的第一型晶体管为N型晶体管、第二型晶体管为P型晶体管时，则第一应力层为张应力层，第二应力层为压应力层。

本发明是利用衬层间隙壁，以保护晶体管的间隙壁不会被损伤，所以可提高元件的可靠性及效能均一性。另一方面，由于本发明是在晶体管的间隙壁上形成衬层间隙壁，以代替覆盖整个晶体管的衬层，因此除了可达到保护晶体管间隙壁的目的外，还不会使P型晶体管的驱动电流增益降低。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举多个实施例，并配合附图，作详细说明如下。

附图说明

图1A至图1D为本发明实施例的半导体元件的形成方法的流程剖面示意图。

图2为P型晶体管与N型晶体管在不同条件下的启动电流增益(I_on gain)百分比的关系简图。

图3A至图3G为本发明实施例的互补金属氧化物半导体元件的形成方法的流程剖面示意图。

简单符号说明

100、200：基底                102：晶体管

103a：栅介电层                103b：栅极

104、208a、210a：栅极结构     106、208b、210b：间隙壁

108、208c、210c：源/漏极区    110：衬层

112、213：衬层间隙壁          114：应力层

202：第一有源区               204：第二有源区

206：隔离结构                 208：第一型晶体管

210：第二型晶体管             212：第一衬层

214：第一应力层               216：第二衬层

218、222：光致抗蚀剂层        220：第二应力层

具体实施方式

图1A至图1D为依照本发明实施例所绘示的半导体元件的形成方法的流程剖面示意图。

首先，请参照图1A，提供基底100，此基底100例如是体硅(bulk-Si)基底或者是绝缘层上半导体(SOI)基底。而绝缘层上半导体的基底例如是由下往上堆叠的基板、绝缘层与半导体层所组成，其中基板的材料例如是硅，绝缘层的材料例如是氧化硅，第二基板的材料是选自硅(Si)、外延硅(epi-Si)、锗(Ge)、硅锗合金(SiGe)、硅碳合金(Si-C)所组成的族群。

接着，在基底100上形成晶体管102，其方法例如为如下所述。首先，在基底100上依序形成介电层(未示出)与导体层(未示出)。然后，进行图形化，以定义导体层与介电层，而形成栅极103b与栅介电层103a。其中，栅极103b的材料例如是掺杂多晶硅。栅介电层103a的材料例如是氧化硅、氮化硅或氮氧化硅，还可例如是高介电常数的介电层材料，例如氧化铝(Al₂O₃)、氧化钇(Y₂O₃)、锆氧化硅(ZrSi_xO_y)、铪氧化硅(HfSi_xO_y)、三氧化二镧(La₂O₃)、二氧化锆(ZrO₂)、二氧化铪(HfO₂)、五氧化二钽(Ta₂O₅)、氧化镨(Pr₂O₃)或二氧化钛(TiO₂)等等。

然后，进行离子注入工艺，在栅极结构104两侧的基底100中形成源/漏极延伸区。接着，在栅极结构104侧壁形成间隙壁106。间隙壁106的材料例如是氮氧化硅、氧化硅、碳化硅、碳氧化硅或其他合适的材料。间隙壁106的形成方法例如是，形成一层间隙壁材料(未示出)覆盖住整个基底100，再以各向异性蚀刻移除部分的间隙壁材料。

接着，进行离子注入工艺，以在间隙壁106两侧的基底100中形成重掺杂区，而此重掺杂区与上述的轻掺杂区作为本实施例的源/漏极区108。在实施例中，在重掺杂区形成后，还可形成外延材料层(未示出)覆盖重掺杂区，而形成凸起式源/漏极(raised S/D)。外延材料层的材料例如是外延硅、硅锗合金或硅碳合金。在另一实施例中，源/漏极区还可例如是形成于间隙壁106两侧的基底100中的外延材料层。若晶体管102为P型晶体管，则此外延材料层的材料为硅锗合金，若晶体管102为N型晶体管，则此外延材料层的材料为硅碳合金。这种实施例的源/漏极区的形成方法例如是，移除间隙壁106两侧的部分基底100以形成沟槽(trench)，再在沟槽中长出外延材料层。

在又一实施例中，源/漏极区108间的沟道区域的材料还可以是选自于硅、外延硅、锗、硅锗合金、硅碳合金所组成的族群。

在再一实施例中，在晶体管102形成后，可在栅极结构104顶部以及源/漏极区108表面形成金属硅化物层(未示出)，用以降低元件的阻值。硅化金属层例如是耐热金属硅化物，其中耐热金属例如是选自于镍、钨、钴、钛、钼与铂所组成的族群。

接下来，请参照图1B，在基底100上方形成衬层110，其顺应性地覆盖住整个晶体管102。衬层110的材料例如是氮氧化硅、氧化硅、碳化硅、碳氧化硅或其他合适的材料。衬层110的形成方法例如是化学气相沉积法或其他合适的方法。

随后，请参照图1C，移除部分衬层110，以在晶体管102的间隙壁106上形成衬层间隙壁112。如上所述，移除部分衬层110以形成衬层间隙壁112的方法例如是进行蚀刻工艺，蚀刻工艺例如是湿法蚀刻、干法蚀刻或使用蒸气所进行的蚀刻。其中。湿法蚀刻例如是使用磷酸所进行的蚀刻。干法蚀刻例如是等离子体蚀刻。使用蒸气所进行的蚀刻的蒸气来源例如是，硝酸、臭氧、双氧水、次氯酸、氯酸、亚硝酸、氧气、硫酸、氯气、溴、氟化氢或盐酸。

接着，请参照图1D，在基底100上方形成应力层114，其覆盖晶体管102以及衬层间隙壁112。应力层114的材料例如是氮化硅，其形成方法例如是低压化学气相沉积法。应力层114的材料还可例如是氧化硅。在一实施例中，还可对应力层114进行掺杂步骤或回火步骤，以调整其应力值。对应力层114进行掺杂步骤可降低其应力值，而对应力层114进行回火步骤可增加其应力值。

在此实施例中，若晶体管102为P型晶体管，则应力层114为压应力层。另外，若晶体管102为N型晶体管，则应力层114为张应力层。

本实施例是形成衬层间隙壁，以避免晶体管的间隙壁产生损伤(damage)，以提高元件的可靠度及效能均一性。

另外，特别要说明的是，在应力层之前形成覆盖整个晶体管的衬层以保护晶体管间隙壁的作法，虽然不会改变N型晶体管的驱动电流，但是却会对P型晶体管的驱动电流造成影响。请参照图2，其为P型晶体管与N型晶体管在不同条件下的启动电流增益(I_on gain)百分比(％)的关系简图。其中，○表示元件(P型晶体管、N型晶体管)上未具有应力的氮化硅层；▲表示P型晶体管上具有高应力的氮化硅层；△表示P型晶体管上具有一整层衬层与高应力的氮化硅层；■表示N型晶体管上具有高应力的氮化硅层；□表示N型晶体管上具有一整层衬层与高应力的氮化硅层。由图2中可知，在P型晶体管上覆盖一整层衬层会降低其驱动电流。因此，本实施例的方法是在晶体管的间隙壁上形成衬层间隙壁，以代替形成一整层衬层，这样可达到保护晶体管的间隙壁的目的，并且不会使P型晶体管的驱动电流增益降低。

接下来，以图1D说明本实施例的半导体元件。其中，在半导体元件的形成方法的实施例中所提过的晶体管的各构件的组成与材料于下述中省略举例说明。

请再次参照图1D，本实施例的半导体元件包括，基底100、晶体管102、衬层间隙壁112以及应力层114。其中，晶体管102包括基底100上的栅极结构104、栅极结构104侧壁的间隙壁106以及栅极结构104两侧基底100中的源/漏极区108。衬层间隙壁112配置于晶体管102的间隙壁106上，衬层间隙壁112的材料例如是氮氧化硅、氧化硅、碳化硅或碳氧化硅。应力层114配置于晶体管102与衬层间隙壁112上，应力层114的材料例如是氮化硅或氧化硅。在一实施例中，当晶体管102为P型晶体管时，则应力层114为压应力层；而当晶体管102为N型晶体管时，则应力层114为张应力层。

本实施例的半导体元件是在晶体管的间隙壁上配置一衬层间隙壁，因此可避免晶体管的间隙壁造成损伤的问题，而可提高元件的可靠度及效能均一性，同时又不会使P型晶体管的驱动电流增益降低。

本发明除了上述实施例之外，尚具有其他的实施型态。图3A至图3G为依照本发明一实施例所绘示的互补金属氧化物半导体元件的形成方法的流程剖面示意图。

请参照图3A，提供基底200，此基底200例如是体硅基底或者是绝缘层上半导体基底。绝缘层上半导体基底例如是由下往上堆叠的基板、绝缘层与半导体层所组成，其中基板的材料例如是硅，绝缘层的材料例如是氧化硅，半导体层的材料是选自于硅、外延硅、锗、硅锗合金、硅碳合金所组成的族群。而且，基底200具有第一有源区202与第二有源区204，且第一有源区202与第二有源区204之间通过隔离结构206进行区隔。此隔离结构206例如是浅沟槽隔离结构或其他合适的隔离结构。

接着，请参照图3B，在基底200的第一有源区202与第二有源区204分别形成第一型晶体管208以及第二型晶体管210。第一型晶体管208包括栅极结构208a、间隙壁208b与源/漏极区208c，而第二型晶体管210包括栅极结构210a、间隙壁210b与源/漏极区210c。第一型晶体管208以及第二型晶体管210的形成方法及各构件的材料可例如是与上述实施例中的晶体管的形成方法及各构件的材料相同，因此不再赘述。

在一实施例中，在第一型晶体管208以及第二型晶体管210形成之后，还可分别在第一型晶体管208的栅极结构208a顶部与源/漏极区208c表面，以及第二型晶体管210的栅极结构210a顶部与源/漏极区210c表面形成金属硅化物层(未示出)，用以降低元件的阻值。硅化金属层例如是耐热金属的硅化物，耐热金属例如是选自于镍、钨、钴、钛、钼与铂所组成的族群。

之后，请参照图3C，在基底200上方形成第一衬层212，顺应性地覆盖住第一型晶体管208、第二型晶体管210与隔离结构206。第一衬层212的材料例如是氮氧化硅、氧化硅、碳化硅、碳氧化硅或其他合适的材料。第一衬层212的形成方法例如是化学气相沉积法或其他合适的方法。接着，在第一衬层212上形成第一应力层214，第一应力层214的材料例如是氮化硅，其形成方法例如是低压化学气相沉积法。第一应力层214的材料还可例如是氧化硅。在一实施例中，还可对第一应力层214进行掺杂步骤或回火步骤，以调整其应力值。然后，在第一应力层214上形成第二衬层216，第二衬层216的材料例如是氮氧化硅、氧化硅、碳化硅、碳氧化硅或其他合适的材料，其形成方法例如是化学气相沉积法或其他合适的方法。

在此实施例中，当第一型晶体管208为N型晶体管、第二型晶体管210为P型晶体管时，则第一应力层214为张应力层，第二应力层220为压应力层。

接着，请参照图3D，在第一有源区202的第二衬层216上形成光致抗蚀剂层218。接着，以光致抗蚀剂层218为掩模，移除第二有源区204的第二衬层216与第一应力层214，直至曝露出第一衬层212。如上所述，移除第二有源区204的第二衬层216与第一应力层214的方法例如是进行蚀刻工艺。

接着，请参照图3E，移除光致抗蚀剂层218。之后，移除第二有源区204的部分第一衬层212，以在第二型晶体管210的间隙壁210b上形成衬层间隙壁213。移除部分衬层212以形成衬层间隙壁213的方法例如是进行蚀刻工艺，其例如是湿法蚀刻、干法蚀刻或使用蒸气所进行的蚀刻。其中。湿法蚀刻例如是使用磷酸所进行的蚀刻。干法蚀刻例如是等离子体蚀刻。使用蒸气所进行的蚀刻的蒸气来源例如是，硝酸、臭氧、双氧水、次氯酸、氯酸、亚硝酸、氧气、硫酸、氯气、溴、氟化氢或盐酸。

接着，在基底200上方形成第二应力层220，顺应性地覆盖住第二衬层216、第二型晶体管210与衬层间隙壁213。第二应力层220的材料例如是氮化硅，其形成方法例如是低压化学气相沉积法。第二应力层220的材料还可例如是氧化硅。在一实施例中，还可对第二应力层220进行掺杂步骤或回火步骤，以调整其应力值。

接着，请参照图3F，在第二有源区204的第二应力层220上形成光致抗蚀剂层222。然后，以光致抗蚀剂层222为掩模，移除第一有源区202的第二应力层220，直至曝露出第二衬层216。如上所述，移除第一有源区202的第二应力层220的方法例如是进行蚀刻工艺。

之后，请参照图3G，移除光致抗蚀剂层222。接着更可继续进行后续的内连线工艺(未示出)。内连线工艺例如是在基底200上方形成一层介电层，以覆盖第二应力层220与第二衬层216。然后，在介电层、第一应力层214、第二应力层220、第一衬层212与第二衬层216中形成接触窗开口，之后再在接触窗开口中填入导体作为元件的接触窗。

值得特别注意的是，现有在进行接触窗开口蚀刻步骤时，为了确保不会有应力层残留在接触窗开口中，通常会进行过度蚀刻，这样就容易对间隙壁造成损伤。间隙壁上产生损伤的问题会使得其膜层的厚度变薄或是高度变低，故与间隙壁未被损伤的元件相比，其元件可靠度会降低，且启动电流增益百分比会改变而降低元件效能的均一性。由于本实施例在第一型晶体管上形成衬层、第二型晶体管上形成衬层间隙壁，故可避免间隙壁产生损伤的问题，进而提高元件的可靠度及效能均一性。

另外，由于本实施例的方法可在P型晶体管的间隙壁上形成衬层间隙壁(当第一型、第二型晶体管分别为N型、P型时)，以代替形成在整个P型晶体管上的衬层，因此除了可达到保护晶体管间隙壁的目的外，并且不会使P型晶体管的驱动电流增益降低。

接下来，以图3G说明本实施例的互补金属氧化物半导体元件。其中，在互补金属氧化物半导体元件的形成方法的实施例中所提过的第一型、第二型晶体管的各构件的组成与材料于下述中省略举例说明。

请再次参照图3G，本实施例的互补金属氧化物半导体元件包括，基底200、第一型晶体管208、第二型晶体管210、第一衬层212、衬层间隙壁213、第一应力层214、第二衬层216以及第二应力层220。其中，基底200具有第一有源区202与第二有源区204，且第一有源区202与第二有源区204之间通过隔离结构206进行区隔。第一型晶体管208配置在基底200的第一有源区202，包括栅极结构208a、间隙壁208b与源/漏极区208c。第二型晶体管210配置在基底200的第二有源区204，包括栅极结构210a、间隙壁210b与源/漏极区210c。第一衬层212配置成位于第一有源区202的第一型晶体管208上。衬层间隙壁213配置成位于第二有源区204的第二型晶体管210的间隙壁210b上，衬层间隙壁213的材料例如是氮氧化硅、氧化硅、碳化硅或碳氧化硅。第一应力层214配置于第一衬层212上，第一应力层214的材料例如是氮化硅或氧化硅。第二衬层216配置于第一应力层214上。第二应力层220配置于第二型晶体管210以及衬层间隙壁213上，第二应力层220的材料例如是氮化硅或氧化硅。在一实施例中，当第一型晶体管208为N型晶体管、第二型晶体管210为P型晶体管时，则第一应力层214为张应力层，第二应力层220为压应力层。

本实施例的互补金属氧化物半导体元件是在第一型晶体管上配置衬层、第二型晶体管的间隙壁上配置衬层间隙壁，因此可避免第一、第二型晶体管的间隙壁造成损伤的问题，如此可提高元件的可靠度及效能均一性。

综上所述，本发明的半导体元件与其工艺是利用衬层间隙壁，以保护晶体管的间隙壁不会被损伤，而可提高元件的可靠度及效能均一性。另一方面，由于本发明的互补金属氧化物半导体元件与其工艺可在P型晶体管的间隙壁上形成衬层间隙壁，以代替形成在整个P型晶体管上的衬层，因此除了可达到保护晶体管间隙壁的目的外，而且不会使P型晶体管的驱动电流增益降低。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (24)

1.一种半导体元件的形成方法，包括：

在基底上形成晶体管，其中所述晶体管包括所述基底上的栅极结构、所述栅极结构侧壁的间隙壁与所述栅极结构两侧的基底中的源/漏极区；

在所述基底上方形成衬层，顺应性地覆盖住所述晶体管；

移除部分所述衬层，以在所述晶体管的间隙壁上形成衬层间隙壁；以及

在所述基底上方形成应力层，覆盖所述晶体管与衬层间隙壁。

2.如权利要求1所述的半导体元件的形成方法，其中所述衬层间隙壁的材料包括氮氧化硅、氧化硅、碳化硅或碳氧化硅。

3.如权利要求1所述的半导体元件的形成方法，其中移除部分所述衬层的方法包括进行蚀刻工艺。

4.如权利要求3所述的半导体元件的形成方法，其中所述蚀刻工艺包括湿法蚀刻、干法蚀刻或使用蒸气所进行的蚀刻。

5.如权利要求1所述的半导体元件的形成方法，其中所述应力层的材料包括氮化硅或氧化硅。

6.如权利要求1所述的半导体元件的形成方法，还包括对所述应力层进行掺杂步骤或回火步骤，以调整所述应力层的应力值。

7.如权利要求1所述的半导体元件的形成方法，其中所述晶体管为P型晶体管，且所述应力层为压应力层。

8.如权利要求1所述的半导体元件的形成方法，其中所述晶体管为N型晶体管，且所述应力层为张应力层。

9.一种半导体元件，包括：

基底；

晶体管，配置于所述基底上，其中所述晶体管包括基底上的栅极结构、所述栅极结构侧壁的间隙壁与所述栅极结构两侧的基底中的源/漏极区；

衬层间隙壁，配置于所述晶体管的间隙壁上；以及

应力层，配置于所述晶体管与衬层间隙壁上。

10.如权利要求9所述的半导体元件，其中所述衬层间隙壁的材料包括氮氧化硅、氧化硅、碳化硅或碳氧化硅。

11.如权利要求9所述的半导体元件，其中所述应力层的材料包括氮化硅或氧化硅。

12.如权利要求9所述的半导体元件，其中所述晶体管为P型晶体管，且所述应力层为压应力层。

13.如权利要求9所述的半导体元件，其中所述晶体管为N型晶体管，且所述应力层为张应力层。

14.一种互补金属氧化物半导体元件的形成方法，包括：

提供基底，其具有第一有源区与第二有源区；

在所述基底的第一有源区与第二有源区分别形成第一型晶体管与第二型晶体管，其中所述第一型晶体管包括栅极结构、间隙壁与源/漏极区，所述第二型晶体管也包括栅极结构、间隙壁与源/漏极区；

在所述基底上方形成第一衬层，顺应性地覆盖住所述第一型晶体管与第二型晶体管；

在所述第一衬层上依序形成第一应力层与第二衬层；

移除所述第二有源区的所述第二衬层与第一应力层，至曝露出所述第二有源区的第一衬层的表面；

移除部分所述第一衬层，以在所述第二型晶体管的间隙壁上形成衬层间隙壁；

在所述基底上方形成第二应力层，顺应性地覆盖所述第二衬层、第二型晶体管与衬层间隙壁；以及

移除所述第一有源区的第二应力层。

15.如权利要求14所述的互补金属氧化物半导体元件的形成方法，其中所述衬层间隙壁的材料包括氮氧化硅、氧化硅、碳化硅或碳氧化硅。

16.如权利要求14所述的互补金属氧化物半导体元件的形成方法，其中移除部分所述第一衬层以形成所述衬层间隙壁的方法包括进行蚀刻工艺。

17.如权利要求16所述的互补金属氧化物半导体元件的形成方法，其中所述蚀刻工艺包括湿法蚀刻、干法蚀刻或使用蒸气进行的蚀刻。

18.如权利要求14所述的互补金属氧化物半导体元件的形成方法，其中所述第一应力层以及第二应力层的材料包括氮化硅或氧化硅。

19.如权利要求14所述的互补金属氧化物半导体元件的形成方法，还包括对所述第一应力层与第二应力层中的至少一个进行掺杂步骤或回火步骤，以调整其应力值。

20.如权利要求14所述的互补金属氧化物半导体元件的形成方法，其中所述第一型晶体管为N型晶体管，所述第二型晶体管为P型晶体管，所述第一应力层为张应力层，且所述第二应力层为压应力层。

21.一种互补金属氧化物半导体元件，包括：

基底，所述基底具有第一有源区与第二有源区；

第一型晶体管，配置于所述基底的第一有源区，包括栅极结构、间隙壁与源/漏极区；

第二型晶体管，配置于所述基底的第二有源区，包括栅极结构、间隙壁与源/漏极区；

第一衬层，配置于所述第一型晶体管上；

衬层间隙壁，配置于所述第二型晶体管的间隙壁上；

第一应力层，配置于所述第一衬层上；

第二衬层，配置于所述第一应力层上；以及

第二应力层，配置于所述第二型晶体管与衬层间隙壁上。

22.如权利要求21所述的互补金属氧化物半导体元件，其中所述衬层间隙壁的材料包括氮氧化硅、氧化硅、碳化硅或碳氧化硅。

23.如权利要求21所述的互补金属氧化物半导体元件，其中所述第一应力层以及所述第二应力层的材料包括氮化硅或氧化硅。

24.如权利要求21所述的互补金属氧化物半导体元件，其中所述第一型晶体管为N型晶体管，所述第二型晶体管为P型晶体管，所述第一应力层为张应力层，且所述第二应力层为压应力层。

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