CN100527421C - 应用自对准双应力层的cmos结构和方法 - Google Patents

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Abstract

本发明涉及应用自对准双应力层的CMOS结构和方法，具体地涉及一种CMOS结构及制造CMOS结构的方法，所述CMOS结构提供位于第一晶体管上的第一应力层和位于第二晶体管上的第二应力层。所述第一应力层和所述第二应力层毗邻而不交迭。在所述第一晶体管和所述第二晶体管中的一个中的源/漏区上形成到硅化物层的接触时，这样的毗邻而不交迭的布置提供了提高的制造灵活性。

Description

应用自对准双应力层的CMOS结构和方法
技术领域
本发明总体上涉及互补金属氧化物半导体(CMOS)结构中的机械应力。更具体地，本发明涉及在CMOS结构中提供机械应力以提高器件性能、增加芯片成品率的结构和方法。
背景技术
CMOS结构包含互补的成对的具有不同导电类型的场效应晶体管。由于应用了互补的成对的不同导电类型，CMOS结构还提供了降低的能量或功率消耗。
CMOS制造领域内的趋势是将应用应力层作为在CMOS晶体管的沟道区内产生机械应力或应变场的方法。希望有某些类型的机械应力，只要其能向半导体沟道内引入应力。这样的应力一般在CMOS晶体管内提供提高的电荷载流子迁移率。互补类型的沟道应力(例如，在电流方向上的张或压应力，或张应变和压应变)提高了互补类型的CMOS晶体管(即nFET或pFET)内的互补类型的电荷载流子迁移率(即电子或空穴)。
由于机械应力是可以在很大程度上提高场效应晶体管性能的重要因素，因此希望有在CMOS晶体管沟道内提供更高水平的机械应力的CMOS结构和方法。
用于提高包括nFET和pFET器件的CMOS结构中的电荷载流子迁移率的方法为半导体制造领域所公知。例如，En等人在美国专利No.6,573,172中阐述了在pFET器件上应用张应力层以在其中提供pFET沟道的压应力和在nFET器件上应用压应力层以在其中产生pFET沟道的张应力。
由于应用机械应力作为提高电荷载流子迁移率的方法很可能在未来若干代的CMOS晶体管中继续，所以希望有另外的CMOS结构及其制造方法能够提供与应用机械应力效应相关联的电荷载流子迁移率的提高。
发明内容
本发明提供CMOS结构及其制造方法，其中互补晶体管上覆盖有合适的互补应力层，用于提供机械应力效应，提高电荷载流子迁移率。在CMOS结构中，所述互补应力层在夹在一对互补晶体管之间的位置处毗邻而不交迭。具体地，互补应力层在源/漏区上方要形成接触通孔的位置处毗邻，且既不上交迭也不下交迭。当硅化物层位于源/漏区上时，互补应力层的既不上交迭也不下交迭的布置提供了增强的制造工艺窗口或提高的芯片成品率，同时避免了向硅化物层中的过度蚀刻或向互补应力层中的蚀刻不足。
本发明还提供了用于制造CMOS结构的蚀刻方法，在该蚀刻方法中，夹在第一晶体管和第二晶体管之间的交迭且毗邻的第一应力层和不同于第一应力层的第二应力层中的至少一个被蚀刻，使得所述第一应力层和所述第二应力层毗邻而不交迭。
根据本发明的CMOS结构包含位于半导体衬底上具有第一极性的第一晶体管，其和具有不同于第一极性的第二极性的第二晶体管横向地分离。所述CMOS结构还包含位于第一晶体管整个区域上的具有第一应力的第一应力层和位于第二晶体管整个区域上的具有不同于第一应力的第二应力的第二应力层。在CMOS结构中，第一应力层和第二应力层在所述第一晶体管和所述第二晶体管之一中的源/漏区上方的位置处毗邻而不交迭。
根据本发明的用于制造CMOS结构的特定的方法包括在半导体衬底上形成具有第一极性的第一晶体管，其和具有不同于第一极性的第二极性的第二晶体管横向地分离。所述特定方法还包括形成位于第一晶体管整个区域上方的具有第一应力的第一应力层和位于第二晶体管整个区域上方的具有不同于第一应力的第二应力的第二应力层。在这个特定方法中，第一应力层和第二应力层在所述第一晶体管和所述第二晶体管之一中的源/漏区上方的位置处毗邻且交迭。这个特定方法还包括蚀刻第一应力层和第二应力层中的至少一个，使得所述第一应力层和所述第二应力层毗邻而不交迭。
另一个用于制造CMOS结构的方法包括在半导体衬底上形成具有第一极性的第一晶体管，其和具有不同于第一极性的第二极性的第二晶体管横向地分离。该另一方法还包括形成位于第一晶体管整个区域上方的具有第一应力的第一应力层和位于第二晶体管整个区域上方的具有不同于第一应力的第二应力的第二应力层。在该另一方法中，第一应力层和第二应力层在所述第一晶体管和所述第二晶体管之一中的源/漏区上方的位置处毗邻且交迭。该另一方法还包括进一步掩蔽(masking)第一晶体管和第二晶体管中的至少一个，使得毗邻且交迭的第一应力层和第二应力层至少部分暴露。该另一方法还包括蚀刻第一应力层和第二应力层中的至少一个，使得所述第一应力层和所述第二应力层毗邻而不交迭。
在公开的发明中，术语“毗邻而不交迭”是要描述第一应力层和第二应力层在它们的末端部分完全接触的一种布置和位置。此外，第一应力层或第二应力层中的任何一个上的任何部分都不位于第一应力层和第二应力层中的另外一个之上。
附图说明
本发明的目的、特征和优点应在下面给出的对优选的实施方式的描述的上下文环境中去理解。对优选的实施方式的描述应在构成本说明书的实质性部分的附图的上下文环境中去理解。附图中：
图1到图9是图解制造根据本发明的一个实施方式的CMOS结构时的各个渐进阶段的结果的一系列横截面示意图；
图10到图12是图解制造根据本发明的另一个实施方式的CMOS结构时的各个渐进阶段的结果的一系列横截面示意图；
图13到图15是图解制造根据本发明的另一个实施方式的CMOS结构时的各个渐进阶段的结果的一系列横截面示意图；
图16到图18是图解制造根据本发明的另一个实施方式的CMOS结构时的各个渐进阶段的结果的一系列横截面示意图。
具体实施方式
在下面进一步详细的描述中说明了提供包括毗邻而不交迭的互补应力层的CMOS结构及其制造方法的本发明。结合上述附图将理解下面的说明。由于附图只是要用于说明，它们不必要按比例绘制。
图1到图9是图解制造根据本发明的一个实施方式的CMOS结构时的各个渐进阶段的结果的一系列横截面示意图。
图1图示了半导体衬底10，其包含由隔离区12分隔开的有源区。第一晶体管T1位于一个有源区上，而第二晶体管T2位于一相邻的有源区上。晶体管T1和T2具有不同的极性(即导电类型)，因而在各有源区中的掺杂类型不同。晶体管T1和T2包含位于半导体衬底10的有源区上的栅极电介质14。栅电极16和在栅极电介质14上对准，尽管这样的对准并不是本发明所要求的。两个部分隔离层18(即和栅电极16相邻的“L”形或反“L”形部分以及嵌套在其中的隔离体形状部分)和栅电极16相邻，其被图解为镜像对称的隔离层18部件，尽管它们是围着每一个独立的栅16的单个元件。源/漏区20位于半导体衬底的有源区中，并被位于栅电极16下的沟道区分隔。硅化物层22位于源/漏区20和栅电极16上。
前述的半导体衬底10、层和结构中的每一个可以包含半导体制造工艺中的传统的材料并具有半导体制造工艺中的传统的尺寸。前述的半导体衬底10、层和结构中的每一个可以应用半导体制造工艺中的传统方法来形成。
所述半导体衬底10包含半导体材料。其中可以构成半导体衬底10的半导体材料的非限制性的例子包括硅、锗、硅锗合金、碳化硅、碳化硅锗合金和化合物半导体材料。化合物半导体材料的非限制性的例子包括砷化镓、砷化铟和磷化铟半导体材料。
所述实施方式和本发明设想半导体衬底10可以包括体半导体衬底。或者，所述实施方式和本发明还可以设想半导体衬底10可以包括绝缘体上半导体衬底。或者，所述实施方式和本发明还可以设想半导体衬底可以包括混合取向衬底(混合晶向衬底)。
绝缘体上半导体衬底包含基础半导体衬底、位于其上的埋入电介质层以及进一步位于其上的表面半导体层。混合晶向衬底包含具有多个晶向的半导体衬底，其可以提供不同的晶向沟道区用于CMOS结构内的每一个晶体管。
绝缘体上半导体衬底和混合晶向衬底可以应用多种层叠方法和层转移方法中的任何方法形成。前述衬底还可以使用注氧隔离(SIMOX，separation by implantation of oxygen)方法形成。
隔离区12包含介质隔离材料。所述实施方式和本发明设想隔离区可以包含浅槽隔离区和深槽隔离区，至少是硅局部氧化隔离区。构成隔离区12的电介质隔离材料可以包含硅的氧化物、氮化物和/或氧氮化物。不排除其它元素的氧化物、氮化物和/或氧氮化物作为电介质隔离材料。电介质隔离材料可以通过以下方法但不限于以下方法形成：热或等离子氧化或氮化方法、化学汽相淀积方法和物理气相淀积方法。一般地，隔离区12至少部分由厚度大约为100到50000埃的硅氧化物电介质隔离材料形成，其中厚度很大程度上取决于SOI或体半导体衬底的应用。
栅极电介质14一般可以包含传统的在真空中测量的介电常数为约4到约40的栅极电介质材料。这样一般传统的栅极电介质材料可以包含，但不限于：硅的氧化物、氮化物和/或氧氮化物。它们可以应用和上面公开的关于形成隔离区12的方法相似或相同的方法形成。或者，栅极电介质14一般也可以包含在真空中测量的介电常数为约20到至少约100的更高的介电常数的电介质材料。一般这些更高介电常数的电介质材料可以包含，但不限于：铪氧化物、铪的硅酸盐、钛氧化物、镧氧化物、锶钡钛酸盐(BST，barium-strontium titantates)和铅的锆酸钛酸盐(PZT，lead-zirconate titantates)。典型地，栅极电介质14包含厚度为大约5到大约70埃的热硅氧化物栅极电介质材料。
栅电极18包含栅电极导体材料。典型的栅电极导体材料包含某些金属、金属合金、金属氮化物和金属硅化物以及多晶硅材料。栅电极导体材料可以通过下述方法形成，这些方法包括但不限于：电镀法、化学汽相淀积方法(包含原子层化学气相淀积方法)和物理汽相淀积方法(包含溅镀法)。一般，栅电极18包含厚度为大约500到大约1500埃的多晶硅栅电极导体材料或金属、金属硅化物。
如上所述，希望使隔离层18作为两个元件结构，包含：(1)如图所示的和栅电极16邻接的“L”或反“L”形部分，其结合(2)嵌套在“L”形部分或反“L”形部分内的更为传统的隔离体形状部分。前述两种元件结构的每一个可以包含与构成隔离区12的材料相似、等同或相同的材料。“L”或反“L”形结构典型地应用共形层淀积方法淀积。隔离体形状部分使用均厚层淀积(blanket layer deposition)和各向异性回蚀(anisotropic etchback)方法来形成。
源/漏区20使用二步离子注入方法来形成。在二步离子注入方法中的第一步使用栅极16作为掩模，不使用隔离层18，来在半导体衬底10中形成扩展区。在二步离子注入方法中的第二步使用栅极16和隔离层18作为掩模来在半导体衬底10中形成源/漏区20的导体区部分。这样源/漏区20包含扩展区元件和导体区元件。源/漏区20内的掺杂剂浓度的范围在每立方厘米大约1×1020到大约3×1021个掺杂剂原子。
硅化物层22可以包含数种形成金属硅化物的金属中的任何一种。硅化物形成金属(即形成硅化物的金属)的非限制性的例子包括：钛、钨、镍、钴、钒和钼等硅化物形成金属。一般应用自对准硅化物(即“salicide”，self-aligned silicide)方法形成硅化物层22，该方法提供：(1)金属硅化物形成金属的均厚层淀积；(2)随后热退火以提供和硅接触的硅化物形成；以及(3)随后除去多余的硅化物形成金属层。典型地，每一层硅化物层22的厚度为大约50到大约200埃。
图2图示了图1中的位于CMOS结构上的第一应力层24。图2还图示了位于第一应力层24上的蚀刻停止层26。
第一应力层24包含具有用来完善和提高第一晶体管T1的性能的第一应力的材料。当第一晶体管T1是nFET时，第一应力最好是张应力，其在第一晶体管T1的沟道内提供张应力。在这样的情况下，在第一晶体管T1内的电子电荷载流子迁移率提高了。相反，当第一晶体管T1是pFET时，希望上覆层为压应力，用以产生提高空穴迁移率的沟道压应力。
在当前的实施方式中，第一晶体管T1最好是nFET且第一应力层24最好包含张应力层。
第一应力层24可以包含几种应力材料中的任何一种。其例子包含但不限于：氮化物和氧氮化物。氮化物是尤其常用的应力层材料，因为通过使用不同的淀积条件形成氮化物层，可以向氮化物层材料中引入不同辐度和类型的应力。影响氮化物层应力的具体淀积条件包括温度在200℃到600℃范围内的低频等离子与高频等离子的比率的改变。
一般地，第一应力层24包含厚度为大约500到大约1000埃的氮化物材料，尽管本发明不限于只包含氮化物材料的应力层。
蚀刻停止层26可以包含数个蚀刻停止材料中的任何一个。蚀刻停止材料一般具有和第一应力层24不同的成分。一般，当第一应力层24包含氮化物材料时，蚀刻停止层26包含氧化物蚀刻停止材料。在当前的实施方式中，蚀刻停止层26一般包含厚度为大约50到大约300埃的氧化硅蚀刻停止材料。蚀刻停止层26可以使用和形成隔离区12时使用的方法类似的方法来形成。
图3图示了位于蚀刻停止层26上覆盖第一晶体管T1的块状掩模28。块状掩模28可以包含几个掩模材料中的任何一个。其例子包括但不限于：硬掩模材料和光刻胶(光致抗蚀剂)掩模材料。光刻胶掩模材料更常用。光刻胶掩模材料的非限制性例子包括：正性光刻胶材料、负性光刻胶材料以及混合光刻胶材料。一般地，块状掩模28包含厚度为大约1000到大约5000埃的光刻胶材料。
图4图示了在使用块状掩模28作为蚀刻掩膜的同时，蚀刻蚀刻停止层26和第一应力层24来形成相应的蚀刻停止层26’和第一应力层24’的结果。一般在使用等离子蚀刻剂时采用前述的蚀刻，尽管这不是对此实施方式和本发明的限制。也可以使用不常用的湿法化学蚀刻剂。一般地，当从蚀刻停止层26和第一应力层24形成蚀刻停止层26’和第一应力层24’时，等离子蚀刻剂使用含氟蚀刻剂气体组分来蚀刻蚀刻停止层26和第一应力层24中的每一个。如图4所示，蚀刻还从隔离层18形成隔离层18’。
图5首先图示了从图4的CMOS结构去除块状掩模28的结果。可以使用另外的传统半导体制造工艺的方法和材料来去除块状掩模28。其包括湿法化学去除方法和材料，干法等离子去除方法和材料和集聚去除(aggregate stripping)方法和材料。干法等离子去除方法和材料尤其常用，但不是对本发明的限制。
图5也显示了从图4的半导体结构去除块状掩模28后的位于该半导体结构上的第二应力层30。
第二应力层30具有设计为用来促进第二晶体管T2的性能(一般在电荷载流子迁移率方面)的提高的合适的应力。第二应力层30可以包含和图3所示的用于形成第一应力层24使用的材料和尺寸相似、等效或相同的材料和尺寸。如上所述，第一应力层24一般包含氮化硅材料，其应力(例如张应力或压应力)可以设计为随着对具体淀积条件的控制而变化。第二应力层30因此也包含氮化物材料，但是其淀积条件选择为具有和第一应力层24一般相反的应力类型(也就是张应力或者压应力)。
在当前实施方式中，第一应力层24最好是包含大约500MPa到大约4GPa的张应力(当第一晶体管T1是nFET时)，第二应力层30最好是大约-500MPa到大约-5GPa的压应力(当第二晶体管T2是pFET时)。
图6图示了位于第二应力层30上和覆盖第二晶体管T2的块状掩模28’。块状掩模28’另外包含和图3所示的块状掩模28相似或相当的材料和尺寸。
图7图示了对第二应力层30图案化以形成第二应力层30’，以及随后从图6的CMOS结构中去除块状掩模28’的结果。
可以使用和在蚀刻第一应力层24以形成第一应力层24’时使用的方法和材料相似、相当或相同的材料和方法来蚀刻第二应力层30以形成第二应力层30’。可以使用和去除第一块状掩模28时使用的方法和材料相似、相当或相同的方法和材料来去除第二块状掩模28’。
如图7的示意图中所示，第一应力层24’和第二应力层30’毗邻且交迭。
图8图示了蚀刻蚀刻停止层26、第一应力层24’和第二应力层30’的结果，这样所得到的第一应力层24”和所得到的第二应力层30”毗邻而不交迭，而不是毗邻且交迭。从此蚀刻还产生了蚀刻停止层26”。
前述蚀刻可以采用传统的半导体制造工艺中使用的方法。非限制性的例子是等离子蚀刻方法和溅射蚀刻方法。最好是溅射蚀刻方法，其使用氩或氮溅射蚀刻剂。在形成第一应力层24”和第二应力层30”时，这样的溅射蚀刻剂最好倾向从第一应力层24’和第二应力层30’的上表面比从下表面蚀刻得更多。
在当前实施方式和本发明中，第一应力层24”和第二应力层30”的毗邻而不交迭提高了可制造性。在第一应力层24’和第二应力层30’的交迭部分位于源/漏区的接触区部分上方时，特别是当源/漏区上有硅化物层的情况下，希望提高可制造性。
图9图示了从图8的CMOS结构蚀刻蚀刻停止层26＂的剩余部分的结果。图9也图示了在蚀刻蚀刻停止层26＂的剩余部分后的位于图8中的CMOS结构上的盖层32。蚀刻停止层26”的剩余部分可以使用湿法化学蚀刻剂或干法等离子蚀刻剂进行蚀刻。
盖层30可以包含数个盖层材料的任何一个，包括：硅的氧化物、氮化物或氮氧化物，以及其它元素的氧化物、氮化物或氮氧化物。盖层32最好包含厚度为大约50到大约100埃的氮化硅材料。
图9图示了根据本发明的第一实施方式的CMOS结构。CMOS结构包含互补的位于第一晶体管T1上的第一应力层24”和位于第二晶体管T2上的第二应力层30”。互补的第一应力层24”和第二应力层30”在夹在第一晶体管T1和第二晶体管T2之间的位置处毗邻而不交迭。
由于互补的第一应力层24”和第二应力层30”毗邻而不交迭，图9中图解的CMOS结构提高了可制造性。提高的可制造性源自第一应力层24”和第二应力层30”提供的标称水平面，这样接触通孔可以被有效地蚀刻到达其上具有硅化物层22的源/漏区20，而不损坏硅化物层22。
图10到图12图解了在制造根据本发明的另一个实施方式的CMOS结构时的各个渐进阶段的结果的一系列横截面示意图。本发明的这另一实施方式包含本发明的第二实施方式。
图10图示了在第一实施方式中从图7的CMOS结构得到的CMOS结构。但是图10的CMOS结构图示了位于图7的CMOS结构上的阻挡层34。块状掩模36位于阻挡层34上并覆盖第一晶体管T1。块状掩模36’位于阻挡层34上并覆盖第二晶体管T2。
在第一应力层24和第二应力层30包含氮化物材料的情况下，阻挡层34最好包含氧化物材料。阻挡层34可以使用和形成蚀刻停止层26时使用的方法和材料相似、相当或相同的方法和材料来形成。一般地，阻挡层34的厚度为大约300到大约500埃。
块状掩模36和36’可以包含数个上面公开的用于块状掩模28和28’的块状掩模材料中的任何一个。
图11图示了图10的CMOS结构的进一步处理的结果。图11图示了蚀刻阻挡层34以形成跨在第一晶体管T1和第二晶体管T2上的阻挡层34’的结果。通过这样做，暴露了第一应力层24’和第二应力层30’的毗邻和交迭部分。图11还图示了去除块状掩模36和36’的结果。
图12图示了图11的CMOS结构的进一步处理的结果。图12图示了蚀刻第一应力层24’和第二应力层30’以产生毗邻而不交迭的第一应力层24”和第二应力层30”的结果。蚀刻最好使用如上面在第一实施中公开的氮或氩溅射蚀刻。
由于上面第一实施方式中公开的原因，毗邻而不交迭的第一应力层24”和第二应力层30”提高了图12的CMOS结构的可制造性。
在第二实施方式中，阻挡层34’的使用也有助于保持第一应力层24”和第二应力层30”在第一晶体管T1和第二晶体管T2上方的位置的完整的初始厚度。这样，来自第一应力层24”和第二应力层30”的应力的全部效应被分别传递到上方形成有第一应力层24”和第二应力层30”的相应半导体沟道中。
图13到图15图示了相应于图10到图12的一系列示意横截面图，但块状掩模36只位于第一晶体管T1上方而不位于第二晶体管T2上方。图13到图15包含本发明的第三个实施方式。
图16到图18图示了相应于图10到图12或图13到图15的一系列示意横截面图，但块状掩模36’只位于第二晶体管T2上方而不位于第一晶体管T1上方。图16到图18包含本发明的第四个实施方式。
用于图13到图15或图16到图18的处理工艺与图10到图12的处理工艺类似。但是，由于只有一个单个的块状掩模36或36’，第一应力层24”(即图15)和第二应力层30”(即图18)中只有一个在溅射蚀刻之后具有初始厚度。
在图10到图12所示的本发明的第二实施方式、图13到图15所示的本发明的第三实施方式以及图16到图18所示的本发明的第四实施方式中的每一个中，和第二应力层30’毗邻且交迭的第一应力层24’被蚀刻以形成毗邻而不交迭的第一应力层24”和第二应力层30”。
根据本发明的第一实施方式，第二实施方式，第三实施方式和第四实施方式，由于前述毗邻而不交迭而提高了CMOS结构的可制造性。
本发明的优选的实施方式是说明本发明而不是对本发明的限制。可以对根据本发明的优选的实施方式的CMOS结构及其制造方法的方法、材料、结构和尺寸作出修改和变动，而仍然提供根据本发明和附图的CMOS结构。

Claims (17)

1.一种CMOS结构，包括：
位于半导体衬底上具有第一极性的第一晶体管，其和具有不同于所述第一极性的第二极性的第二晶体管横向地分离；以及
位于所述第一晶体管整个区域上的具有第一应力的第一应力层和位于所述第二晶体管整个区域上的具有不同于所述第一应力的第二应力的第二应力层，其中所述第一应力层和所述第二应力层在所述第一晶体管和所述第二晶体管之一中的源/漏区上方的位置处毗邻而不交迭。
2.如权利要求1所述的CMOS结构，其中：
所述半导体衬底包括混合取向衬底；以及
所述第一晶体管和所述第二晶体管应用不同晶向的沟道区。
3.如权利要求1所述的CMOS结构，还包含位于源/漏区上的硅化物层。
4.如权利要求1所述的CMOS结构，其中所述第一应力层和所述第二应力层中的每一个包含氮化物材料。
5.如权利要求1所述的CMOS结构，其中：
所述第一应力是张应力且所述第一晶体管是nFET；以及
所述第二应力是压应力且所述第二晶体管是pFET。
6.一种制造CMOS结构的方法，包括：
形成位于半导体衬底上具有第一极性的第一晶体管，其和具有不同于所述第一极性的第二极性的第二晶体管横向地分离；
形成位于所述第一晶体管整个区域上方的具有第一应力的第一应力层和位于所述第二晶体管整个区域上方的具有不同于所述第一应力的第二应力的第二应力层，其中所述第一应力层和所述第二应力层在所述第一晶体管和所述第二晶体管中之一中的源/漏区上方的位置处毗邻且交迭；以及
蚀刻所述第一应力层和所述第二应力层中的至少一个使得所述第一应力层和所述第二应力层毗邻而不交迭。
7.如权利要求6所述的方法，其中所述形成所述第一晶体管和所述第二晶体管的步骤应用混合取向衬底，其为所述第一晶体管和所述第二晶体管中的每一个提供不同晶向的沟道。
8.如权利要求6所述的方法，其中所述第一应力层和所述第二应力层中的每一个包含氮化物材料。
9.如权利要求6所述的方法，其中：
所述第一应力是张应力且所述第一晶体管是nFET；以及
所述第二应力是压应力且所述第二晶体管是pFET。
10.如权利要求6所述的方法，其中所述第一应力层和所述第二应力层的所述蚀刻是在没有掩蔽所述第一应力层和所述第二应力层的情况下进行的。
11.一种制造CMOS结构的方法，包括：
形成位于半导体衬底上具有第一极性的第一晶体管，其和具有不同于所述第一极性的第二极性的第二晶体管横向地分离；
形成位于所述第一晶体管整个区域上的具有第一应力的第一应力层和位于所述第二晶体管整个区域上的具有不同于所述第一应力的第二应力的第二应力层，其中所述第一应力层和所述第二应力层在所述第一晶体管和所述第二晶体管中之一中的源/漏区上方的位置处毗邻且交迭；
进一步掩蔽所述第一应力层和所述第二应力层中的至少一个以暴露毗邻且交迭的所述第一应力层和所述第二应力层的至少一部分；以及
蚀刻所述第一应力层和所述第二应力层中的至少一个使得所述第一应力层和所述第二应力层毗邻而不交迭。
12.如权利要求11所述的方法，其中所述进一步掩蔽步骤只掩蔽所述第一应力层和所述第二应力层中的一个。
13.如权利要求11所述的方法，其中所述进一步掩蔽步骤同时掩蔽所述第一应力层和所述第二应力层。
14.如权利要求11所述的方法，还包括在进一步掩蔽所述第一应力层和所述第二应力层中的至少一个之前，在所述第一应力层和所述第二应力层上方形成阻挡层。
15.如权利要求11所述的方法，其中所述形成所述第一晶体管和所述第二晶体管的步骤使用混合取向衬底，其为所述第一晶体管和所述第二晶体管中的每一个提供不同晶向的沟道。
16.如权利要求11所述的方法，其中，所述第一应力层和所述第二应力层中的每一个包含氮化物材料。
17.如权利要求11所述的方法，其中：
所述第一应力是张应力且所述第一晶体管是nFET；以及
所述第二应力是压应力且所述第二晶体管是pFET。
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