CN100461430C - 半导体结构及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 302
- 238000000034 method Methods 0.000 title claims description 31
- 239000012212 insulator Substances 0.000 claims abstract description 71
- 230000005669 field effect Effects 0.000 claims abstract description 5
- 239000013078 crystal Substances 0.000 claims description 24
- 150000004767 nitrides Chemical class 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000006835 compression Effects 0.000 claims description 6
- 238000007906 compression Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 5
- 239000007924 injection Substances 0.000 claims description 5
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims 1
- 239000000463 material Substances 0.000 abstract description 15
- 230000001939 inductive effect Effects 0.000 abstract 3
- 230000001419 dependent effect Effects 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 17
- 238000000151 deposition Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 8
- 230000008021 deposition Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 230000035945 sensitivity Effects 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910003811 SiGeC Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000000280 densification Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003801 milling Methods 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000224 chemical solution deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- -1 hydrionic ion Chemical class 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
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- Engineering & Computer Science (AREA)
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Abstract
本发明提供了一种半导体结构，该结构包括在绝缘体上半导体(SOI)上的高性能场效应晶体管(FET)，其中其绝缘体是预选几何图形的应力产生材料。这样的结构从单轴应力获得性能的增强，并且在沟道中的应力不依赖于本地接触的布置设计。概括地说，本发明涉及包括上半导体层和底半导体层的半导体结构，其中所述上半导体层与所述底半导体层在至少一个区域中由具有预选几何形状的应力产生绝缘体分离，所述应力产生绝缘体在上半导体层上施加应变。
Description
技术领域
本发明涉及半导体结构及其制造方法。更具体地说，本发明涉及包括应力产生绝缘体作为绝缘体上半导体(SOI)衬底的掩埋绝缘体的半导体结构。通过利用应力产生绝缘体作为掩埋绝缘体，在上半导体层即SOI上施加应变。
背景技术
广泛认为，常规半导体器件的尺寸缩小已经到了极限。从而，需要新的半导体器件性能增强来继续满足性能目标。许多性能增强尝试利用本领域的技术人员通常称为“应变硅”的效应即通过向沟道中的硅晶格施加应力以增强载流子迁移率。增强的载流子迁移率反过来提供了器件速度的基本提高。
早期的创新显示，可以通过在多晶硅栅极结构上沉积应力氮化物膜，向沟道提供单轴应力，来获得性能增强。在此情况下，向nFET(场效应晶体管)器件提供拉伸栅极衬垫以提高电子迁移率，而向pFET器件提供压缩栅极衬垫。然而，这样的FET器件的沟道中的应力强烈依赖于本地接触的布置。特别地，当本地接触向栅极靠近(因此应力衬垫的空间减小)时，沟道区域中的应变减小并且器件的性能降低。这对电路设计者是一个挑战，例如具有不同本地接触设计的器件将展示不同的器件特性。
同时，FET的沟道中的应力大小依赖于氮化物衬垫的厚度。原则上，氮化物衬垫越厚，应力值越大。然而由于工艺限制，氮化物应力衬垫不能太厚(大于)。
尽管使用应力技术目前获得了一些进步，仍需要提供不同方法用于从单轴应变获得半导体器件性能的提高，其不依赖于本地接触的布置并且没有工艺限制的不利影响。
发明内容
本发明提供了一种半导体结构，该结构包括在绝缘体上半导体(SOI)上的高性能场效应晶体管(FET)，其中其绝缘体是预选几何图形的应力产生材料。这样的结构从单轴应力获得性能的增强，并且在沟道中的应力不依赖于本地接触的布置设计。此外，在本发明中通过使用较厚应力产生材料可以获得较高应力，而不受如在现有技术应力衬垫的情况下的工艺限制所影响。在本申请的整篇中使用的术语“应力产生材料或绝缘体”指如氮化物或氧化物的材料，其可以将应力引入另一邻近的材料层。
在本发明的优选实施例中，应力产生绝缘体是应力氮化物。优选应力氮化物绝缘体是因为它们具有比氧化物更好的热传导，其有助于减小SOI器件中的自发热。
另外，因为本发明的FET位于SOI衬底上，这些器件比位于体半导体上的常规FET器件具有几个优点。例如，SOI器件具有比执行相同功能的其它类型的器件低的功耗要求。SOI器件还具有比非-SOI器件低的寄生电容。这在最终的电路中转化为更快的开关时间。另外，当使用SOI制造工艺制造电路器件时，会避免出现互补金属氧化物半导体(COMS)器件经常表现出的“锁存”现象。SOI器件还减小对电离辐射的不利影响的敏感，并因此，在电离辐射可能引起操作错误的应用中倾向于更可靠。
概括地说，本发明涉及包括上半导体层和底半导体层的半导体结构，其中所述上半导体层与所述底半导体层在至少一个区域中由具有预选几何形状的应力产生绝缘体分离，所述应力产生绝缘体在上半导体层上施加应变。
本发明的结构对超薄绝缘体上半导体(UTSOI)器件尤为适用，因为这样的器件将从作为掩埋绝缘层的应力产生绝缘层获得更大的益处，因为当SOI层的厚度减小时，在SOI沟道区域中的应力增加。注意，在本发明中，上半导体层代表结构的SOI层。如在本发明中使用的术语“超薄”指上半导体层具有的厚度约40nm或更小，优选20nm或更小。UTSOI潜在地提供比正常SOI和体CMOS更好按比例缩小的技术。具有完全耗尽型半导体主体减小漂移主体效应。然而，当半导体的厚度按比例缩小时(5nm<Tsemi<20nm)，沟道迁移率显著降低。这主要因为声子散射的增加(来自量子限制)。当半导体的厚度进一步按比例缩小时(小于5nm)，迁移率降低主要因为半导体粗糙度导致的势能的变化。通过使用应力产生绝缘体作为UTSOI结构的掩埋绝缘体，大大提高了沟道迁移率。
此外，在其中使用具有应力产生绝缘体的UTSOI的实施例中，优选在每个半导体层上具有旋转45°的切口，以便沟道沿<100>方向。这样，相比于<100>沟道，期望nFET对应力敏感而pFET对应力较小敏感。因此，高度拉伸应力绝缘体可以用于nFET和pFET。因为在上半导体层中的拉力增强了nFET的迁移率，而pFET迁移率未受影响。
在本发明中，可以通过插入SOI层/应力产生层界面的结构，有可能通过使用对器件的nFET区域和pFET区域的不同结构“改变”应力。即，本发明的应力产生绝缘体具有与此相关的通过利用预构图上半导体层形成的预选几何图形。
在本发明的另一实施例中，应力产生绝缘体用作在混合取向衬底中的掩埋绝缘体。这样，氮化物掩埋绝缘层的存在允许较容易集成选择性外延生长氧化物隔离物。
为了进一步增强沟道中的应力，单轴或双轴应力衬垫还可以与包括本发明的应力产生绝缘体的半导体结构一起使用。同样，多层绝缘膜，例如氧化物，氮化物或其组合可以在本发明中使用以形成应力产生绝缘体。
附图说明
图1A-1D(通过截面图)示出了在本发明中用于形成包括将上半导体层与底半导体层分离的应力产生绝缘体的半导体结构的基本工艺步骤。
图2A-2D(通过截面图)示出了本发明的实施例的基本工艺步骤，其中在形成混合取向半导体结构中使用如在图1A-1D中形成的半导体结构。
图3A和3B(通过截面图)示出了在分别在图1D和2D中示出的半导体结构上形成的FET。
具体实施方式
本发明，提供了包括在晶片的至少一部分中将上半导体层与底半导体层分离的应力产生绝缘体的半导体结构，现在将更详细地进行描述。注意，结合本申请的附图用于说明目的并没有按比例画出。
如上所述并概括地说，本发明提供包括上半导体层和底半导体层的半导体结构，其中所述上半导体层与所述底半导体层在至少一个区域中由应力产生绝缘体分离，所述应力产生绝缘体在上半导体层上施加应变。根据本发明，应力产生绝缘体可以具有由第一预构图半导体层决定的预选几何图形。本发明的此主要方面将参考图1A-1D进行详细讨论。具体，这些图示出了在本发明中使用以提供这样的半导体结构的基本工艺步骤。
首先参考图1A，示出了用于在本发明中形成所发明的半导体结构的初始结构10。具体地，在图1A中示出的初始结构10包括具有构图表面14的第一半导体层12，和位于构图表面14上的应力产生绝缘体16。强调，第一半导体层12随后用作所发明的半导体衬底的上半导体层。此外，进一步强调，构图表面14向应力产生绝缘体16提供预选几何图形，这对在本申请的最终半导体结构的上半导体层上施加应力是必要的。
在本发明中使用的第一半导体层12包括任意半导体材料，包括例如Si、SiGe、SiC、SiGeC、Ge、GaAs、InAs、InP以及其它III/V或II/VI化合物半导体。第一半导体层12还包括预形成绝缘体上半导体(例如，绝缘体上Si或绝缘体上SiGe)其中层12代表这样的材料的SOI层。第一半导体层12还可以包括如Si/SiGe的包括所述半导体材料的组合的多层结构。在本发明的优选实施例中，第一半导体层12是含Si半导体材料，优选Si。
第一半导体层12可以具有主要或次要结晶取向，例如(100)、(111)或(110)。本发明方法在此处的第一半导体层12的厚度的改变依赖于半导体材料的类型和用于形成该半导体材料的技术。
通过光刻和蚀刻在第一半导体层12中形成构图表面14。光刻步骤包括向第一半导体层12表面施加光致抗蚀剂，将光致抗蚀剂暴露于期望的辐射图形，并随后利用常规抗蚀剂显影液显影曝光的光致抗蚀剂。利用干蚀刻工艺(例如反应离子蚀刻，离子束蚀刻，等离子体蚀刻或激光烧蚀)或化学湿蚀刻工艺实施第一半导体层12的蚀刻。
在第一半导体层12中形成构图表面14后，利用常规的沉积工艺，例如，化学气相沉积(CVD)，等离子体增强化学气相沉积(PECVD)，高压CVD以及其它类似技术形成应力产生绝缘体16。应力产生绝缘体16可以包括氮化物，氧化物或其多层。在本发明的一个优选实施例中，应力产生绝缘体16包括氮化物或含氮化物的多层。
应力产生绝缘体16可以在压缩应变或拉伸应变下。在应力产生绝缘体16是氮化物的优选实施例中，优选形成的氮化物在拉伸应变下。
应力产生绝缘体16的厚度改变依赖于将要沉积的应力材料的类型以及在形成所述材料时使用的技术。典型地，沉积后应力产生绝缘体16具有从约30到约200nm的厚度，更典型地具有从约50到约100nm的厚度。如果需要，应力产生绝缘体16可以在沉积后利用如化学机械抛光和/或研磨的常规平面化工艺平面化。
在本发明的一些实施例中，使图1A中示出的初始结构10经受离子注入工艺，其中如氢离子的离子引入第一半导体层12。图1B示出了在本发明的此可选步骤期间形成的结构。在此图中，标号18表示将要注入初始结构10中的离子，而标号20表示在第一半导体层12中形成的离子注入区域。注意，本发明的此实施例提供减薄第一半导体层12到期望的厚度以用作SOI器件层的方法。具体地，本发明的此可选步骤穿过应力产生绝缘体16注入到下面的第一半导体层12以便在离子范围的末端形成损伤区域即注入区域20。具有另外的可能实施例，其中在构图和应力绝缘体沉积前发生可选注入步骤。这允许更均匀的分离。
随后将在图1A或可选地1B中示出的结构，接合到将变为所发明的半导体的底半导体层的第二半导体层22(或处理晶片)。在本发明中应用的第二半导体层22包括由与第一半导体层12相同或不同的半导体构成的半导体材料。在本发明的一个实施例中，层12和22由相同的半导体材料构成，优选Si。第二半导体层22可以具有与第一半导体相同或不同的结晶取向。
在形成混合取向(HOT)结构的实施例中，第二半导体层22具有与第一半导体层的结晶取向不同的结晶取向。例如，当第一半导体层12具有(100)晶体取向时，第二半导体层22可以具有(110)或(111)晶体取向。
此外，在本发明的一些其它实施例中，优选在半导体层12和22上具有旋转45°的切口以便沟道沿<100>方向。这样，相比于<100>沟道期望nFET对应力敏感而pFET对应力较小敏感。因此，高拉伸应力绝缘体可以用于nFET和pFET。nFET迁移率由于在上半导体层中的拉力增强，并且pFET迁移率不受影响。
通过使应力产生层16的上暴露表面与第二半导体层22接触，可选地向这两半导体层施加外力，并随后在从约200℃到约1050℃温度下加热接触结构从约2到约20小时的时间，获得接合。典型地，在从约200℃到约400℃温度下进行接合从约2到约2小时的时间。加热步骤典型地在惰性环境存在下执行，例如在包括He、Ar、N2、Xe或Kr的至少一种的气氛中。优选的惰性环境是N2。
图1C中示出了包括氢注入区域20的接合结构。注意在接合后翻转结构以便第一半导体层12变为上半导体层，而第二半导体层22变为SOI结构的底半导体层。
在示出的实施例中，加热步骤使注入区域20变为多孔，以便通过使其经受在接合步骤后发生的分离退火将它从接合结构移除。分离退火典型地在惰性环境中在从约350℃到500℃温度下执行。在分离退火后，可以利用如化学机械抛光和/或研磨的常规平面化工艺平面化第一半导体层12的上暴露表面。在图1D中示出了最终结构100。注意，如果没有在第一半导体层12中形成注入区域，在图1D中示出的结构还是在接合后获得的结构。
在一些实施例中，第一半导体层12即本发明结构的上SOI层可以在本发明的此处减薄。此可选的减薄步骤可以将第一半导体层12减薄到超薄SOI体系。可以通过平面化或蚀刻或热氧化随后移除氧化物获得减薄。如果需要可以使用多次氧化和氧化物蚀刻。在一些实施例中，减薄到超薄体系可以通过上述离子注入步骤和分离退火(称为“智能切除”技术)获得。
图1D中示出的半导体结构，由标号100标记，指示所发明的半导体结构。如所示，此结构包括上半导体层12，具有预选几何图形的应力产生层16和底半导体层22。在图1D中示出的结构100可以用作如SOI结构，或可选地，结构100还可以用在混合取向(HOT)结构中。
现在将通过参考图2A-2D详细描述最后的方案。当半导体结构100用于形成HOT结构中时，上半导体层12必须具有与底半导体层22不同的结晶取向。在形成图1D中示出的结构后，其中上半导体层12具有与底半导体层22不同的结晶取向，在上半导体层12的暴露表面上形成介质层28。该结构包括位于上半导体层12的表面上的介质层28，如在图2A中所示。
可以通过如氧化或氮化的热处理工艺，或通过如化学气相沉积(CVD)，等离子体增强CVD，原子层沉积，化学溶液沉积及其它类似的沉积工艺的常规沉积工艺在上半导体层12的表面上形成介质层28。
介质层28包括绝缘材料，包括如氧化物，氮化物，氧氮化物或其多层。在本发明的一个很优选的实施例中，在上半导体层12的暴露表面上形成的介质层28包括氧化物。
本申请在此处形成的介质层28的厚度改变依赖于使用的绝缘材料的类型及形成绝缘材料使用的技术。典型地，介质层28具有的厚度从约5到约100nm，更典型地是具有从约50到约100nm。
在半导体结构100的上半导体层12的暴露表面上形成介质层28后，随后在介质层28的预定部分上形成掩膜30以便保护半导体结构100的至少一部分，而剩余半导体结构100的至少另一部分未保护。结构100的至少一保护部分限定SOI区域32，其中在上半导体层12和底半导体层22之间保留应力产生绝缘体，而半导体结构100的未保护部分限定体半导体区域34，其中应力产生绝缘体16从结构基本移除。
在一个实施例中，通过向半导体结构100的整个表面施加光致抗蚀剂掩膜，在介质层28的预定部分上形成掩膜30。在施加光致抗蚀剂掩膜后，通过光刻构图掩膜，其中包括将光致抗蚀剂暴露于辐射图形并利用抗蚀剂显影液显影图形的步骤。在另一实施例中，掩膜30是利用光刻和蚀刻形成并构图的氮化物或氧氮化物层。在限定体半导体区域34后可以移除氮化物或氧氮化物掩膜30。
在包括介质层28的半导体结构100顶上形成掩膜30后，使该结构经受一步或多步蚀刻步骤以暴露在体半导体区域34中的底半导体层22的表面。具体地，本发明此处使用的一步或多步蚀刻步骤移除介质层28的未保护部分，及上半导体层12的下面部分，以及应力产生绝缘体16的分离底半导体层22与上半导体层12的部分，在下面的底半导体层22停止。蚀刻可以利用单步蚀刻工艺执行或使用多步蚀刻步骤蚀刻。本发明此处使用的蚀刻可以包括如离子反应蚀刻，离子束蚀刻，等离子体蚀刻或激光蚀刻的干蚀刻工艺，其中使用化学蚀刻剂的湿蚀刻工艺或其任意组合。在本发明的一个优选实施例中，在选择性移除介质层28的未保护部分，上半导体层12，和在体半导体区域34中的应力产生绝缘体16中使用反应离子蚀刻(RIE)。
例如在图2B中示出了执行蚀刻工艺后的最终结构。注意，受保护的SOI区域32即介质层28，上半导体层12和应力产生绝缘体16的侧壁在此蚀刻步骤后暴露。如所示，层28、12和32的暴露侧壁与掩膜30的最外边缘对准。在此图中，仅为了说明目的示出了两个SOI区域32和一个体半导体区域34，并且本发明期望在结构100中形成任意数目这样的区域。
在暴露体半导体区域34中的底半导体层22的部分后，利用常规的抗蚀剂剥离工艺从如图2B中所示的结构移除掩膜30，并随后典型地但不总是在层28、12和32的暴露侧壁上形成衬垫或隔离物36。可选地，衬垫或隔离物36可以通过沉积或蚀刻形成。衬垫或隔离物36由如氧化物的绝缘材料构成。如在图2C中，示出了包括可选衬垫或隔离物36的结构。
在形成可选衬垫或隔离物36后，在体半导体区域34中的暴露底半导体层22上形成半导体材料38。根据本发明，半导体材料38具有的晶体取向与底半导体层22晶体取向相同。注意，保持对氧化物的选择性比对氮化物容易，因此氧化物隔离物36将允许外延生长条件具有较高生长率和较少缺陷。例如在图2D中示出了最终结构。注意，在底半导体层22和再生长半导体材料38之间出现的虚线仅为了说明目的。
半导体材料38可以包括可以利用选择性外延生长方法形成的如Si、应变Si、SiGe、SiC、SiGeC或其组合的任意含硅半导体。在一些优选实施例中，半导体材料38由Si构成。在本发明中，半导体材料38可以指再生长半导体材料38。
下一步，使结构(参见，图2D)进行如化学机械抛光(CMP)或研磨的平面化工艺，以便在体半导体区域34中的半导体材料38的上表面与在SOI区域32中上半导体层12的上表面基本在同一平面。注意在此平面化工艺期间移除了介质层28的预先保护部分。
在提供基本平面表面后，执行包括如器件隔离形成和栅极形成的标准CMOS工艺。具体地，在提供图1D或2D中示出的结构后，典型地形成如浅沟槽隔离区域的隔离区域40，以便隔离相互不同类型的器件或不同区域例如SOI区域32与体半导体区域34。利用本领域的技术人员公知的工艺步骤形成隔离区域40，这些工艺步骤包括例如沟槽限定和蚀刻，可选地利用扩散阻挡层给沟槽加衬，以及用如氧化物的沟槽介质填充沟槽。在填充沟槽后，可以平面化该结构并且可以执行可选的致密化工艺步骤以致密化沟槽介质。
现在在暴露的半导体层即上半导体层12和如果存在，再生长半导体38上，形成半导体器件即pFET和nFET。具体地，在上半导体层12上形成第一半导体器件42并且在上半导体层(在应用图1D的实施例中)或再生长半导体38(在应用图2D的实施例中)的不同区域上形成第二半导体器件44。尽管示出在每个器件区域中存在单个半导体器件，如果合适，本发明期望在每个区域中形成多个半导体器件。根据本发明，第一半导体器件42可以是pFET或nFET，反之，第二半导体器件44是nFET或pFET，此外，第一半导体器件不同于第二半导体器件，并且可选地每个具体器件位于给所述器件提供高性能的晶体取向上。
利用本领域的技术人员公知的标准CMOS工艺步骤形成pFET和nFET。每个FET包括栅极介质，栅极导体，位于栅极导体上的可选硬掩膜，位于至少栅极导体侧壁上的隔离物和源极/漏极扩散区域。图3A和3B示出了位于图1D和图2D示出的结构上的这样的半导体器件。
为了进一步增强图3A和3B示出的结构中的应力，利用技术上已公知的如沉积和蚀刻的常规技术形成如SiN衬垫的应力衬垫(单或双)46。如本领域的技术人员公知的，在包括nFET器件的器件区域中形成拉伸应变应力衬垫46，而在包括pFET器件的器件区域中形成压缩应变应力衬垫46。
注意在图3A中所有的半导体器件都是SOI类器件，并且每个器件都位于具有特定晶体取向的上半导体层12上。在图3B中，一些半导体器件是SOI类器件，而其它的是体类器件。在那个图中，当nFET是SOI器件并且pFET是体类器件时可以获得性能的增强。
在一些形成图2D中示出的结构的实施例中，上半导体层12是具有(100)晶体取向的含Si材料，而再生长半导体材料38具有(110)晶体取向。然而在另外的实施例中，上半导体层12是具有(110)晶体取向的含Si材料并且再生长半导体材料38具有(100)晶体取向。在后面的实施例中，应力产生绝缘体16具有与此相关的压缩应力。
虽然根据其优选实施例具体示出和描述了本发明，本领域的技术人员明白，只要不脱离本发明的精神和范围，可以在形式和细节上进行前述和其它的改变。因此旨在本发明不限于描述和示出的具体形式和细节，而是落入所附权利要求的范围内。
Claims (30)
1.一种半导体结构，包括：
衬底，其包括上半导体层和底半导体层，其中所述上半导体层与所述底半导体层在至少一个区域中由应力产生绝缘体分离，所述应力产生绝缘体具有至少一个凹槽并在所述上半导体层上施加应变；以及
至少一个场效应晶体管，其位于所述衬底的所述上半导体层上并与所述应力产生绝缘体的所述至少一个凹槽重叠。
2.根据权利要求1的半导体结构，其中所述上半导体层和所述底半导体层由具有相同或不同晶体取向的相同或不同半导体材料构成。
3.根据权利要求2的半导体结构，其中所述上半导体层和所述底半导体层都由含Si半导体材料构成。
4.根据权利要求3的半导体结构，其中所述上半导体层的所述含Si半导体材料具有选自(100)、(110)和(111)的晶体取向。
5.根据权利要求1的半导体结构，其中所述上半导体层具有小于50nm的厚度。
6.根据权利要求1的半导体结构，其中所述应力产生绝缘体在所述上半导体层和所述底半导体层之间连续存在。
7.根据权利要求1的半导体结构，其中所述应力产生绝缘体是中断的以便在所述结构中限定至少一个SOI区域。
8.根据权利要求7的半导体结构，还包括与所述至少一个SOI区域邻接的体半导体区域，所述体半导体区域包括具有与所述底半导体层相同晶体取向的外延半导体层，所述外延半导体层的所述晶体取向与所述上半导体层的晶体取向不同。
9.根据权利要求1的半导体结构，其中所述应力产生绝缘体是在拉伸应力或压缩应力下的氮化物、氧化物或含氮化物的多层。
10.根据权利要求1的半导体结构，还包括至少在所述上半导体层上的第一半导体器件和第二半导体器件。
11.根据权利要求10的半导体结构，还包括器件隔离区域，将所述第一半导体器件与所述第二半导体器件分离。
12.根据权利要求8的半导体结构，还包括至少在所述上半导体层上的第一半导体器件和在所述外延半导体层上的第二半导体器件。
13.根据权利要求12的半导体结构，还包括器件隔离区域，将所述第一半导体器件与所述第二半导体器件分离。
14.一种半导体结构，包括：
至少一个SOI区域，包括上半导体层和底半导体层，其中所述上半导体层与所述底半导体层由具有至少一个凹槽的应力产生绝缘体分离，所述应力产生绝缘体在所述上半导体层上施加应变；
邻接所述至少一个SOI区域的体半导体区域，所述体半导体区域包括位于所述底半导体层顶部的外延半导体层，所述外延半导体层与所述上半导体层共面并具有与所述上半导体层不同的晶体取向；以及
至少一个场效应晶体管，其至少位于所述至少一个SOI区域的所述上半导体层上并与所述应力产生绝缘体的所述至少一个凹槽重叠。
15.根据权利要求14的半导体结构，其中所述上半导体层和所述外延半导体层由具有相同或不同晶体取向的相同或不同半导体材料构成。
16.根据权利要求15的半导体结构，其中所述上半导体层和所述外延半导体层都由含Si半导体材料构成。
17.根据权利要求16的半导体结构，其中所述上半导体层的所述含Si半导体材料具有(100)晶体取向，并且所述外延半导体层的所述含Si半导体材料具有(110)晶体取向。
18.根据权利要求16的半导体结构，其中所述上半导体层的所述含Si半导体材料相对于所述底半导体层的切口旋转45度，以便器件沟道沿<110>方向取向。
19.根据权利要求16的半导体结构，其中所述上半导体层的所述含Si半导体材料具有(110)晶体取向，并且所述外延半导体层的所述含Si半导体材料具有(100)晶体取向。
20.根据权利要求14的半导体结构，其中所述上半导体层具有小于50nm的厚度。
21.根据权利要求14的半导体结构，其中所述应力产生绝缘体是在拉伸应力或压缩应力下的氮化物、氧化物或含氮化物的多层。
22.根据权利要求14的半导体结构，还包括至少在所述上半导体层上的第一半导体器件和在所述外延半导体层上的第二半导体器件。
23.根据权利要求22的半导体结构，还包括器件隔离区域，将所述第一半导体器件与所述第二半导体器件分离。
24.一种形成半导体结构的方法，包括以下步骤：
在第一半导体层的预构图表面上形成应力产生绝缘体；
将所述应力产生绝缘体的暴露表面接合到第二半导体层，以形成包括位于所述第一半导体层和所述第二半导体层之间的所述应力产生绝缘体的结构；以及
翻转所述结构，以便所述第一半导体层作为上半导体层并且所述第二半导体层作为底半导体层，其中所述应力产生绝缘体在所述上半导体层上施加应变。
25.根据权利要求24的方法，还包括在所述上半导体层上形成掩膜，所述掩膜保护所述半导体结构的一部分以限定SOI区域，而剩余另一部分未保护以限定体半导体区域；蚀刻所述未保护部分，在所述底半导体层的表面上停止；从所述底半导体层的暴露表面外延生长晶体取向与所述底半导体层相同的外延半导体层；并且平面化以提供混合结构，其中晶体取向与所述底半导体层相同的所述外延半导体层的上表面与所述第一半导体层的上表面基本共面。
26.根据权利要求24的方法，还包括至少形成在所述上半导体层上的第一半导体器件和第二半导体器件。
27.根据权利要求26的方法，还包括形成器件隔离区域，将所述第一半导体器件与所述第二半导体器件分离。
28.根据权利要求25的方法，还包括至少形成在所述上半导体层上的第一半导体器件和在所述外延半导体层上的第二半导体器件。
29.根据权利要求28的方法，还包括形成器件隔离区域，将所述第一半导体器件与所述第二半导体器件分离。
30.根据权利要求24的方法，还包括将氢离子穿过所述应力产生绝缘体注入到所述第一半导体层，所述注入发生在形成所述应力产生绝缘体的所述步骤之前或之后。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/088,595 | 2005-03-24 | ||
| US11/088,595 US7388278B2 (en) | 2005-03-24 | 2005-03-24 | High performance field effect transistors on SOI substrate with stress-inducing material as buried insulator and methods |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1838417A CN1838417A (zh) | 2006-09-27 |
| CN100461430C true CN100461430C (zh) | 2009-02-11 |
Family
ID=37015731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100083955A Expired - Fee Related CN100461430C (zh) | 2005-03-24 | 2006-02-21 | 半导体结构及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7388278B2 (zh) |
| CN (1) | CN100461430C (zh) |
| TW (1) | TW200701457A (zh) |
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| CN1536676A (zh) * | 2003-04-04 | 2004-10-13 | ̨������·����ɷ�����˾ | 具有多方位的绝缘层上覆硅芯片及其制作方法 |
| US20040256700A1 (en) * | 2003-06-17 | 2004-12-23 | International Business Machines Corporation | High-performance CMOS devices on hybrid crystal oriented substrates |
| US6830962B1 (en) * | 2003-08-05 | 2004-12-14 | International Business Machines Corporation | Self-aligned SOI with different crystal orientation using wafer bonding and SIMOX processes |
Also Published As
| Publication number | Publication date |
|---|---|
| US7528050B2 (en) | 2009-05-05 |
| US20080206951A1 (en) | 2008-08-28 |
| TW200701457A (en) | 2007-01-01 |
| US20060214225A1 (en) | 2006-09-28 |
| US7388278B2 (en) | 2008-06-17 |
| CN1838417A (zh) | 2006-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
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