KR101194843B1 - Ｇｅ 실리사이드층의 형성방법, Ｇｅ 실리사이드층을포함하는 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

Ge 실리사이드층의 형성방법, Ge 실리사이드층을 포함하는 반도체 소자 및 그의 제조방법이 개시되어 있다. 개시된 Ge 실리사이드층의 형성방법은 실리콘 게르마늄(SiGe)층 상에 바나듐(V)을 포함하는 금속층을 형성하는 단계 및 상기 실리콘 게르마늄(SiGe)층과 상기 금속층을 어닐링하여 바나듐(V)을 포함하는 Ge 실리사이드층을 형성하는 단계를 포함하는 Ge 실리사이드층의 형성방법을 제공한다.

Description

Ｇｅ 실리사이드층의 형성방법, Ｇｅ 실리사이드층을 포함하는 반도체 소자 및 그의 제조방법{Method of forming Ｇｅ silicide layer, semiconductor device comprising Ｇｅ silicide layer and method of manufacturing the same}
본 발명은 박막 형성방법, 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 Ge 실리사이드층의 형성방법, Ge 실리사이드층을 포함하는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 게이트 선폭은 감소하고 있고, 소오스/드레인의 두께 및 면적 또한 감소하고 있다. 이로 인해, 게이트, 채널 및 소오스/드레인의 콘택저항과 면저항을 낮추는데 어려움이 발생하고 있다.
예컨대, 콘택저항을 낮추기 위해, 게이트 및 소오스/드레인 상에 실리사이드층(silicide layer)을 형성하는 방법이 이용되고 있지만, 제안된 실리사이드층(이하, 종래의 실리사이드층)의 경우, 비저항이 그리 낮지 않을 뿐 아니라, 응집 및 확산 현상 등으로 인해 균일하고 얇게 형성하기 어려운 문제가 있다. 때문에, 종래의 실리사이드층으로는 차세대 고속 소자에서 요구되는 낮은 콘택저항을 확보하기 어려울 수 있다.
그러므로 고속 소자에서 요구되는 낮은 콘택저항을 확보하기 위해서는, 종래의 실리사이드층 보다 비저항이 낮고, 균일성 확보 및 두께 제어가 용이한 새로운 콘택층의 개발이 요구된다.
본 발명은 반도체 소자의 콘택층으로 사용될 수 있는 Ge 실리사이드층의 형성방법을 제공한다.
또한, 본 발명은 Ge 실리사이드층을 포함하는 반도체 소자 및 그 제조방법을 제공한다.
본 발명의 일 실시예는 실리콘 게르마늄층 상에 바나듐(V)을 포함하는 금속층을 형성하는 단계; 및 상기 실리콘 게르마늄층과 상기 금속층을 어닐링하여 바나듐(V)을 포함하는 게르마늄 실리사이드층을 형성하는 단계;를 포함하는 게르마늄 실리사이드층의 형성방법을 제공한다.
상기 금속층은 단층 또는 복층 구조로 형성할 수 있다.
상기 금속층은 백금(Pt) 및 니켈(Ni) 중 적어도 하나를 더 포함할 수 있다.
상기 금속층을 형성하는 단계는 바나듐층을 형성하는 단계를 포함할 수 있다.
상기 금속층을 형성하는 단계는, 상기 실리콘 게르마늄층 상에 백금층을 형성하는 단계; 상기 백금층 상에 상기 바나듐층을 형성하는 단계; 및 상기 바나듐층 상에 니켈층을 형성하는 단계;를 포함할 수 있다.
상기 금속층을 형성하는 단계는, 상기 실리콘 게르마늄층 상에 상기 바나듐층을 형성하는 단계; 상기 바나듐층 상에 백금층을 형성하는 단계; 및 상기 백금층 상에 니켈층을 형성하는 단계;를 포함할 수 있다.
상기 어닐링은 레이저 스파이크 어닐링으로 수행할 수 있다.
상기 실리콘 게르마늄층은 에피택셜 성장 법으로 형성된 층일 수 있다.
본 발명의 다른 실시예는 제1 도전 영역 및 그와 접한 도전층을 포함하는 반도체 소자에 있어서, 상기 제1 도전 영역은 실리콘 게르마늄 영역이고, 상기 제1 도전 영역과 상기 도전층 사이에 바나듐(V)을 포함하는 게르마늄 실리사이드층을 구비하는 반도체 소자를 제공한다.
상기 게르마늄 실리사이드층은 백금(Pt)과 니켈(Ni) 중 적어도 하나를 더 포함할 수 있다.
상기 실리콘 게르마늄 영역은 에피택셜 영역일 수 있다.
본 발명의 또 다른 실시예는 실리콘 게르마늄으로 형성된 소오스 및 드레인 영역을 포함하는 기판; 상기 소오스 및 드레인 영역 사이의 상기 기판 상에 구비된 게이트; 및 상기 소오스 및 드레인 영역 상에 각각 구비된 도전성 플러그;를 포함하고, 상기 소오스 및 드레인 영역과 상기 도전성 플러그 사이에 바나듐(V)을 포함하는 게르마늄 실리사이드층을 구비하는 트랜지스터를 제공한다.
상기 게르마늄 실리사이드층은 백금(Pt)과 니켈(Ni) 중 적어도 하나를 더 포함할 수 있다.
상기 기판은 실리콘 기판이고, 상기 소오스 및 드레인 영역 사이의 상기 기판은 상기 소오스 및 드레인 영역에 의해 압축 변형된(compressive strained) 영역일 수 있다.
상기 기판은 실리콘 게르마늄 기판일 수 있다.
상기 소오스 및 드레인 영역은 에피택셜 영역일 수 있다.
본 발명의 또 다른 실시예는 기판 상에 게이트를 형성하는 단계; 상기 게이트 양측의 상기 기판에 실리콘 게르마늄을 포함하는 소오스 및 드레인 영역을 형성하는 단계; 상기 소오스 및 드레인 영역 상에 바나듐(V)을 포함하는 금속층을 형성하는 단계; 및 상기 소오스 및 드레인 영역과 상기 금속층을 어닐링하여 상기 소오스 및 드레인 영역 상에 바나듐(V)을 포함하는 게르마늄 실리사이드층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법을 제공한다.
상기 소오스 및 드레인 영역은 상기 기판에 형성된 홈(groove) 내에 형성할 수 있다.
상기 소오스 및 드레인 영역은 에피택셜 성장 법으로 형성할 수 있다.
상기 금속층은 단층 또는 복층 구조로 형성할 수 있다.
상기 금속층은 백금(Pt) 및 니켈(Ni) 중 적어도 하나를 더 포함할 수 있다.
상기 금속층을 형성하는 단계는, 상기 실리콘 게르마늄층 상에 백금층을 형성하는 단계; 상기 백금층 상에 바나듐층을 형성하는 단계; 및 상기 바나듐층 상에 니켈층을 형성하는 단계;를 포함할 수 있다.
상기 금속층을 형성하는 단계는, 상기 실리콘 게르마늄층 상에 바나듐층을 형성하는 단계; 상기 바나듐층 상에 백금층을 형성하는 단계; 및 상기 백금층 상에 니켈층을 형성하는 단계;를 포함할 수 있다.
상기 어닐링은 레이저 스파이크 어닐링으로 수행할 수 있다.
이하, 본 발명의 바람직한 실시예에 따른 Ge 실리사이드층의 형성방법, Ge 실리사이드층을 포함하는 반도체 소자 및 그의 제조방법을 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 Ge 실리사이드층(Gemanosilicide)의 형성방법을 보여준다.
도 1a를 참조하면, 실리콘 게르마늄층(10) 상에 바나듐(V)을 포함하는 금속층(20)을 형성한다. 실리콘 게르마늄층(10)은 Si1 - XGeX층(여기서, X는 0＜X＜1을 만족하는 실수)으로서, 소정의 기판(미도시), 예컨대, 실리콘 기판 상에 에피택셜 성장(epitaxial growth) 법으로 형성한 에피층(epi-layer)일 수 있다. 또한, 실리콘 게르마늄층(10)은 트랜지스터와 같은 소자에서 도전 영역(소오스 또는 드레인)으로 사용될 수 있는데, 이 경우, 도전성 불순물이 도핑된 영역일 수 있다.
금속층(20)은 단층 또는 복층 구조로 형성할 수 있고, 백금(Pt)과 니켈(Ni) 중 적어도 하나를 더 포함할 수 있다. 다시 말해, 금속층(20)은 백금층과 니켈층 중 적어도 하나와 바나듐층을 포함하는 복층 구조이거나, 백금(Pt)과 니켈(Ni) 중 적어도 하나와 바나듐(V)을 포함하는 합금층일 수 있다.
금속층(20)을 복층 구조로 형성하는 경우, 도 2에 도시된 바와 같이 실리콘 게르마늄층(10) 상에 백금층(2a), 바나듐층(2b) 및 니켈층(2c)을 순차로 적층하여 금속층(20)을 형성하거나, 도 3에 도시된 바와 같이 바나듐층(2b), 백금층(2a) 및 니켈층(2c)을 순차로 적층하여 금속층(20)을 형성할 수 있다. 이때, 백금층(2a), 바나듐층(2b) 및 니켈층(2c)의 두께 비율은 백금층(2a):바나듐층(2b):니켈층(2c)=1:1:5 정도일 수 있으나, 상기 두께 비율은 다양하게 변화될 수 있다.
다음, 실리콘 게르마늄층(10)과 금속층(20)을 어닐링한다. 상기 어닐링은 레이저 스파이크 어닐링(laser spike annealing)(이하, LSA)으로 수행하는 것이 바람직하다. 상기 LSA는 200～500℃의 온도에서 수ns 내지 수백ns 동안 수행할 수 있는데, 이때, 사용하는 레이저의 에너지는 150～950mJ/㎠ 정도인 것이 바람직하고, 상기 레이저를 발생시킬 때, Xe, HCl, H2 및 N2 중 적어도 하나의 가스를 사용할 수 있다.
상기 LSA는 어닐링 대상체의 표면에 매우 짧은 시간 동안 레이저를 조사하여 순간적으로 어닐링하는 방식이다. 따라서, 상기 LSA를 이용하면, 어닐링 대상체의 입자들 간의 응집(agglomeration) 현상을 억제 또는 최소화할 수 있다. 그러므로 상기 LSA에 의해 형성되는 Ge 실리사이드층의 표면 거칠기(surface roughness)는 매우 낮을 수 있다. 또한, 상기 LSA를 이용하면, 금속층(20)의 금속 원자들이 실리콘 게르마늄층(10) 내부로 깊이 확산되는 것을 억제 또는 방지할 수 있기 때문에, 얇은 두께의 Ge 실리사이드층을 용이하게 형성할 수 있고, 실리콘 게르마늄층(10)의 고유한 특성(예컨대, 격자 상수)이 변질 또는 열화되는 것을 방지할 수 있다.
상기 어닐링 결과, 도 1b에 도시된 바와 같이, 바나듐(V)을 포함하는 Ge 실리사이드층(30)이 형성된다. Ge 실리사이드층(30)은 실리콘 게르마늄층(10)의 일부와 금속층(20)의 적어도 일부가 반응하여 생성된 층일 수 있다. 도 1a의 금속층(20)이 백금층, 바나듐층 및 니켈층을 포함한다면, 도 1b의 Ge 실리사이드층(30)은 NiPtVSiGe층일 수 있다. Ge 실리사이드층(30)의 표면 거칠기는 수nm 정도로 매우 작을 수 있고, Ge 실리사이드층(30)의 두께는 수～수십nm, 바람직하게는, 10～60nm 정도에서 조절될 수 있다.
상기 어닐링 후, Ge 실리사이드층(30) 상에 불순물이나 미반응된 금속층이 존재하는 경우, 그것들을 제거하기 위한 습식 세정 공정을 수행할 수 있다.
도 4a는 도 2의 구조로 형성한 적층 구조물의 TEM(transmission electron microscope) 단면 사진이다. 도 4a에서 백금층(2a), 바나듐층(2b) 및 니켈층(2c)의 두께는 각각 2.25nm, 2.25nm, 및 11.25nm 정도로서, 그들의 두께 비율은 백금층(2a):바나듐층(2b):니켈층(2c)=1:1:5 정도이다.
도 4b는 도 4a의 구조물을 본 발명의 실시예에 따른 방법으로 어닐링한 결과물의 TEM 단면 사진이다. 도 4b의 결과물을 얻기 위해 사용한 레이저의 에너지는 550mJ/㎠ 정도이었다.
도 4b를 참조하면, 16nm 정도의 얇고 균일한 두께를 갖는 Ge 실리사이드층(NiPtVSiGe층)(30)이 형성됨을 알 수 있다. 도 4a에서 백금층(2a), 바나듐층(2b) 및 니켈층(2c)의 두께 및 상기 어닐링 공정의 조건을 조절함으로써, 도 4b의 Ge 실리사이드층(30)의 두께를 조절할 수 있다.
도 5는 도 4b의 Ge 실리사이드층(30)의 SEM(scanning electon microscope) 평면 사진이다. 도 5와 같은 표면 상태를 갖는 Ge 실리사이드층(30)의 표면 거칠기(surface roughness)를 측정한 결과, 평균 표면 거칠기는 1.557nm 정도로 작았다. 이러한 결과로부터, 본 발명의 실시예를 따라 형성된 Ge 실리사이드층의 표면 상태는 양호한 것을 알 수 있다.
본 발명의 실시예에 따라 형성한 Ge 실리사이드층(NiPtVSiGe층)의 형성 조건별 면저항은 아래의 표 1과 같이 측정되었다.
구 분 어닐링 레이저 에너지(mJ/㎠) 면저항(Ω/□)
제1 샘플 300 25.7453
제2 샘플 550 30.1039
표 1을 참조하면, 300mJ/㎠ 정도의 레이저로 어닐링하여 형성한 제1 샘플의 면저항이 550mJ/㎠ 정도의 레이저로 어닐링하여 형성한 제2 샘플의 면저항보다 다소 낮게 나타났다. 이때 상기 제1 및 제2 샘플들의 두께는 16nm 정도였다. 이를 통해, 형성 조건에 따라 Ge 실리사이드층의 면저항을 조절할 수 있음을 알 수 있다.
다시 도 1b를 참조하면, 실리콘 게르마늄층(10)은 반도체 소자의 제1 도전 영역일 수 있다. 예컨대, 실리콘 게르마늄층(10)은 트랜지스터의 소오스 영역 또는 드레인 영역 이거나, 다이오드의 p형 도전 영역 또는 n형 도전 영역일 수 있다. 그리고 도 1b의 Ge 실리사이드층(30) 상에는 도전성 플러그와 같은 도전층(미도시)이 더 구비될 수 있다. 상기 도전층은 실리콘 게르마늄층(10)으로 전기적 신호를 인가하거나, 실리콘 게르마늄층(10)으로부터 나오는 전기적 신호를 외부로 전달하는 전류 경로일 수 있다. 전기 저항이 낮은 Ge 실리사이드층(30)은 실리콘 게르마늄층(10)과 상기 도전층 사이에 구비되어 그들의 콘택저항을 낮추는 역할을 한다.
도 6은 본 발명의 실시예에 따른 Ge 실리사이드층을 포함하는 트랜지스터를 보여준다.
도 6을 참조하면, 활성영역을 한정하는 소자분리막(5)이 구비된 기판(1)이 존재한다. 기판(1)은 실리콘 기판인 것이 바람직하지만, 다른 기판, 예컨대, 실리콘 게르마늄 기판일 수도 있다. 기판(1)은 상기 활성영역에 실리콘 게르마늄(Si1 -XGeX)(여기서, X는 0＜X＜1을 만족하는 실수)으로 형성된 소오스 및 드레인 영역(100a, 100b)을 갖는다. 소오스 및 드레인 영역(100a, 100b)은 도 1b의 실리콘 게르마늄층(10)과 등가한 것으로서, 소정의 도전성 불술물이 도핑된 영역일 수 있다.
소오스 및 드레인 영역(100a, 100b) 사이의 기판(1) 상에 게이트(200)가 구비되어 있다. 게이트(200)는 순차로 적층된 게이트절연층과 게이트도전층을 포함할 수 있고, 상기 게이트도전층 상에 하드마스크층을 더 구비할 수 있다. 게이트(200)의 양측벽에 절연 스페이서(210)가 구비될 수 있다.
소오스 및 드레인 영역(100a, 100b) 상에 제1 및 제2 Ge 실리사이드층(300a, 300b)이 구비되어 있다. 제1 및 제2 Ge 실리사이드층(300a, 300b)은 도 1b의 Ge 실리사이드층(30)과 등가한 것일 수 있다.
소자분리막(5), 제1 및 제2 Ge 실리사이드층(300a, 300b), 게이트(200) 및 절연 스페이서(210)를 덮도록 기판(1) 상에 층간절연층(400)이 구비될 수 있다. 층간절연층(400)은 제1 및 제2 Ge 실리사이드층(300a, 300b)을 노출시키는 제1 및 제2 콘택홀(H1, H2)을 가질 수 있고, 제1 및 제2 콘택홀(H1, H2) 내에 제1 및 제2 도전성 플러그(500a, 500b)가 구비될 수 있다. 제1 및 제2 도전성 플러그(500a, 500b)는 서로 다른 높이로 구비될 수 있고, 층간절연층(400)의 높이는 지역에 따라 다를 수 있다. 제1 및 제2 Ge 실리사이드층(300a, 300b)은 비저항이 낮은 물질로서, 소오스 및 드레인 영역(100a, 100b)과 제1 및 제2 도전성 플러그(500a, 500b) 사이의 콘택저항을 낮추는 역할을 한다. 따라서, 제1 및 제2 Ge 실리사이드층(300a, 300b)에 의해 트랜지스터의 온-전류(ON-current)가 증가될 수 있다.
한편, 기판(1)이 실리콘 기판인 경우, 소오스 및 드레인 영역(100a, 100b) 사이의 기판(1) 부분, 즉, 채널 영역은 압축 변형된(compressive strained) 실리콘 영역일 수 있다. 상기 채널 영역이 압축 변형되는 이유는 그 양측의 소오스 및 드레인 영역(100a, 100b)의 격자 상수가 채널 영역의 격자 상수보다 크기 때문이다. 채널 영역이 압축 변형된 실리콘 영역일 때, 상기 채널 영역에서 정공 이동도(hole mobility)가 높기 때문에, 본 발명의 실시예에 따른 트랜지스터는 p-채널 MOS(metal oxide semiconductor) 트랜지스터로서 우수한 성능을 가질 수 있다.
도 7a 내지 도 7e는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여준다.
도 7a를 참조하면, 활성영역을 한정하는 소자분리막(5)을 구비한 기판(1)을 마련한다. 다음, 기판(1)의 상기 활성영역 상에 게이트(200)를 형성한다. 게이트(200)는 순차로 적층된 게이트절연층과 게이트도전층을 포함할 수 있고, 상기 게이트도전층 상에 하드마스크층을 더 구비할 수 있다.
게이트(200) 양측의 상기 활성영역의 일부 두께를 식각하여, 도 7b에 도시된 바와 같이, 제1 및 제2 홈(G1, G2)을 형성한다.
도 7c를 참조하면, 제1 및 제2 홈(G1, G2) 내에 실리콘 게리마늄으로 소오스 및 드레인 영역(100a, 100b)을 형성한다. 소오스 및 드레인 영역(100a, 100b)은 에피택셜 성장 법으로 형성할 수 있고, 도전성 불순물이 도핑된 영역일 수 있다.
도 7d를 참조하면, 게이트(200)의 양측벽에 절연 스페이서(210)를 형성하고, 소오스 및 드레인 영역(100a, 100b) 상에 제1 및 제2 Ge 실리사이드층(300a, 300b)을 형성한다. 제1 및 제2 Ge 실리사이드층(300a, 300b)은 도 1a 내지 도 3을 참조하여 설명한 Ge 실리사이드층 형성방법으로 형성할 수 있다. 이때, 소오스 및 드레인 영역(100a, 100b)으로 금속 원자가 확산되는 것이 억제되기 때문에, 소오스 및 드레인 영역(100a, 100b)의 고유한 특성이 열화되지 않을 수 있다.
도 7e를 참조하면, 소자분리막(5), 제1 및 제2 Ge 실리사이드층(300a, 300b), 게이트(200) 및 절연 스페이서(210)를 덮도록 기판(1) 상에 층간절연층(400)을 형성한 후, 층간절연층(400)을 식각하여 제1 및 제2 Ge 실리사이드층(300a, 300b)을 노출시키는 제1 및 제2 콘택홀(H1, H2)을 형성한다. 다음, 제1 및 제2 콘택홀(H1, H2) 내에 제1 및 제2 도전성 플러그(500a, 500b)를 형성한다. 제1 및 제2 Ge 실리사이드층(300a, 300b)은 소오스 및 드레인 영역(100a, 100b)과 제1 및 제2 도전성 플러그(500a, 500b) 사이의 콘택저항을 낮추는 역할을 한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 사상(idea)는 트랜지스터뿐 아니라, 다이오드나 다른 반도체 소자에도 적용될 수 있음을 알 수 있을 것이다. 또한 도 6의 트랜지스터의 구조 및 구성요소는 변형 및 다양화될 수 있음을 알 수 있을 것이고, 또한 도 7a 내지 도 7e에 도시한 트랜지스터의 제조방법도 다양하게 변형될 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 Ge 실리사이드층의 형성방법을 보여주는 단면도이다.
도 2 및 도 3은 도 1a 구조의 구체적인 예를 보여주는 단면도이다.
도 4a는 도 2의 구조로 형성한 적층 구조물의 TEM(transmission electron microscope) 단면 사진이다.
도 4b는 본 발명의 실시예에 따라 도 4a의 구조물을 어닐링한 결과물의 TEM 단면 사진이다.
도 5는 도 4b의 Ge 실리사이드층의 SEM(scanning electon microscope) 평면 사진이다.
도 6은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 7a 내지 도 7e는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 기판 2a : 백금층
2b : 바나듐층 2c : 니켈층
5 : 소자분리막 10 : 실리콘 게르마늄층
20 : 금속층 30 : Ge 실리사이드층
100a, 100b : 소오스 및 드레인 영역 200 : 게이트
210 : 절연 스페이서 300a, 300b : 실리사이드층
400 : 층간절연층 500a, 500b : 도전성 플러그
G1, G2 : 홈 H1, H2 : 콘택홀

Claims (24)

  1. 실리콘 게르마늄층 상에 바나듐(V)층, 백금(Pt)층 및 니켈(Ni)층을 포함하는 복층 구조의 금속층을 형성하는 단계; 및
    상기 실리콘 게르마늄층과 상기 금속층을 어닐링하여 게르마늄 실리사이드층을 형성하는 단계;를 포함하는 게르마늄 실리사이드층의 형성방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서, 상기 금속층을 형성하는 단계는,
    상기 실리콘 게르마늄층 상에 상기 백금층을 형성하는 단계;
    상기 백금층 상에 상기 바나듐층을 형성하는 단계; 및
    상기 바나듐층 상에 상기 니켈층을 형성하는 단계;를 포함하는 게르마늄 실리사이드층의 형성방법.
  6. 제 1 항에 있어서, 상기 금속층을 형성하는 단계는,
    상기 실리콘 게르마늄층 상에 상기 바나듐층을 형성하는 단계;
    상기 바나듐층 상에 상기 백금층을 형성하는 단계; 및
    상기 백금층 상에 상기 니켈층을 형성하는 단계;를 포함하는 게르마늄 실리사이드층의 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 어닐링은 레이저 스파이크 어닐링으로 수행하는 게르마늄 실리사이드층의 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 실리콘 게르마늄층은 에피택셜 성장 법으로 형성된 층인 게르마늄 실리사이드층의 형성방법.
  9. 제1 도전 영역 및 그와 접한 도전층을 포함하는 반도체 소자에 있어서,
    상기 제1 도전 영역은 실리콘 게르마늄 영역이고,
    상기 제1 도전 영역과 상기 도전층 사이에 바나듐(V), 백금(Pt) 및 니켈(Ni)을 포함하는 게르마늄 실리사이드층을 구비하는 반도체 소자.
  10. 삭제
  11. 제 9 항에 있어서, 상기 실리콘 게르마늄 영역은 에피택셜 영역인 반도체 소자.
  12. 실리콘 게르마늄으로 형성된 소오스 및 드레인 영역을 포함하는 기판;
    상기 소오스 및 드레인 영역 사이의 상기 기판 상에 구비된 게이트; 및
    상기 소오스 및 드레인 영역 상에 각각 구비된 도전성 플러그;를 포함하고,
    상기 소오스 및 드레인 영역과 상기 도전성 플러그 사이에 바나듐(V), 백금(Pt) 및 니켈(Ni)을 포함하는 게르마늄 실리사이드층을 구비하는 트랜지스터.
  13. 삭제
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 기판은 실리콘 기판이고,
    상기 소오스 및 드레인 영역 사이의 상기 기판은 상기 소오스 및 드레인 영역에 의해 압축 변형된(compressive strained) 트랜지스터.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서, 상기 기판은 실리콘 게르마늄 기판인 트랜지스터.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서, 상기 소오스 및 드레인 영역은 에피택셜 영역인 트랜지스터.
  17. 기판 상에 게이트를 형성하는 단계;
    상기 게이트 양측의 상기 기판에 실리콘 게르마늄을 포함하는 소오스 및 드레인 영역을 형성하는 단계;
    상기 소오스 및 드레인 영역 상에 바나듐(V)층, 백금(Pt)층 및 니켈(Ni)층을 포함하는 복층 구조의 금속층을 형성하는 단계; 및
    상기 소오스 및 드레인 영역과 상기 금속층을 어닐링하여 상기 소오스 및 드레인 영역 상에 게르마늄 실리사이드층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법.
  18. 제 17 항에 있어서, 상기 소오스 및 드레인 영역은 상기 기판에 형성된 홈(groove) 내에 형성하는 트랜지스터의 제조방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서, 상기 소오스 및 드레인 영역은 에피택셜 성장 법으로 형성하는 트랜지스터의 제조방법.
  20. 삭제
  21. 삭제
  22. 제 17 항에 있어서, 상기 금속층을 형성하는 단계는,
    상기 실리콘 게르마늄층 상에 상기 백금층을 형성하는 단계;
    상기 백금층 상에 상기 바나듐층을 형성하는 단계; 및
    상기 바나듐층 상에 상기 니켈층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법.
  23. 제 17 항에 있어서, 상기 금속층을 형성하는 단계는,
    상기 실리콘 게르마늄층 상에 상기 바나듐층을 형성하는 단계;
    상기 바나듐층 상에 상기 백금층을 형성하는 단계; 및
    상기 백금층 상에 상기 니켈층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서, 상기 어닐링은 레이저 스파이크 어닐링으로 수행하는 트랜지스터의 제조방법.
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