TWI524532B - 半導體器件及製造方法 - Google Patents
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Description
本發明大體上涉及金屬氧化物半導體場效應電晶體(MOSFET)。更特定地，本發明涉及與多閘極橫向擴散金屬氧化物半導體(LDMOS)有關的製造方法及器件結構。
矽半導體加工已經發展成製造積體電路的成熟操作。隨著製造工藝技術不斷進步，積體電路的核(core)和輸入/輸出(I/O)工作電壓已經降低。然而，輔助器件的工作電壓基本保持不變。輔助器件包括對接到積體電路的器件。例如，輔助器件可為印表機、掃描器、磁碟機、磁帶驅動器、麥克風、揚聲器或相機。
積體電路可包括有源和無源元件的互連陣列，諸如通過一系列相容工藝與基板集成在一起或沉積於基板上的電晶體、電阻器、電容器和電感器。輔助器件可在高於包含在積體電路內的電晶體的崩潰電壓的電壓處進行操作。隨著施加於電晶體的工作電壓增加，電晶體終將崩潰，使得電流不可控地增加。例如，崩潰不利影響實例可包括穿通、雪崩崩潰和閘極氧化物崩潰。此外，在相當大持續時間內高於崩潰電壓的操作降低電晶體壽命。
為了解決上述問題，本發明提供了以下半導體器件和半導體器件製造方法。
(1)一種半導體器件，包括：第一通道，注入在半導體基板中；
第二通道，注入在所述半導體基板中；閘極結構，在所述第一通道和所述第二通道上；凸起源極結構，在所述第一通道上且與所述第一通道接觸，並且通過第一半導體鰭狀結構與所述閘極結構連接；以及凸起汲極結構，在所述第二通道上且與所述第二通道接觸，並且與第二半導體鰭狀結構連接，其中，所述第二半導體鰭狀結構包括將所述閘極結構與所述凸起汲極結構分開的間隙。
(2)根據(1)所述的半導體器件，其中，所述第一半導體鰭狀結構和所述第二半導體鰭狀結構具有比所述閘極結構窄的寬度。
(3)根據(1)所述的半導體器件，其中，所述第一半導體鰭狀結構具有比所述凸起源極結構窄的寬度。
(4)根據(1)所述的半導體器件，其中，所述第二半導體鰭狀結構具有比所述凸起汲極結構窄的寬度。
(5)根據(1)所述的半導體器件，其中，所述凸起源極結構和所述凸起汲極結構都具有比所述閘極結構窄的寬度。
(6)根據(1)所述的半導體器件，其中，所述閘極結構包括多個閘極。
(7)根據(1)所述的半導體器件，其中，所述間隙具有比所述第二半導體鰭狀結構的鰭狀長度小的間隙長度。
(8)根據(1)所述的半導體器件，其中，所述間隙具有非均勻間隙長度。
(9)一種半導體器件，所述半導體器件包括：第一通道，具有第一通道上表面；第二通道，具有第二通道上表面；閘極結構，設置於所述第一通道上表面和所述第二通道上表面上；
凸起源極結構，設置於所述第一通道上且與所述第一通道接觸，在至少一個位置具有比所述第一通道上表面更高的源極上表面，並且通過第一半導體鰭狀結構與所述閘極結構連接；以及凸起汲極結構，設置於所述第二通道上並且通過第二半導體鰭狀結構與所述閘極結構連接，其中，所述第二半導體鰭狀結構比所述第一半導體鰭狀結構相對輕地摻雜。
(10)根據(9)所述的半導體器件，其中，所述第一半導體鰭狀結構和所述第二半導體鰭狀結構具有比所述閘極結構窄的寬度。
(11)根據(10)所述的半導體器件，其中，所述閘極結構具有比所述源極上表面和所述汲極上表面高的閘極上表面。
(12)根據(10)所述的半導體器件，其中，所述閘極結構包括多個閘極。
(13)根據(12)所述的半導體器件，其中，所述第一半導體鰭狀結構具有比所述凸起源極結構窄的寬度。
(14)根據(13)所述的半導體器件，其中，所述第二半導體鰭狀結構具有比所述凸起汲極結構窄的寬度。
(15)根據(14)所述的半導體器件，其中，所述第二半導體鰭狀結構包括與所述第一半導體鰭狀結構相比的輕摻雜部分，所述輕摻雜部分具有比所述第二半導體鰭狀結構的鰭狀長度小的長度。
(16)根據(15)所述的半導體器件，其中，所述輕摻雜部分具有非均勻長度。
(17)一種製造半導體器件的方法，所述方法包括以下步驟：將第一通道注入到半導體基板中；將第二通道注入到所述半導體基板中；製造第一半導體鰭狀結構和第二半導體鰭狀結構；部分在所述第一通道上且部分在所述第二通道上製造閘極結
構；在所述第一通道上且與所述第一通道接觸地製造凸起源極結構；以及在所述第二通道上且與所述第二通道接觸地製造凸起汲極結構；並且其中：所述第一半導體鰭狀結構連接所述閘極結構與所述凸起源極結構；所述第二半導體鰭狀結構設置於所述閘極結構與所述凸起汲極結構之間；以及所述第二半導體鰭狀結構包括以下至少一個：間隙，將所述閘極結構與所述凸起汲極結構分開；以及輕摻雜區，所述輕摻雜區比所述第一半導體鰭狀結構相對輕地摻雜。
(18)根據(17)所述的方法，其中，所述第一和第二半導體鰭狀結構具有比所述閘極結構更窄的寬度。
(19)根據(17)所述的方法，其中：所述第一半導體鰭狀結構具有比所述凸起源極結構窄的寬度；並且所述第二半導體鰭狀結構具有比所述凸起汲極結構窄的寬度。
(20)根據(19)所述的方法，其中，所述第二半導體鰭狀結構比所述第一半導體鰭狀結構相對輕地摻雜。
100‧‧‧半導體器件
110‧‧‧半導體基板
120‧‧‧半導體層
122‧‧‧頂表面
124‧‧‧第一淺溝槽隔離(STI)區
125‧‧‧第三通道
126‧‧‧第二通道
128‧‧‧第一通道
129‧‧‧第二STI區
130‧‧‧凸起汲極結構
140‧‧‧閘極結構
142‧‧‧間隔物
144‧‧‧間隔物
146‧‧‧第一閘極
148‧‧‧第二閘極
150‧‧‧凸起源極結構
160‧‧‧鰭狀結構
165‧‧‧間隙
170‧‧‧第一半導體鰭狀結構
200‧‧‧半導體器件
265‧‧‧輕摻雜部分
500‧‧‧半導體結構
560‧‧‧第二半導體鰭狀結構
565‧‧‧間隙
600‧‧‧半導體結構
660‧‧‧第二半導體鰭狀結構
665‧‧‧輕摻雜部分
700‧‧‧半導體器件
710‧‧‧氮化矽部分
720‧‧‧閘極
730‧‧‧原矽酸四乙酯(TEOS)部分
740‧‧‧原矽酸四乙酯(TEOS)部分
750‧‧‧原位摻雜凸起源極結構
760‧‧‧汲極結構
765‧‧‧間隙
800‧‧‧製造工藝
810‧‧‧第一通道通過將第一通道注入到半
導體基板中來製造
820‧‧‧第二通道通過將第二通道注入到半導體基板中來製造
830‧‧‧第一鰭狀結構和第二鰭狀結構可通過常規光刻工藝和蝕刻並且還通過間隔物來製造
840‧‧‧閘極結構通過部分在第一通道上且部分在第二通道上製造至少一個半導體基板來形成
850‧‧‧通過在LDD和HALO注入之後在半導體基板頂部上沉積介電材料(諸如SiO2)以形成間隔物來製造間隔物
860‧‧‧通過至少部分在第一通道上注入源極半導體層並且與第一通道接觸來製造凸起源極結構
870‧‧‧凸起汲極結構通過在第二通道中注入汲極半導體區來製造
126A‧‧‧第二通道上表面
128A‧‧‧第一通道上表面
130A‧‧‧汲極上表面
140A‧‧‧閘極上表面
150A‧‧‧源極上表面
參考以下附圖及說明，可更好地理解所公開方法和裝置。圖中，相同附圖標記表示不同視圖中的對應部分。
圖1示出根據第一示例性實施方式的半導體器件的三維視圖。
圖2示出根據第一示例性實施方式的半導體器件的橫截面視
圖。
圖3示出根據第二示例性實施方式的半導體器件的三維視圖。
圖4示出根據第二示例性實施方式的半導體結構的橫截面視圖。
圖5示出根據第三示例性實施方式的半導體結構的橫截面視圖。
圖6示出根據第四示例性實施方式的半導體結構的橫截面視圖。
圖7(a)示出根據第五示例性實施方式的半導體器件的三維視圖。
圖7(b)示出根據第五示例性實施方式的半導體器件的橫截面視圖。
圖8示出製造半導體器件的示例性方法。
圖1示出根據第一示例性實施方式的半導體器件100的三維視圖。圖2示出根據第一示例性實施方式的半導體器件100的橫截面視圖。例如，半導體器件100可為n型金屬氧化物半導體(NMOS)結構或p型金屬氧化物半導體(PMOS)結構。半導體器件100包括注入在半導體基板110中的半導體層120。半導體層120具有頂表面122。半導體層120可包括通道和淺溝槽隔離(STI)區。例如，圖2中，半導體層120包括注入在基板110中的第一通道128、第二通道126和第三通道125。
在實施方式中，半導體基板110為由p型材料製成的p型基板。通過摻雜工藝，通過將某種類型原子添加到半導體以增加正載流子(空穴)數，可獲得P型材料。或可，半導體基板110可為n型基板。第一通道128可通過注入具有第一導電類型的第一材料來形成。第二通道126可通過將具有第二導電類型的第二材料注入到基板110中來形成。第三通道125可通過將具有第一導
電類型的第一材料注入到基板110中來形成。第一材料可為p型材料，諸如硼或其他合適材料。第二材料可為n型材料，諸如磷、砷或其他合適材料。或可，第一材料可為n型材料，第一材料可為p型材料。
半導體器件100包括介於源極結構150與汲極結構130之間的閘極結構140。閘極結構140設置於第一通道128和第二通道126上。閘極結構140位於圖2橫截面視圖中兩個間隔物142和144之間。雖然間隔物通常為介電材料，諸如SiO2，但是可使用任何合適材料。
如圖1所示，閘極結構140包括第一閘極146和第二閘極148。閘極結構140可具有與半導體層120相同的寬度。閘極結構140比源極結構150或汲極結構130寬。
凸起源極結構150設置於第一通道128上並且與第一通道128接觸，如圖2所示。凸起源極結構150通過第一半導體鰭狀結構170與閘極結構140連接，如圖1和圖2所示。在NMOS中，凸起源極結構150可包括N+區141和N-LDD區。LDD是指輕摻雜汲極(lightly doped drain，LDD)，所述輕摻雜汲極具有比可由“+”表示的高摻雜汲極(highly doped drain，HDD)更輕的載流子濃度。LDD區可由字母“N”或“P”後“-”表示，“N”或“P”表示n型材料或p型材料。因此，N-LDD區一般具有比N+區更輕的n型材料濃度。N-LDD區可具有在1×1017cm-3到5×1017cm-3範圍內的n型材料濃度。第一通道128可具有在5×1016cm-3到1×1018cm-3範圍內的p型材料濃度。
凸起汲極結構130設置於第二通道126上並且與第二通道126接觸，如圖2所示。鰭狀結構160延伸到凸起汲極結構中，所述凸起汲極結構通過使用160作為晶種的外延生長來形成。所述凸起結構可包括諸如n型摻雜物和SiC的材料中至少一個。因此，凸起汲極結構130與第二半導體鰭狀結構160連接，如圖1和圖2
所示。選擇性外延生長的形狀並不限於圖1所示形狀。第二半導體鰭狀結構160包括間隙165，所述間隙165將閘極結構140與凸起汲極結構130分開。間隙165可在閘極結構140形成之前形成。間隙165可具有小於或等於第二半導體鰭狀結構160的長度L2的長度L1，使得汲極結構130與閘極結構140分開，以提高半導體器件100的崩潰電壓。例如，間隙165可具有介於60nm與200nm之間的長度L1，而第二半導體鰭狀結構160可具有介於0nm與100nm之間的長度。
間隙165可位於閘極結構140附近，如圖1和圖2所示。或可，間隙165可位於第二半導體鰭狀結構160的中間附近。間隙165在橫截面視圖中可具有均勻長度或非均勻長度。例如，間隙165在遠離第二通道126處可具有更大長度，在第二通道126附近處具有更短長度。
半導體層120進一步包括第一淺溝槽隔離(STI)區124和第二STI區129。STI 124位於第三通道125上，STI 129位於第一通道128上。STI區124和129可包括介電材料，諸如SiO2或其他合適材料。STI區124和129可為半導體器件100提供隔離和保護。
圖3至圖4示出根據第二示例性實施方式的半導體器件200。圖3示出半導體器件200的三維視圖。圖4示出半導體結構200的橫截面視圖。
如圖3至圖4所示，第一通道128具有第一通道上表面128a，第二通道126具有第二通道上表面126a。凸起源極結構150設置於第一通道128上並且與第一通道128接觸，凸起源極結構150在至少一個位置中具有比第一通道上表面128a高的源極上表面150a，並且通過第一半導體鰭狀結構170與閘極結構140連接。凸起汲極結構130設置於第二通道126上並且通過第二半導體鰭狀結構160與閘極結構140連接。第一半導體鰭狀結構170和第二半導體鰭狀結構160進行不同摻雜。例如，第二半導體鰭狀結
構160包括輕摻雜部分265，所述輕摻雜部分265比第一半導體鰭狀結構170相對高地摻雜。在另一個實例中，第二半導體鰭狀結構160可包括無摻雜部分265。輕摻雜部分265可接近閘極結構140或接近汲極結構130。或可，間隙165可位於第二半導體鰭狀結構160的中間附近。輕摻雜部分265可具有與圖1至圖2中間隙165的尺寸相似的尺寸。同樣地，輕摻雜部分265在橫截面視圖中可具有均勻長度或非均勻長度。例如，輕摻雜部分265在遠離第二通道126處可具有更大長度，在第二通道126附近處具有更短長度。
第二半導體鰭狀結構160的摻雜密度可以不同於第一半導體鰭狀結構170的摻雜密度。例如，第一半導體鰭狀結構170的摻雜密度在約1×1019cm-3到1×1021cm-3範圍內。第二半導體鰭狀結構160的摻雜密度在約1×1019cm-3到1×1021cm-3範圍內。
或可，第二半導體鰭狀結構160和第一半導體鰭狀結構170可使用具有不同導電性的材料進行摻雜。例如，第一半導體鰭狀結構170的材料可包括：As。第二半導體鰭狀結構160的材料可包括Ph。
如圖3至圖4所示，第一和第二半導體鰭狀結構170和160均具有比閘極結構140窄的寬度。閘極結構140具有比源極上表面150a和汲極上表面130a高的閘極上表面140a。
如圖3所示，第一半導體鰭狀結構170具有比凸起源極結構150窄的寬度。第二半導體鰭狀結構160具有比凸起汲極結構130窄的寬度。
圖5示出根據第三示例性實施方式的半導體結構500的橫截面視圖。第三示例性實施方式與第一示例性實施方式之間差異之一在於第二半導體鰭狀結構560的間隙565具有不同形狀。間隙565可具有梯形形狀，所述梯形形狀具有較大上開口和較小下開口。間隙565可以具有在上開口和下開口處具有不均勻長度的其
他形狀。
圖6示出根據第四示例性實施方式的半導體結構600的橫截面視圖。第四示例性實施方式與第二示例性實施方式之間差異之一在於第二半導體鰭狀結構660的輕摻雜部分665具有不同形狀。輕摻雜部分665可具有梯形形狀，所述梯形形狀具有較大上開口和較小下開口。輕摻雜部分665可位於第二半導體鰭狀結構660的中間附近。同樣地，輕摻雜部分665可具有沿著輕摻雜部分665的高度具有不均勻長度的其他形狀。
圖7(a)示出根據第五示例性實施方式的半導體器件700的三維視圖。半導體器件700包括具有雙間隔物的閘極結構720，所述雙間隔物包括氮化矽部分710和氧化物或原矽酸四乙酯(TEOS)部分730、740。原位摻雜凸起源極結構750和汲極結構760通過外延工藝進行沉積，以便具有低接觸電阻。間隙765或輕摻雜鰭狀體可位於閘極720附近以提高崩潰電壓。輕摻雜鰭狀體可包括鰭狀體，材料可包括Si、SiGe或Ge。
圖7(b)示出圖7(a)中根據第五示例性實施方式沿著平面A的半導體器件700的橫截面視圖。源極結構750和汲極結構760都包括矩形部分和梯形部分。梯形部分與矩形部分相比相對接近閘極結構720。
圖8示出製造崩潰電壓增加的半導體器件的示例性製造工藝800。方法800僅用於說明，並且下文所述工藝並不一定以所述順序進行。此外，可引入其他製造步驟。
在製造工藝800中，第一通道通過將第一通道注入到半導體基板中來製造(810)。所述步驟可包括利用適當的雜質來注入半導體基板以形成P通道或N通道。例如，利用硼、p型材料來注入基板，形成P通道，而利用磷或砷(都為n型材料)來注入基板，形成N通道。
第二通道通過將第二通道注入到半導體基板中來製造
(820)。所述步驟可包括利用適當的相應雜質來注入半導體基板以形成p通道或N通道。第一通道和第二通道具有不同導電類型。例如，當第一通道為P通道時，第二通道可為N通道。當第一通道為N通道時，第二通道可為P通道。
第一鰭狀結構和第二鰭狀結構可通過常規光刻工藝和蝕刻並且還通過間隔物來製造(830)。例如，第一半導體鰭狀結構可通過在源極結構與閘極結構之間沉積半導體區來製造。第二鰭狀結構不同於第一鰭狀結構進行製造。例如，第二半導體鰭狀結構可設置於閘極結構與凸起汲極結構之間並且具有將閘極結構與凸起汲極結構分開的間隙。第二半導體鰭狀結構可連接閘極結構與凸起汲極結構並且不同於第一鰭狀結構進行摻雜。第二半導體鰭狀結構可為未摻雜或比第一半導體鰭狀結構相對更輕地摻雜。
閘極結構通過部分在第一通道上且部分在第二通道上製造至少一個半導體基板來形成(840)。雖然所述步驟可包括在閘極氧化物頂部上利用多晶矽來注入半導體基板以形成閘極結構，但是可使用任何合適材料。閘極結構可包括多個閘極。利用適當的雜質來輕度注入多晶矽增加了電晶體的崩潰電壓。將n型材料輕度注入到多晶矽中以形成N區，產生NMOS器件的閘極，而將p型材料輕度注入到多晶矽中以形成P區，產生PMOS器件的閘極。在示例性實施方式中，閘極輕度注入大約1018cm-3。
通過在LDD和HALO注入之後在半導體基板頂部上沉積介電材料(諸如SiO2)以形成間隔物來製造間隔物(850)。這可包括在將LDD部分注入在閘極結構下之後在閘極結構的多晶矽或偽多晶矽的側面上製造間隔物。兩個間隔物可製造為與閘極結構相鄰。
通過至少部分在第一通道上注入源極半導體層並且與第一通道接觸來製造凸起源極結構(860)。所述步驟可包括在第一通道中注入LDD區並且通過生長外延矽層在LDD區上製造HDD區。或可，所述步驟可包括在使LDD區上源極區凹陷之後注入HDD
區。於是，所注入的HDD區部分在第一通道中，並且所形成的源極上表面在第一通道表面上，如圖1至圖6所示。所述步驟可進一步包括在HDD區上注入矽化物層。
凸起汲極結構通過在第二通道中注入汲極半導體區來製造(870)。所述步驟可包括在第二通道上製造HDD區並且與第二通道接觸且與閘極結構分開。所述步驟還可包括在HDD區上注入矽化物層。所製造汲極結構包括在第二通道的表面上的汲極連接點。所製造汲極結構包括在第二通道的表面上的汲極連接點，如圖1至圖6所示。
第一半導體鰭狀結構連接閘極結構與凸起源極。所述步驟可包括在圖1至圖6中半導體層120上沉積與源極結構中材料相似的半導體材料。鰭狀材料可包括Si、SiGe和Ge。第一半導體鰭狀結構具有比凸起源極結構窄的寬度。第二半導體鰭狀結構設置於閘極結構與凸起汲極結構之間。第二半導體鰭狀結構包括以下至少一個：間隙，將閘極結構與凸起汲極結構分開；和輕摻雜區，所述輕摻雜區比第一半導體鰭狀結構相對較輕地摻雜。
所形成的第二半導體鰭狀結構具有比凸起汲極結構窄的寬度。第二半導體鰭狀結構可比第一半導體鰭狀結構相對較輕地摻雜以增加半導體器件的崩潰電壓。
雖然所述方法還可包括在多晶矽頂部上沉積金屬並且然後使變為合金以在電晶體的閘極、源極和汲極的頂部上產生矽化物以在所製造電晶體與金屬化層之間形成連接，但是可使用任何合適材料。金屬化層在所製造電晶體與其他器件之間形成互連。閘極與汲極之間半導體基板的區可能沒有矽化物。換言之，在閘極與汲極之間矽化物層中有間隙，需要在所述區中去除任何矽化物。
上述方法、器件和邏輯可在許多不同硬體組合中以許多不同方式進行實施。例如，所述器件的全部或部分可包括在電話機、膝上型電腦、電路、控制器、微處理器或應用特定積體電路(ASIC)
中，或者可與分立邏輯或元件或者合併在單個積體電路上或分佈於多個積體電路之間的其他類型類比或數位電路組合一起進行實施。
實施方式公開內容僅用於說明的目的，而非用於限制。在所述系統和所述方法的範圍內，許多其他實施方式和實施例可行。因此，除鑒於所附申請專利範圍及其等同物外，所述器件和所述方法並不限制。
100‧‧‧半導體器件
110‧‧‧半導體基板
120‧‧‧半導體層
124‧‧‧第一淺溝槽隔離(STI)區
125‧‧‧第三通道
126‧‧‧第二通道
128‧‧‧第一通道
129‧‧‧第二STI區
130‧‧‧凸起汲極結構
140‧‧‧閘極結構
142‧‧‧間隔物
144‧‧‧間隔物
150‧‧‧凸起源極結構
160‧‧‧鰭狀結構
165‧‧‧間隙
170‧‧‧第一半導體鰭狀結構
Claims (5)
- 一種半導體器件，包括：第一通道，具有第一通道上表面；第二通道，具有第二通道上表面；閘極結構，設置於所述第一通道上表面和所述第二通道上表面上；凸起源極結構，設置於所述第一通道上且與所述第一通道接觸，在至少一個位置具有比所述第一通道上表面更高的源極上表面，並且通過第一半導體鰭狀結構與所述閘極結構連接；以及凸起汲極結構，設置於所述第二通道上並且通過第二半導體鰭狀結構與所述閘極結構連接，其中，所述第二半導體鰭狀結構比所述第一半導體鰭狀結構相對輕地摻雜。
- 根據請求項1所述的半導體器件，其中，所述第一半導體鰭狀結構和所述第二半導體鰭狀結構具有比所述閘極結構窄的寬度。
- 根據請求項2所述的半導體器件，其中，所述閘極結構具有比所述源極上表面和汲極上表面高的閘極上表面。
- 根據請求項2所述的半導體器件，其中，所述閘極結構包括多個閘極，所述第一半導體鰭狀結構具有比所述凸起源極結構窄的寬度或所述第二半導體鰭狀結構具有比所述凸起汲極結構窄的寬度。
- 一種製造半導體器件的方法，所述方法包括以下步驟：將第一通道注入到半導體基板中；將第二通道注入到所述半導體基板中；製造第一半導體鰭狀結構和第二半導體鰭狀結構；部分在所述第一通道上且部分在所述第二通道上製造閘極結構；在所述第一通道上且與所述第一通道接觸地製造凸起源極結 構；以及在所述第二通道上且與所述第二通道接觸地製造凸起汲極結構；並且其中：所述第一半導體鰭狀結構連接所述閘極結構與所述凸起源極結構；所述第二半導體鰭狀結構設置於所述閘極結構與所述凸起汲極結構之間；以及所述第二半導體鰭狀結構包括以下至少一個：間隙，將所述閘極結構與所述凸起汲極結構分開；以及輕摻雜區，所述輕摻雜區比所述第一半導體鰭狀結構相對輕地摻雜。
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