CN100570890C

CN100570890C - 使用沟槽结构的横向半导体器件及其制造方法

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Publication number: CN100570890C
Application number: CNB2005100809943A
Authority: CN
Inventors: 理崎智光
Original assignee: Seiko Instruments Inc
Current assignee: Ablic Inc
Priority date: 2004-07-01
Filing date: 2005-06-30
Publication date: 2009-12-16
Anticipated expiration: 2025-06-30
Also published as: JP5486654B2; JP2013030786A; CN1722464A

Abstract

提供了一种横向沟槽MOS晶体管，其中平行于栅极长度方向设置延伸到源区和漏区的沟槽，栅氧化物设置在沟槽上，通过利用倾斜的离子注入将阱区设置在沟槽区和源区以及漏区的下面，栅电极设置在栅氧化物上，且通过利用倾斜的离子注入，将源区和漏区设置在与栅电极自对准的沟槽的凹面部分的底表面相同的平面上。

Description

使用沟槽结构的横向半导体器件及其制造方法

技术领域

本发明涉及一种包括需要高驱动性能的横向MOS晶体管的半导体器件和制造该半导体器件的方法。

背景技术

通过利用逐渐精细的处理技术能够制造小几何形状的MOS晶体管，而不降低容量。这种趋势毫无例外地还适用于需要高驱动性能的半导体元件。为了实现高的驱动性能，已试图利用精细的处理技术减小元件每单位平面面积的接通电阻。然而，事实上由半导体元件的小型化引起的耐受电压的减小阻碍了驱动性能的进一步提高。为了消除小型化和耐受电压之间的平衡(trade-off)，提出了具有各种结构的半导体器件。沟槽栅MOS晶体管是具有高耐受电压和高驱动性能的功率MOS晶体管的一个实例，是目前的主流半导体元件。在具有高耐受电压和高驱动性能的MOS晶体管当中，沟槽栅MOS晶体管具有最高的集成度。作为单一元件，该晶体管显示出了非常优秀的性能，但由于沟槽栅MOS晶体管具有垂直的MOS结构，在沟槽栅MOS晶体管中电流在衬底的深度方向上流动，所以在为集成电路装配具有标准元件的芯片方面具有缺点。当考虑到与芯片上的集成电路标准元件并存时，主要选择了传统的横向MOS结构。

作为能够减小横向MOS晶体管每单位面积的接通电阻而不降低耐受电压的方法，提出了一种横向的沟槽栅晶体管(例如，参考JP3405681B(第11页，图2A至2B))，其中栅极部分具有凸面部分和凹面部分的结构以获得较大的栅极宽度。附图2A至2D示出了现有技术中所示的横向栅晶体管。图2A是MOS晶体管的平面图，图2B是沿着线2A-2A′得到的截面图，图2C是沿着线2B-2B′得到的截面图，且图2D是沿着线2C-2C′得到的截面图。在此，为了给出底层的结构，在图2A中明显地示出了沟槽外部的栅电极003和栅绝缘膜004。粗线表示栅电极003的边缘。现有技术通过将沟槽结构引入到栅电极003以延伸横向MOS结构每单位面积的栅极宽度，以减小接通电阻。

然而，现有技术有两个问题。

(1)图3是通过仅去掉图2A至2D中所示的源区001或漏区002获得的透视图。在此，没有示出栅氧化膜004和栅电极003。在图3所示的源区001或漏区002中，与由虚线表示的沟槽壁接触的表面的暗色部分是与沟道部分接触的部分020。与沟道部分接触的部分020存在于源区001或漏区002中所有表面的每一个上，其与沟槽壁接触。即，在图2A至2D的结构中，由尺寸d₁、w₁和l₂确定源区001或漏区002与沟道部分之间的接触区。当接触区小时，该区域起如由图4D示出的电流019所示的瓶颈的作用(电流密度在源区和漏区中变密)，其抑制接通电阻减小。为了增加接触区，需要延伸尺寸d₁、w₁和l₂的长度。首先，考虑尺寸d₁。在经由常规离子注入形成源区和漏区中每个的情况下，对应于源区001和漏区002每个的深度的尺寸d₁通常是浅的，几千且对它的深度有限制。当在不改变沟槽的凸面部分的宽度的情况下使对应于沟槽的凹面部分宽度的尺寸w₁延伸时，每单位面积的沟槽数量降低了，且由此，垂直的接触面积也降低了。这缩短了栅极宽度，且因此不会使尺寸w₁变长。

至于延伸l₂作为源区001或漏区002与沟槽之间的重叠长度的方法，当在不改变栅极长度的条件下使l₂延伸时，很清楚面积也因此增加了。而且，在通过与栅电极003的自对准形成源区001和漏区002的情况下，虽然考虑了延伸l₂的方法或对于源区001和漏区002增加杂质扩散长度的方法，但对缩短l₂有限制。毕竟，除了经由杂质扩散延伸l₂的方法之外没有别的方法。然而，这种方法对长度也有限制，且另外，还具有由过多的杂质扩散引起的如源区001或漏区002的浓度减小的危险。因此，这种方法难以实际操作。即，在不改变元件面积以减小MOS晶体管的接通电阻的条件下，现有技术难以增加接触面积。

(2)第二个问题是对沟槽深度有限制。增加沟槽宽度可以进一步增加每单位面积的栅极宽度。然而，这仅适合于阱区005中的情况。对由标准方法形成的阱区005的深度有限制。因此，沟槽不能比阱区005深。如果使沟槽比阱区005深，则电流会泄露到衬底。

发明内容

为了解决上述的两个问题和实现具有高驱动性能的低接通电阻的横向MOS晶体管，提出了本发明。具有高驱动性能的横向MOS晶体管包括形成于沟槽上的栅电极，沟槽的纵向(lengthwise)方向与栅极长度方向(沟道长度方向)平行，且其每单位平面面积具有长的栅宽度。本发明的横向MOS晶体管获得了高的驱动性能，而没有增加平面元件面积。

本发明提供：

一种半导体器件，包括：第一沟槽区，其中其纵向方向与栅极长度方向平行的沟槽形成在半导体衬底的表面上；第二沟槽区和第三沟槽区，设置在与第一沟槽区的凹面部分的底表面相同的平面上，以在第一沟槽区的纵向上分别与第一沟槽区的两端接触；第二导电类型的阱区，形成于第一沟槽区、第二沟槽区和第三沟槽区的至少之一中；栅绝缘膜，设置在第一沟槽区中；栅电极，设置在栅绝缘膜上并与之接触；以及第一导电类型的源区和漏区，将它们设置得比第一沟槽区和第二沟槽区和第三沟槽区中的阱区浅。

根据本发明，在其中形成具有沟槽的栅电极的MOS晶体管中，沟道部分两端中一端的整个表面和其另一端的整个表面分别与源区和漏区充分接触。因此，增加了接触面积，且因此减小了晶体管的接通电阻。

附图说明

在附图中：

图1A至1C是示出本发明实施例的基本结构的图，其中：图1A是平面图；图1B是沿着图1A的线1A-1A′得到的截面图；且图1C是沿着图1A的线1A-1A′和线1B-1B′得到的透视图；

图2A至2D是示出常规实施例的图，其中：图2A是平面图；图2B是沿着图2A的线2A-2A′得到的截面图；图2C是沿着图2A的线2B-2B′得到的截面图，其中箭头表示电流；且图2D是沿着图2A的线2C-2C′得到的截面图，其中箭头表示电流；

图3是图2A至2D的源区001或漏区002的透视图；

图4A至4F是示出根据本发明的制造步骤的透视图；

图5是包括根据本发明的DDD结构的实施例的透视图；

图6是包括根据本发明的LDMOS结构的实施例的透视图；

图7A和7B是在沟槽深度较浅情况下的截面图，其中：图7A是在多方向倾斜的离子注入后即刻的截面图；且图7B是其中在多方向倾斜的离子注入之后进行离子热扩散的截面图；

图8A和8B是在沟槽深度深且离子注入角度θ大的情况下的截面图，其中：图8A是在多方向倾斜的离子注入后即刻的截面图；且图8B是其中在多方向倾斜的离子注入之后进行离子热扩散的截面图；

图9是在具有深的沟槽深度和小的离子注入角度θ的离子注入后即刻的截面图；以及

图10A至10E示出了利用外延技术和倾斜的离子注入方法制造阱的方法，其中：图10A是其中对半导体衬底的表面进行离子注入的截面图；图10B是其中经由外延生长在图10A中示出的衬底表面上形成半导体膜的截面图；图10C是其中对图10B的结果形成沟槽结构的截面图；图10D是其中对图10C的结果进行多方向倾斜离子注入的截面图；以及图10E是其中对图10D的结果进行热扩散的截面图。

具体实施方式

实施例1

图1A至1C示出了本发明的典型实施例。在此，图1A是平面图，图1B是沿着图1A的线1A-1A′得到的截面图；且图1C是沿着图1A的线1A-1A′和线1B-1B′得到的透视图。在此，在图1A中，沟槽上的栅电极003和栅绝缘膜004是透明的以使得易于观察。粗线表示栅电极003的边缘。而且，图1C是自源区001看到的图。在该图中，为了三维地示出源和漏结构，没有省略金属互连。该图示出了以线1A-1A′作为其中心的对称结构。因此，自漏区002看到的图与图1C相同。注意，在本发明实施例的说明中选用对称结构易于理解；然而，在实施本发明时对称不是必须的。

在下文中，将描述图1A至1C中示出的MOS晶体管的结构和根据制造步骤制造MOS晶体管结构的方法。图4A至4F示出了以与图1C相同的图为基础的图1A至1C中所示的MOS晶体管的制造步骤，且因为漏区002具有与源区001相同的结构，所以省略了漏区002。

首先，对第一导电类型例如N型或第二导电类型例如P型的表面进行蚀刻，如图4A所示，由此形成了第一沟槽区013、第二沟槽区014和第三沟槽区015，上述沟槽区具有凹面部分的底面008。其后，进行多方向的倾斜离子注入和杂质扩散，由此在第一沟槽区013、第二沟槽区014和第三沟槽区015中形成了第二导电类型例如P-型的阱区005，其构成晶体管的沟道。在此，关于形成阱区005的离子注入，在形成如图7A所示的沟槽区之后立即进行多方向的倾斜离子注入。当经由双向的倾斜离子注入017对沟槽的侧表面和底表面注入离子时，也经由正面和背面方向的倾斜离子注入(未示出)对沟槽的上表面和底表面注入了离子。然后，如图7B所示，经由热扩散使阱区005形成得比沟槽底部深。与其中在形成阱区005之后形成沟槽区的方法相比，沟槽可以可靠地形成得更深。因此，会增加每单位面积的栅宽度。从而，可以解决上述的问题。

然而，即使上述的方法对沟槽深度也有限制。当仅仅增加沟槽深度而不改变倾斜的离子注入的角度θ时，发现沟槽底部的区域中的侧表面的一部分没有被注入离子，如图8A所示。因此，甚至在热扩散之后，阱区005也没有围绕全部的沟槽，如图8B所示。另一方面，当为了将离子注入到沟槽底部区域中的沟槽侧表面上使得倾斜离子注入的角度θ较小时，离子没有充分地注入到沟槽侧表面上。结果，阱的离子浓度分布在热扩散之后没有变为恒定。

然而，通过使倾斜的离子注入与外延技术结合，沟槽宽度可以增加至超出限制。如图10A所示，对半导体衬底006的表面进行离子注入。然后，如图10B所示，经由外延生长淀积半导体膜。其后，如图10C所示形成沟槽结构，且如图10D所示进行多方向的倾斜离子注入。由于在外延层和半导体衬底之间存在离子注入层，所以经由热扩散可以形成围绕全部沟槽的阱，如图10E所示。利用这种方法，可以进一步增加沟槽宽度，且由此可以进一步增加每单位面积的栅宽度。

接下来，如图4B所示，对衬底表面进行热氧化，形成了栅绝缘膜004，且在其上淀积多晶硅膜以形成栅电极003。对多晶硅膜进行选择性蚀刻，以留下栅电极003，如图4C所示。

接下来，进行离子注入和杂质扩散。通过用栅电极003自对准，在没有被栅电极覆盖的第一沟槽区、第二沟槽区和第三沟槽区中形成第一导电类型例如N型的源区和漏区002，以获得图4D中示出的结构。在此，通过在多方向上进行倾斜的离子注入，在包括凸面部分007和凹面部分008的凸凹形结构的整个表面上形成了源区001和漏区002。因此，在栅电极003下面的晶体管沟道部分两端的整个表面直接与源区001接触。因此，沟道部分与源区001和漏区002之间的接触区大，这减小了接触电阻。从而，可以解决上述的其它问题。

随后，如图4E所示，淀积绝缘膜009，使其覆盖半导体衬底的整个表面。然后，对源区001和漏区002上的部分绝缘膜009进行蚀刻，由此暴露出部分源区001和漏区002。

接下来，如图4F所示，淀积电极膜以覆盖半导体衬底的整个表面。然后，通过蚀刻除去电极膜，而其一部分成为与源区001和漏区002连接的电极膜010。

最后，在图4F中示出的结构表面上形成钝化膜(未示出)。形成具有接触孔的源区001、栅电极003和漏区002。然后，引出各电极。结果，完成了具有高驱动性能和低接通电阻的横向MOS晶体管。

虽然取决于MOS晶体管的制造条件或元件工作条件，但当通过将第一沟槽区的凸面部分的宽度设置为约1,000

使MOS导通时，凸面部分的整个内部分进入耗尽态。结果，增强了子阈值特性。因此，减少了源和漏之间的泄露，这会降低阈值。结果，会进一步改善驱动性能。以上已描述了本发明的基本结构和制造方法。

在上文，用所谓平面MOS晶体管描述了本发明实施例；然而，对于平面MOS存在各种结构，目的是提高耐受电压。因此，在本发明中，通过利用DDD(双扩散的漏极)结构、LDMOS(横向双扩散MOS)结构等的常规技术，可以容易地提高耐受电压。在下文中，将解释这些。

实施例2

图5示出了本发明的实施例，其具有DDD结构。实施例2与实施例1的不同点仅在于：在形成源区001和漏区002之前使第三沟槽区015开口，并形成低水平的扩散区011，其包括在随后步骤中形成的漏区002。因此，完成了具有高耐受电压和低接通电阻的高驱动性能的MOS晶体管。

实施例3

图6示出了本发明的实施例，其具有LDMOS结构。实施例3与实施例1的不同点仅在于：在形成源区001和漏区002之前使第二沟槽区014开口，并形成了主体区012，其不包括在随后步骤中形成的漏区002，但增加了源区001。因此，完成了具有高耐受电压和低接通电阻的高驱动性能的MOS晶体管。

以上描述的是包括NMOS晶体管的本发明的实施例，其中第一导电类型是N型且第二导电类型是P型。利用本发明的这种实施例的结构，可以增强每单位平面面积的驱动性能，同时保持了与常用平面型M0S晶体管相同的耐受电压。因此，在不考虑阱区005的深度的情况下，凹面部分008的底表面可以形成得更深。因此，可以进一步提高驱动性能。而且，通过增加凸面部分的上表面和凹面部分的底表面之间的间隙，自动地降低了源区001和漏区002与阱区之间的接触电阻。因此可以有效改善每单位平面面积的驱动性能。不必说，在上述实施例中，可以通过使导电类型反型以相同方式来形成PMOS晶体管结构。然而，利用双阱方法，其中形成了用于形成PMOS晶体管的N阱区和用于形成NMOS晶体管的P阱区，可以容易地形成具有一个芯片的具有高驱动性能的CMOS结构。

此外，本发明不限制于以上的实施例，且在不脱离本发明本质的范围内可以修改来实施本发明。

Claims

1.一种半导体器件，包括：

第一沟槽区，其中，其纵向方向与栅极长度方向平行的沟槽形成在半导体衬底的表面上，所述沟槽中的每个沟槽具有侧表面、底表面和上表面，在所述侧表面、所述底表面和所述上表面下形成有沟道区；

第二沟槽区和第三沟槽区，设置在与第一沟槽区的凹面部分的底表面相同的平面上，以在所述栅极长度方向上与所述第一沟槽区的各个相对端相接触；

第二导电类型的阱区，形成在所述第一沟槽区、所述第二沟槽区和所述第三沟槽区中；

栅绝缘膜，设置在所述第一沟槽区中的每个沟槽的所述侧表面、所述底表面以及所述上表面上；

栅电极，设置在所述栅绝缘膜上；

第一导电类型的源区，其设置得比所述第一沟槽区和所述第二沟槽区的第一部分中的阱区浅；以及

第一导电类型的漏区，其设置得比所述第一沟槽区和所述第三沟槽区的第二部分中的阱区浅。

2.根据权利要求1的半导体器件，其中，所述半导体器件具有双扩散的漏极的结构。

3.根据权利要求1的半导体器件，其中，半导体器件具有横向双扩散MOS的结构。

4.根据权利要求1的半导体器件，其中，所述第一沟槽区中的凸面部分的宽度为

5.根据权利要求2的半导体器件，其中，所述第一沟槽区中的凸面部分的宽度为

6.根据权利要求3的半导体器件，其中，所述第一沟槽区中的凸面部分的宽度为

7.根据权利要求1的半导体器件，其中，所述半导体器件通过合并双阱技术形成。

8.根据权利要求2的半导体器件，其中，所述半导体器件通过合并双阱技术形成。

9.根据权利要求3的半导体器件，其中，所述半导体器件通过合并双阱技术形成。

10.根据权利要求4的半导体器件，其中，所述半导体器件通过合并双阱技术形成。

11.根据权利要求5的半导体器件，其中，所述半导体器件通过合并双阱技术形成。

12.根据权利要求6的半导体器件，其中，所述半导体器件通过合并双阱技术形成。

13.一种制造根据权利要求1的半导体器件的方法，包括步骤：

形成所述沟槽区；以及

通过多方向上的倾斜离子注入形成所述阱区。

14.一种制造根据权利要求1的半导体器件的方法，包括步骤：

形成所述沟槽区；以及

通过多方向上的倾斜离子注入形成所述源区和所述漏区。

15.一种制造根据权利要求1的半导体器件的方法，包括步骤：

经由离子注入在所述半导体衬底的表面上形成第二导电类型的半导体区；

经由外延生长，在所述半导体衬底的表面上形成半导体；以及

经由离子注入在经由外延生长形成的所述半导体的表面上形成第二导电类型的半导体区。