KR100750275B1 - 상부 표면상에 위치한 드레인 접촉으로의 저 저항 경로를 갖는 트렌치 ｄｍｏｓ 트랜지스터 구조, 및 이러한 트랜지스터 구조의 형성 방법 - Google Patents

상부 표면상에 위치한 드레인 접촉으로의 저 저항 경로를 갖는 트렌치 ｄｍｏｓ 트랜지스터 구조, 및 이러한 트랜지스터 구조의 형성 방법 Download PDF

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Abstract

본 발명은 게이트 트렌치(18)를 갖는 반도체에 관한 것이다.

Description

상부 표면상에 위치한 드레인 접촉으로의 저 저항 경로를 갖는 트렌치 ＤＭＯＳ 트랜지스터 구조, 및 이러한 트랜지스터 구조의 형성 방법{TRENCH DMOS TRANSISTOR STRUCTURE HAVING A LOW RESISTANCE PATH TO A DRAIN CONTACT LOCATED ON AN UPPER SURFACE, AND METHOD FOR FORMING THE SAME}
본 출원은, 이전에 출원(1999년 3월 1일에 출원)된 미국 가특허 출원, 제 60/122,762 호의 이익을 청구한다.
본 발명은 일반적으로 MOSFET 트랜지스터에 관한 것이며, 좀더 일반적으로는 트렌치(trench) 구조를 갖는 DMOS 트랜지스터에 관한 것이다.
DMOS{이중으로 확산된(Double diffused) MOS} 트랜지스터는, 트랜지스터 영역을 형성하기 위해서 동일한 에지(edge)로 정렬된 두 개의 순차적인 확산 단계를 사용하는 MOSFET(금속 산화막 반도체 전계 효과 트랜지스터 : Metal On Semiconductor Field Effect Transistor) 유형이다. 전형적으로, DMOS 트랜지스터는, 전력 집적회로 응용을 위해 고전압, 고전류 디바이스를 제공하기 위해 전력 트랜지스터로 사용된다. DMOS 트랜지스터는, 낮은 순방향 전압 강하가 필요할 때 단위 면적당 더 높은 전류를 제공한다.
전형적인 독립된 DMOS 회로는, 병렬로 제조된 두 개 이상의 개별 DMOS 트랜지스터 셀을 포함한다. 개별 DMOS 트랜지스터 셀은 공통 드레인 접촉(기판)을 공유하는 반면, 이들의 소스는 금속으로 서로 단락되어 있으며, 이들의 게이트는 폴리실리콘(polysilicon)에 의해 서로 단락되어 있다. 따라서, 비록 독립된 DMOS 회로가 더 작은 트랜지스터의 매트릭스로부터 구성되지만, 독립된 DMOS 회로는 마치 단일의 큰 트랜지스터인 것처럼 동작한다. 독립된 DMOS 회로에 있어서, 상기 트랜지스터 매트릭스가 게이트에 의해 턴 온(turn on)될 때 단위 면적 당 전도율(conductivity)을 최대화하는 것이 바람직하다.
DMOS 트랜지스터의 하나의 특정한 유형은, 채널이 수직으로 형성되며, 게이트가 소스와 드레인 사이에서 연장하는 트렌치(trench)에서 형성되는 소위 트렌치 DMOS 트랜지스터이다. 얇은 산화물 층으로 안쪽을 채우고(lined), 폴리실리콘으로 채워진 트렌치는 전류의 흐름을 덜 억제시키며, 이를 통해서 특정한 온-저항(on-resistance)의 더 낮은 값을 제공한다. 트렌치 DMOS 트랜지스터의 예는 미국 특허(제 5,072,266 호, 제 5,541,425 호 및 제 5,866,931 호)에서 개시되어 있다.
하나의 예는, 도 1의 단면도에서 도시된 저전압의 종래기술인 트렌치 DMOS 트랜지스터이다. 도 1에 도시된 바와 같이, 트렌치 DMOS 트랜지스터(10)는 강하게 도핑된(heavily doped) 기판(11)을 포함하며, 이 기판 상에 에피택셜(epitaxial) 층(12)이 형성되며, 이 에피택셜 층(12)은 기판(11)보다 좀더 약하게 도핑된다. 금속성 층(13)이 기판(11)의 바닥에 형성되며, 이것은 기판(11)에 전기 접촉(14)이 이뤄지게 한다. 당업자에게 알려진 바와 같이, DMOS 트랜지스터는 소스 영역(16a, 16b, 16c 및 16d) 및 바디(body) 영역(15a 및 15b)을 또한 포함한다. 에피택셜 영역(12)은 드레인 역할을 한다. 도 1에 도시된 예에서, 기판(11)은 N-타입 불순물로 상대적으로 강하게 도핑되어 있으며, 에피택셜 층(12)은 N-타입 불순물로 상대적으로 약하게 도핑되어 있으며, 소스 영역(16a, 16b, 16c 및 16d)은 N-타입 불순물로 상대적으로 강하게 도핑되어 있으며, 바디 영역(15a 및 15b)은 P-타입 불순물로 상대적으로 강하게 도핑되어 있다. 도핑된 다결정(polycrystalline) 실리콘 게이트 전극(18)이 트렌치 내에 형성되며, 게이트 전극(18)을 포함하는 트렌치의 바닥 및 측면 상에 형성된 게이트 유전체 층(17)에 의해 다른 영역들로부터 전기적으로 절연된다. 트렌치는 약하게 도핑된 기판(11)으로 연장되어, 약하게 도핑된 에피택셜 층(12)을 통한 캐리어(carrier)의 흐름에 의해 야기된 임의의 저항을 감소시키지만, 이러한 구조는 또한 트랜지스터의 드레인-소스간 항복 전압(breakdown voltage)을 제한한다. 드레인 전극(14)은 기판(11)의 후면에 연결되며, 소스 전극(22)은 소스 영역(16) 및 바디 영역(15)에 연결되며, 게이트 전극(19)은 트렌치를 채우는 폴리실리콘(18)에 연결된다.
트렌치 DMOS 디바이스의 또 다른 예는 미국 특허(제 4,893,160 호)에서 개시되며, 도 2의 단면도에 도시되어 있다. 도 2에 도시된 바와 같이, 트렌치 DMOS 디바이스(30)는, 금속성 기판 전극(13), 기판(11), 에피택셜 영역(12), 바디 영역(15a 및 15b) 및 소스 영역(16a, 16b, 16c 및 16d)을 포함한다. 그러나, 도 1에 도시된 디바이스와 비교할 때, N+ 영역(39)이 트렌치(36)의 하부측 및 바닥을 따라 추가되거나, 대안적으로는 단지 트렌치(36)의 바닥을 따라서 추가된다. 이 구조는, 캐리어가 트렌치의 바닥의 강하게 도핑된 영역을 통해 흐르게 하고 이를 통해 국부 저항을 감소시킴으로써 디바이스 성능을 향상시킨다.
트렌치 DMOS 디바이스에 대한 추가적인 개선을 제공하는 것이 바람직할 것이다. 예컨대, 낮은 온-저항을 제공하며, 제조하기에 상대적으로 간단하며 저가인 트렌치 DMOS 디바이스가 필요하다.
본 발명에 따라서, 반도체 디바이스는, 제 1 전도성 유형의 불순물을 갖는 제 1 농도(concentration)로 도핑된 반도체 물질의 제 1 영역을 포함한다. 제 1 영역 내에 형성된 게이트 트렌치는 측면 및 바닥을 갖는다. 드레인 액세스 트렌치는 또한 제 1 영역 내에 형성되며, 이것은 측면 및 바닥을 또한 갖는다. 반도체 물질의 제 2 영역은 제 1 영역 내에 위치되며, 게이트 트렌치에 인접하고 게이트 트렌치의 바닥 근처에 위치된다. 제 2 영역은 드레인 액세스 트렌치에 인접하며 드레인 액세스 트렌치의 바닥 근처인 곳으로 연장한다. 제 2 영역은 제 1 전도성 유형이며, 제 1 영역보다 더 큰 불순물 농도를 갖는다. 게이트 전극이 게이트 트렌치 내에 형성된다. 게이트 유전 물질 층은 제 1 및 제 2 영역으로부터 게이트 전극을 절연시킨다. 반도체 물질의 드레인 영역은 드레인 액세스 트렌치 내에 위치된다. 드레인 영역은 제 1 전도성 유형이며, 제 1 영역보다 더 큰 불순물 농도를 갖는다. 소스 영역은 제 1 반도체 영역의 표면상에 형성되며, 바디 영역은 소스 영역 아래의 제 1 영역 내에 형성된다. 바디 영역은 제 1 전도성 유형과 반대인 제 2 전도성 유형을 갖는다.
도 1 및 도 2 각각은 종래의 DMOS 트랜지스터의 단면도.
도 3은 본 발명에 따라 구성된 DMOS 트랜지스터의 일 실시예에 대한 단면도.
도 4는 본 발명에 따라 구성된 DMOS 트랜지스터의 대안적인 실시예를 도시한 도면.
도 5a 내지 도 5d는 도 4에 도시된 DMOS 트랜지스터를 형성하는 공정 단계 시퀀스를 예시한 도면.
도 6 내지 도 8은, 본 발명에 따라 구성된 복수의 DMOS 트랜지스터가 배치될 여러 기하학적 외형(geometry)에 대한 평면도.
도 3은 본 발명에 따라 구성된 트렌치 DMOS 트랜지스터(100)의 일 실시예를 도시한다. 이 구조의 하나의 주목할 만한 장점은, 이 구조는 자체-절연(self-isolated)되어있기 때문에 독립된 구성요소에서 뿐만 아니라 집적회로에서도 사용될 수 있다는 점이다. 도 3에 도시된 바와 같이, 트렌치 DMOS 트랜지스터(100)는 기판(25), 강하게 도핑된 감춰진(buried) 층(11), 및 에피택셜 층(12)을 포함하며, 에피택셜 층(12)은 감춰진 층(11)보다 좀더 약하게 도핑된다. 기판(25)은 N-타입 또는 P-타입일 수 있는 반면, 기판이 집적회로에 통합될 때에는 P-타입 기판이 바람직할 것이다. DMOS 트랜지스터는 소스 영역(16a 및 16b) 및 바디 영역(15a 및 15b)을 또한 포함한다. 당업자에게 알려진 바와 같이, 바디영역은 전형적으로 더 깊고 좀더 강하게 도핑된 영역과 얕고 좀더 약하게 도핑된 영역을 포함할 것이다. 도 3에 도시된 예에서, 감춰진 층(11)은 N-타입 불순물로 상대적으로 강하게 도핑되며, 에피택셜 층(12)은 N-타입 불순물로 상대적으로 약하게 도핑되며, 소스 영역(16a 및 16b)은 N-타입 불순물로 상대적으로 강하게 도핑되며, 바디 영역(15a 및 15b)은 P-타입 불순물로 상대적으로 강하게 도핑되고 상대적으로 약하게 도핑된 부분을 포함한다. 트렌치 내에 형성된, 다결정 실리콘 게이트 전극(18)은, 게이트 전극(18)을 포함하는 트렌치의 바닥 및 측면 상에 형성된 게이트 유전체 층(17)에 의해 다른 영역들로부터 전기적으로 절연된다. 트렌치는 크게 도핑된 감춰진 층(11)으로 연장한다. 도 1 및 도 2에 도시된 종래의 구조와는 대조적으로, 이 디바이스에서, 드레인은 구조의 후면이 아닌 전면(top surface) 상에 위치된다. 좀더 상세하게, 드레인 액세스 영역(26)은 디바이스의 전면으로부터 강하게 도핑된 감춰진 층(11)으로 연장한다. 드레인 액세스 영역(26)은 강하게 도핑되며, 감춰진 층(11)과 동일한 전도성 유형이다. 드레인 액세스 영역은 강하게 도핑된 감춰진 층(11)으로부터 드레인 전극(14)으로의 저 저항 경로를 제공한다. 결국, 도 1 및 도 2에 도시된 디바이스와 유사하게, 소스 전극(22)은 소스 영역(16)과 바디 영역(15)에 연결되며, 게이트 전극(19)은 트렌치를 채우는 폴리실리콘(18)에 연결된다.
도 3에 도시된 디바이스 구조가 갖는 하나의 문제점은, 이것이 본래 생산하는데 고가인 에피택셜 층, 즉 에피택셜 감춰진 층(11)의 증착을 필요로 하기 때문에 제조하는데 상대적으로 고가일 수 있다는 점이다. 복수의 DMOS 트랜지스터를 갖는 집적회로로 도 4에 도시된 본 발명의 또 다른 실시예에서, 에피택셜 감춰진 층(11)은, 디바이스의 제조가 상당히 간략화되도록 제거된다. 도 4에 도시된 바와 같이, 트렌치 DMOS 트랜지스터(100)는 기판(25)을 포함하며, 여기에 디바이스가 형성된다. 이전에 도시된 구조와 유사하게, 도 4에 도시된 DMOS 트랜지스터는 소스 영역(16a, 16b, 16c 및 16d) 및 바디 영역(15a 및 15b)을 포함한다. 도 4에 도시된 예에서, 기판(25)은 N-타입 불순물로 도핑되며(비록, 대안적으로 P-타입 불순물이 사용될 수 있지만), 소스 영역(16a, 16b, 16c 및 16d)은 N-타입 불순물로 상대적으로 강하게 도핑되며, 바디 영역(15a 및 15b)은 P-타입 불순물로 상대적으로 강하게 도핑된다. 다결정 실리콘 게이트 전극(18a, 18b, 18c 및 18d)은 각각 게이트 트렌치 내에 형성된다. 게이트 전극(18a, 18b, 18c 및 18d)은, 각각의 게이트 트렌치의 하부 및 측면 상에 형성된 게이트 유전체 층(17a, 17b, 17c 및 17d)에 의해 다른 영역들로부터 전기적으로 절연된다. 드레인 액세스 영역(26a, 26b 및 26c)을 한정하는 추가적인 트렌치들은 또한 디바이스의 전면으로부터 연장한다.
드레인에 대한 저 저항 경로는, 게이트 트렌치 및 드레인 액세스 트렌치의 하부측 및 바닥을 따라서 강하게 도핑된 영역을 추가하거나, 대안적으로는 게이트 트렌치 및 드레인 액세스 트렌치의 바닥을 따라서만 강하게 도핑된 영역을 추가함으로써 제공된다. 강하게 도핑된 영역은 측면으로 융합하여(merge laterally), 각 게이트 트렌치의 바닥으로부터 이것과 관련된 드레인 액세스 트렌치로 연장하는 연속적인 강하게 도핑된 영역(39)을 형성한다. 드레인 액세스 영역(26)은 강하게 도핑된 영역(39)과 동일한 전도성 유형의 불순물로 강하게 도핑된다. 드레인 액세스 영역(26)은 강하게 도핑된 영역(39)으로부터 디바이스의 전면에 위치한 드레인 전극(14)으로의 저 저항 경로를 제공한다.
도 5와 연계하여 좀더 상세하게 논의될 바와 같이, 강하게 도핑된 영역(39)은, 게이트 트렌치 및 드레인 액세스 트렌치가 폴리실리콘으로 채워지기 이전에 이들을 통해서 인(phosphorous)과 같은 종류를 확산시킴으로써 형성된다. 게이트 및 드레인 액세스 트렌치는, 이들 사이에 확산하는 불순물이 트렌치와 드레인 전극 사이에 연속적인 저 저항 경로를 형성하도록 서로 융합하게 되도록 서로 충분히 근접해 있어야 한다.
이전에 언급된 바와 같이, 도 4에 도시된 구조는, 도 3에 도시된 층(11)과 같은 강하게 도핑된 에피택셜 감춰진 층에 대한 필요를 유리하게 제거한다.
도 3 및 도 4에 도시된 본 발명의 DMOS 디바이스는, 증착 및 에칭(etching) 단계가 적절히 변형된 종래의 처리 기술에 따라서 제조될 것이다. 예컨대, 도 4의 디바이스는 확산 단계에서 바디(15a 및 15b) 및 소스 영역(16a 내지 16d)을 형성하고, 에칭 단계에서 게이트 및 드레인 액세스 트렌치를 형성함으로써 시작된다. 이러한 단계에 관한 추가적인 상세한 사항은, 예컨대 이전에 언급된 미국 특허(제 4,893,160 호)에서 볼 수 있다. 다음으로, 이산화실리콘 층과 같은 유전체 층(17)이 트렌치에서 성장되며, 그 다음에 예컨대 인과 같은 확산제(diffusing species)가 이온 주입(ion implantation)과 같은 기술을 통해 트렌치의 바닥에 삽입된다. 그런 다음, 확산제는 확산되어, 연속적인 강하게 도핑된 영역(39)을 형성한다. 도 5a는 이러한 제조 단계의 말미에서의 구조를 도시한다.
다음으로, 도 5b에 도시된 바와 같이, 게이트 트렌치 및 드레인 액세스 트렌치는 폴리실리콘으로 채워진다. 당업자에게 잘 알려진 바와 같이, 폴리실리콘은 주어진 깊이의 좁은 트렌치를 이와 동일한 깊이의 더 넓은 트렌치보다 더 빠르게 채울 것이다. 따라서, 도면에 도시된 실시예들과 같은 본 발명의 일부 실시예에서, 게이트 트렌치의 폭보다 더 크게 드레인 액세스 트렌치의 폭을 만드는 것이 바람직할 것이다. 이처럼, 도 5b에 도시된 바와 같이, 게이트 트렌치가 폴리실리콘으로 채워질 때, 드레인 액세스 트렌치는 단지 부분적으로 채워진 채 유지될 것이다. 어느 경우에나, 게이트 트렌치가 폴리실리콘으로 채워진 후, 드레인 액세스 트렌치에 있는 폴리실리콘은 등방성(isotropic) 에칭 공정에서 제거된다. 후속적인 에칭 공정은 드레인 액세스 트렌치의 안쪽을 채우고 있는(lining) 실리콘 산화물 층을 제거하기 위해서 사용된다. 다음으로, 도 5d에 도시된 바와 같이, 드레인 액세스 트렌치는 N-타입으로 도핑된 폴리실리콘으로 채워져 드레인 액세스 영역(26)을 형성한다.
도 6 내지 도 8은 본 발명의 복수의 DMOS 트랜지스터가 배치될 수 있는 여러 표면의 기하학적인 외형에 대한 평면도를 도시한다. 이 배치는 드레인 액세스 셀(40) 및 트랜지스터 셀(50)을 포함한다. 드레인 액세스 셀(40)은, 저 저항 경로에 의해 상호 연결되는 드레인 액세스 트렌치와 그 인접한 게이트 트렌치에 의해 한정된 구조를 나타낸다. 트랜지스터 셀(50)은, 게이트 트렌치, 소스 영역 및 바디 영역을 포함하는 종래의 DMOS 트랜지스터 구조에 의해 한정된 구조를 나타낸다. 이러한 기하학적인 외형 또는 임의의 다른 기하학적인 외형이 사용될 수 있는 반면, 도 6에 도시된 8각형 배치는, 이것이 트랜지스터 셀 및 드레인 액세스 셀에 의해 점유되는 상대적인 면적이 최소 디바이스 온-저항이 달성될 수 있도록 서로에 대해 독립적으로 조정될 수 있게 하기 때문에 특히 유리하다.
상술한 바와 같이, 본 발명은 트렌치(trench) 구조를 갖는 DMOS 트랜지스터에 응용된다.

Claims (19)

  1. 제 1 전도성(conductivity) 유형의 불순물을 갖는 제 1 농도(concentration)로 도핑된 반도체 물질의 제 1 영역과;
    상기 제 1 영역 내에 형성되며, 측면과 바닥을 갖는 게이트 트렌치(trench)와;
    상기 제 1 영역 내에 형성되며, 측면과 바닥을 갖는 드레인 액세스 트렌치와;
    상기 제 1 영역 내에 위치하며, 상기 게이트 트렌치에 인접하고 상기 게이트 트렌치의 상기 바닥 근처에 위치하며, 상기 드레인 액세스 트렌치에 인접하고 상기 드레인 액세스 트렌치의 상기 바닥 근처로 연장하는 반도체 물질의 제 2 영역으로서, 상기 제 1 전도성 유형이며, 상기 제 1 영역보다 더 높은 불순물 농도를 갖는, 반도체 물질의 제 2 영역과;
    상기 게이트 트렌치 내의 게이트 전극과;
    상기 게이트 전극을 상기 제 1 및 제 2 영역으로부터 절연시키는 게이트 유전 물질 층과;
    상기 드레인 액세스 트렌치 내에 위치되며, 상기 제 1 전도성 유형이며, 상기 제 1 영역보다 더 높은 불순물 농도를 갖는 반도체 물질의 드레인 영역과;
    상기 제 1 영역의 표면상에 형성된 소스 영역과;
    상기 소스 영역 아래의 상기 제 1 영역 내에 위치하며, 상기 제 1 전도성 유형과 반대인 제 2 전도성 유형을 갖는 바디 영역을,
    포함하는 반도체 디바이스.
  2. 제 1항에 있어서, 상기 게이트 전극은 전도성 물질로 형성되는, 반도체 디바이스.
  3. 제 2항에 있어서, 상기 전도성 물질은, 알루미늄, 알루미늄 합금, 다결정(polycrystalline) 실리콘, 내화금속(refractory metal) 및 다결정 실리콘과 내화금속의 조합으로 구성된 물질의 그룹으로부터 선택되는, 반도체 디바이스.
  4. 제 3항에 있어서, 상기 게이트 유전체는 상기 트렌치의 상기 측면 및 바닥을 따라서 위치되는, 반도체 디바이스.
  5. 제 1항에 있어서, 상기 제 1 영역이 위에 위치되는 반도체 기판을 더 포함하는, 반도체 디바이스.
  6. 제 5항에 있어서, 상기 반도체 기판은 상기 제 1 전도성 유형으로 도핑되는, 반도체 디바이스.
  7. 제 1항에 있어서, 상기 제 1 영역은 반도체 기판인, 반도체 디바이스.
  8. 제 1항에 있어서, 상기 제 2 영역은 상기 게이트 트렌치 및 상기 드레인 액세스 트렌치 아래에서 형성되며, 상기 트렌치의 바닥 위에서 연장하는, 반도체 디바이스.
  9. 제 1항에 있어서, 상기 드레인 액세스 트렌치는 상기 게이트 트렌치보다 더 큰 폭을 갖는, 반도체 디바이스.
  10. 제 1 전도성 유형의 불순물을 갖는 제 1 농도로 도핑되며, 드레인 영역 역할을 하는 반도체 물질의 제 1 영역을 포함하는 아티클(article)을 제공하는 단계와;
    상기 제 1 영역 내에 있으며, 측면과 바닥을 갖는 게이트 트렌치를 에칭하는 단계와;
    상기 제 1 영역 내에 있으며, 측면과 바닥을 갖는 드레인 액세스 트렌치를 에칭하는 단계와;
    상기 제 1 영역의 표면상에 소스 영역을 형성하는 단계와;
    상기 소스 영역 아래의 상기 제 1 영역 내에 있으며, 상기 제 1 전도성 유형과 반대인 제 2 전도성 유형을 갖는 바디 영역을 형성하는 단계와;
    상기 게이트 트렌치의 안쪽을 채우는(lines) 유전 물질을 증착시키는 단계와;
    상기 제 1 영역 내에 있으며, 상기 게이트 트렌치에 인접하고, 상기 게이트 트렌치의 상기 바닥 근처에 위치되며, 상기 드레인 액세스 트렌치에 인접하고 상기 드레인 액세스 트렌치의 바닥 근처로 연장하는 반도체 물질의 제 2 영역을 형성하는 단계로서, 상기 제 2 영역은 상기 제 1 전도성 유형이며, 상기 제 1 영역보다 더 높은 불순물 농도를 갖는, 반도체 물질의 제 2 영역 형성 단계와;
    상기 게이트 트렌치 내에 게이트 전극을 증착시키는 단계와;
    상기 드레인 액세스 트렌치 내에 반도체 물질을 증착시키는 단계로서, 상기 드레인 액세스 트렌치를 채우는 상기 반도체 물질은 상기 제 1 전도성 유형이며, 상기 제 1 영역보다 더 높은 불순물 농도를 갖는, 반도체 물질 증착 단계를,
    포함하는 반도체 디바이스 형성 방법.
  11. 제 10항에 있어서, 상기 반도체 물질의 제 2 영역을 형성하는 단계는, 상기 게이트 트렌치 및 상기 드레인 액세스 트렌치를 통해서 상기 제 1 전도성 유형의 불순물 물질을 확산하는 단계를 포함하는, 반도체 디바이스 형성 방법.
  12. 제 10항에 있어서, 상기 확산 단계는, 상기 제 1 전도성 유형의 연속적인 경로가 형성되도록 상기 게이트 트렌치 및 상기 드레인 액세스 트렌치를 통해서 확산하는 물질이 중첩되게 하는데 충분한, 반도체 디바이스 형성 방법.
  13. 제 10항에 있어서, 상기 게이트 전극은 전도성 물질로 형성되는, 반도체 디바이스 형성 방법.
  14. 제 13항에 있어서, 상기 전도성 물질은, 알루미늄, 알루미늄 합금, 다결정 실리콘, 내화금속 및 다결정 실리콘과 내화금속의 조합으로 구성되는 물질의 그룹으로부터 선택되는, 반도체 디바이스 형성 방법.
  15. 제 10항에 있어서, 상기 게이트 유전 물질은 상기 게이트 트렌치의 상기 측면 및 바닥을 따라서 위치되는, 반도체 디바이스 형성 방법.
  16. 제 10항에 있어서, 상기 아티클은 상기 제 1 영역이 위에 위치되는 반도체 기판을 포함하는, 반도체 디바이스 형성 방법.
  17. 제 16항에 있어서, 상기 반도체 기판은 상기 제 1 전도성 유형으로 도핑되는, 반도체 디바이스 형성 방법.
  18. 제 10항에 있어서, 상기 제 2 영역은 상기 게이트 트렌치 및 상기 드레인 액세스 트렌치 아래에 형성되며, 상기 트렌치의 상기 바닥 위로 연장하는, 반도체 디바이스 형성 방법.
  19. 제 10항에 있어서, 상기 드레인 액세스 트렌치는 상기 게이트 트렌치보다 더 큰 폭을 갖는, 반도체 디바이스 형성 방법.
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