JP2003536241A - ドレイン電極への低抵抗パスが上面に配設されたトレンチｄｍｏｓトランジスタ構造 - Google Patents

ドレイン電極への低抵抗パスが上面に配設されたトレンチｄｍｏｓトランジスタ構造

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Abstract

(57)【要約】 ゲートトレンチ（１８）を備える半導体。

Description

【発明の詳細な説明】
【０００１】 関連出願の記載 本出願は、１９９９年３月１日に出願された米国特許仮出願第６０／１２２，
７６２号の利益を主張するものである。
【０００２】 発明の分野 本発明は、一般的にはＭＯＳＦＥＴトランジスタ、特に、トレンチ構造を有す
るＤＭＯＳトランジスタに関するものである。
【０００３】 背景技術 ＤＭＯＳ（Double diffused ＭＯＳ：二重拡散金属酸化物半導体）トランジ
スタは、トランジスタ領域を形成するため、同じ開口部に連続した二つの拡散ス
テップを適用したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect
Transistor：金属酸化物半導体電界効果トランジスタ）の一形態である。 Ｄ
ＭＯＳトランジスタは、一般的に、パワー集積回路に使用され、高圧高電流デバ
イスのパワートランジスタとして用いられる。ＤＭＯＳトランジスタは、順方向
の低い電圧降下が要求される場合に、単位面積当り高い電流を供給する。
【０００４】 一般的な離散ＤＭＯＳ回路は、並列に形成された二つ以上のＤＭＯＳトランジ
スタセルを備えている。それぞれのＤＭＯＳトランジスタセルはドレイン電極（
基板）を共有し、これらＤＭＯＳトランジスタセルのソースは全て金属によって
短絡され、また、これらＤＭＯＳトランジスタセルのゲートは全てポリシリコン
によって短絡されている。従って、離散ＤＭＯＳ回路は比較的小さなトランジス
タのマトリックスで構成されているが、あたかも単一の大きなトランジスタのよ
うに働く。離散ＤＭＯＳ回路の場合、トランジスタのマトリックスがゲートによ
ってオン状態にされたとき、単位面積当たりの導電率を最大にすることが望まし
い。
【０００５】 特殊な構成であるＤＭＯＳトランジスタとして、いわゆるトレンチを備えるト
レンチＤＭＯＳトランジスタがあり、チャンネルは垂直に形成され、ゲートはソ
ースとドレインとの間にまで達するトレンチに形成される。薄い酸化物層で覆わ
れ、ポリシリコンで充填されたトレンチは、規制することなく電流を流すことが
でき、したがってオン抵抗の値を低くすることができる。トレンチＤＭＯＳトラ
ンジスタの例は、米国特許第５，０７２，２６６号、同第５，５４１，４２５号
及び同第５，８６６，９３１号明細書に開示されている。
【０００６】 ＦＩＧ．１は、従来の低電圧トレンチＤＭＯＳトランジスタの横断面を示す図
である。ＦＩＧ．１に示すように、トレンチＤＭＯＳトランジスタ１０は、高濃
度にドーピング処理された基板１１を有し、基板１１上には、基板１１より低濃
度にドーピング処理されたエピタキシャル層１２が形成されている。基板１１の
底部には金属層１３が形成され、基板１１と電極１４が電気的に接続されている
。当業者には明らかなように、ＤＭＯＳトランジスタは、ソース領域１６ａ、１
６ｂ、１６ｃ、１６ｄ及びボディ領域１５ａ、１５ｂを備えている。エピタキシ
ャル領域すなわちエピタキシャル層１２はドレインとして機能する。ＦＩＧ．１
に示す例では、基板１１はＮ型ドーパントによって比較的高濃度にドーピング処
理され、エピタキシャル層１２はＮ型ドーパントによって比較的低濃度にドーピ
ング処理され、ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄはＮ型ドーパントに
よって比較的高濃度にドーピング処理され、またボディ領域１５ａ、１５ｂはＰ
型ドーパントによって比較的高濃度にドーピング処理されている。また、トレン
チＤＭＯＳトランジスタ１０のトレンチには、ドーピング処理された多結晶シリ
コンより成るゲート電極１８形成され、ゲート電極１８を有するトレンチの底部
及び壁部に形成されたゲート絶縁層１７によって他の領域から電気的に絶縁され
ている。トレンチは、高濃度にドーピング処理された基板１１内にまで達し、低
濃度にドーピング処理されたエピタキシャル層１２を介するキャリアの流れによ
って生じるすべての抵抗を低減する。しかし、この構造は、トランジスタのドレ
イン−ソース降伏電圧を制限する。電極１４すなわちドレイン電極１４は基板１
１の底部に接続され、ソース電極２２はソース領域１６及びボディ領域１５に接
続され、またゲート電極１９はトレンチを充填するポリシリコン１８に接続され
ている。
【０００７】 ＦＩＧ．２は、米国特許第４，８９３，１６０号に開示されているトレンチＤ
ＭＯＳトランジスタの他の具体例の横断面を示す図である。ＦＩＧ．２に示すよ
うに、トレンチＤＭＯＳデバイス３０は、金属より成る基板電極１３と、基板１
１と、エピタキシャル領域１２と、ボディ領域１５ａ、１５ｂと、ソース領域１
６ａ、１６ｂ、１６ｃ、１６ｄを備えている。ＦＩＧ．１に示すデバイスと比較
すると、トレンチ３６の下方両側及び底部付近のエピタキシャル領域１２に、あ
るいはトレンチ３６の底部付近のエピタキシャル領域１２にＮ＋領域３９が付加
されている。このような構造のもとでは、トレンチの底部付近の高濃度にドーピ
ング処理された領域にキャリアを流すことによってデバイスの性能を改善し、局
部抵抗を低減する。
【０００８】 トレンチＤＭＯＳデバイスをさらに改良することが望ましい。例えば、オン抵
抗が低く比較的単純な構造でしかも安く製造できるトレンチＤＭＯＳデバイスが
要求される。
【０００９】 発明の概要 本発明によれば、半導体デバイスは、第１の導電型のドーパントによって第１
の濃度にドーピング処理された半導体材料の第１の領域を備えている。上記第１
の領域内に形成されたゲートトレンチは、両側部及び底部を有する。上記第１の
領域内に形成されたドレインアクセストレンチは、両側部及び底部を有する。上
記第１の領域より高いドーパント濃度を有する上記第１の導電型の半導体材料の
第２の領域が上記第１の領域内の上記ゲートトレンチの上記底部及び上記ドレイ
ンアクセストレンチの上記底部に亘って隣接して配設されている。上記ゲートト
レンチ内にはゲート電極が形成されている。ゲート絶縁材料の層は、上記第１、
第２の領域から上記ゲート電極を絶縁する。上記第１の領域より高いドーパント
濃度を有する上記第１の導電型の半導体材料のドレイン領域が上記ドレインアク
セストレンチ内に配設されている。ソース領域が上記半導体材料の第１の領域の
表面に形成されている。上記第１の導電型と異なる第２の導電型のボディ領域が
上記第１の領域内の上記ソース領域の真下に形成されている。
【００１０】 発明の詳細な説明 ＦＩＧ．３は、本発明に係るトレンチＤＭＯＳトランジスタ１００の一実施形
態の横断面を示す図である。この構造によって得られるの一つの重要な利点は、
この構造が自己絶縁されるので、別々の構成部品においてだけでなく、集積回路
においても使用できることにある。ＦＩＧ．３に示すように、トレンチＤＭＯＳ
トランジスタ１００は、基板２５、高濃度にドーピング処理された埋込層１１及
びこの埋込層１１より低濃度にドーピング処理されたエピタキシャル層１２を備
えている。基板２５はＮ型又はＰ型であるが、トレンチＤＭＯＳトランジスタ１
００が集積回路に組み込まれるときにはＰ型基板が好ましい。トレンチＤＭＯＳ
トランジスタ１００は、また、ソース領域１６ａ、１６ｂ及びボディ領域１５ａ
、１５ｂを備えている。当業者には明らかなように、一般的には、ボディ領域は
、比較的深くて高濃度にドーピング処理された領域及び比較的浅くて低濃度にド
ーピング処理された領域を備えている。ＦＩＧ．３に示す実施の形態では、埋込
層１１はＮ型ドーパントによって比較的高濃度にドーピング処理され、エピタキ
シャル層１２はＮ型ドーパントによって比較的低濃度にドーピング処理され、ソ
ース領域１６ａ、１６ｂはＮ型ドーパントによって比較的高濃度にドーピング処
理され、またボディ領域１５ａ、１５ｂは、Ｐ型ドーパントによって比較的高濃
度にドーピング処理されている部分と比較的低濃度にドーピング処理されている
部分とを備えている。トレンチ内に形成されている多結晶シリコンゲート電極１
８は、ゲート電極１８を収容しているトレンチの底部及び両側部に形成されてい
るゲート絶縁層１７によって他の領域から電気的に絶縁されている。トレンチは
、高濃度にドーピング処理された埋込層１１内にまで達している。ＦＩＧ．１及
びＦＩＧ．２に示す従来の構造と異なって、このデバイスでは、ドレインは構造
体の底部ではなく、上部に配設されている。具体的には、ドレインアクセス領域
２６は、デバイスの上部から高濃度にドーピング処理された埋込層１１にまで達
している。ドレインアクセス領域２６は、高濃度にドーピング処理され、、埋込
層１１と同じ導電性型である。ドレインアクセス領域２６は、高濃度にドーピン
グ処理された埋込層１１からドレイン電極１４にまで達する低抵抗パスを構成し
ている。さらに、ＦＩＧ．１及びＦＩＧ．２に示すデバイスと同様に、ソース電
極２２は、ソース領域１６及びボディ領域１５に接続され、また、ゲート電極１
９は、トレンチを充填するポリシリコン１８に接続されている。
【００１１】 ＦＩＧ．３に示すデバイス構造における問題点の一つには、形成するのに本質
的に費用のかかるエピタキシャル層すなわちエピタキシャル埋込層１１の堆積を
必要とするので、トレンチＤＭＯＳトランジスタ１００を製造するにあたって比
較的高価となるということがある。多数のＤＭＯＳトランジスタを備えた集積回
路としてＦＩＧ．４に示す本発明の他の実施形態では、デバイスの製作を相当に
単純化するためにエピタキシャル埋込層１１は構成されていない。ＦＩＧ．４に
示すように、トレンチＤＭＯＳトランジスタ１００は、デバイスを形成する基板
２５を備えている。上述した構造と同様に、ＦＩＧ．４に示すＤＭＯＳトランジ
スタは、ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄ及びボディ領域１５ａ、１
５ｂを備えている。ＦＩＧ．４に示す実施の形態では、基板２５は、Ｎ型ドーパ
ントによってドーピング処理されているが（Ｎ型の代りにＰ型ドーパントを用い
ることもできる。）ソース領域１６ａ、１６ｂ、１６ｃ、１６ｄはＮ型ドーパン
トによって比較的高濃度にドーピング処理され、またボディ領域１５ａ、１５ｂ
はＰ型ドーパントによって比較的高濃度にドーピング処理されている。多結晶シ
リコンゲート電極１８ａ、１８ｂ、１８ｃは、それぞれゲートトレンチ内に形成
されている。ゲート電極１８ａ、１８ｂ、１８ｃは、それぞれのゲートトレンチ
の底部及び両側部に形成されたゲート絶縁層１７ａ、１７ｂ、１７ｃによって他
の領域から電気的に絶縁されている。また、ドレインアクセス領域２６ａ、２６
ｂ、２６ｃを確定する付加的なトレンチがデバイスの上部からのびている。
【００１２】 ドレインに対する低抵抗パスは、ゲートトレンチ及びドレインアクセストレン
チの下方両側部及び底部付近に、あるいはゲートトレンチ及びドレインアクセス
トレンチの底部付近のみに高濃度にドーピング処理された領域を付加的に設ける
ことによって形成される。高濃度にドーピング処理された領域は横方向で結合し
て、各ゲートトレンチの底部から組合さったドレインアクセストレンチまでのび
る連続した高濃度にドーピング処理された領域３９を形成している。ドレインア
クセス領域２６は、高濃度にドーピング処理された領域３９と同じ導電性型のド
ーパントによって高濃度にドーピング処理されている。ドレインアクセス領域２
６は、高濃度にドーピング処理された領域３９からデバイスの上部に配設された
ドレイン電極１４への低抵抗パスを形成している。
【００１３】 ＦＩＧ．５に示すように、高濃度にドーピング処理された領域３９は、ポリシ
リコンを充填する前にゲートトレンチ及びドレインアクセストレンチを介して亜
リンなどを拡散させることによって形成される。ゲート及びドレインアクセスト
レンチは、トレンチとドレイン電極の間に連続した低抵抗パスを形成するように
、拡散するドーパントが互いに確実に結合するように十分に近接させる。
【００１４】 上述したように、ＦＩＧ．４に示す構造は、ＦＩＧ．３に示す層１１のような
高濃度にドーピング処理されたエピタキシャル埋込層の必要性を除去する。
【００１５】 ＦＩＧ．３及びＦＩＧ．４に示す本発明のＤＭＯＳデバイスは、従来の製造技
術を用いて、堆積及びエッチングステップを変更することによって製造される。
例えば、ＦＩＧ．４のデバイスの製作は、拡散ステップでボディ領域１５ａ、１
５ｂ及びソース領域１６ａ乃至１６ｄを形成し、エッチングステップでゲート及
びドレインアクセストレンチを形成することから始められる。このようなステッ
プに関する更なる詳細については、例えば、上述の米国特許第４，８９３，１６
０号明細書に開示されている。次に、二酸化珪素層のような絶縁層１７は、トレ
ンチ内で成長され、続いてインプランテーション（注入）のような技術を用いて
トレンチの底部に拡散物質、例えば亜リンなどが導入される。そして拡散物質は
拡散され、連続した高濃度にドーピング処理された領域３９を形成する。ＦＩＧ
．５ａにはこの製造段階の終了時の構成を示している。
【００１６】 次に、ＦＩＧ．５ｂに示すように、ゲートトレンチ及びドレインアクセストレ
ンチにポリシリコンを充填する。当業者には明らかなように、ポリシリコンは、
トレンチの深さが同じ場合、広いトレンチよりも狭いトレンチの方が速く充填さ
れる。従って、本発明の実施の形態の図面に示すように、ドレインアクセストレ
ンチの幅をゲートトレンチの幅より大きくしておくことが望ましい。このような
構成にすることにより、ＦＩＧ．５bに示すように、ゲートトレンチがポリシリ
コンで充填されたとき、ドレインアクセストレンチは単に部分的に充填された状
態になる。ゲートトレンチがポリシリコンで充填された後、ドレインアクセスト
レンチ内のポリシリコンは等方性エッチング処理で除去される。さらに、ドレイ
ンアクセストレンチに形成されているシリコン酸化層を除去するために引き続き
エッチング処理が行われる。次に、ＦＩＧ．５ｄに示すように、ドレインアクセ
ストレンチはＮ型のドーピング処理されたポリシリコンで充填され、ドレインア
クセス領域２６を形成する。
【００１７】 ＦＩＧ．６乃至ＦＩＧ．８には、本発明係る多数ののＤＭＯＳトランジスタを
配列した様々なの表面幾何学的構造の平面図を示す。これらの構造体は、ドレイ
ンアクセスセル４０及びトランジスタセル５０を備える。ドレインアクセスセル
４０は、低抵抗パスで相互に接続されているドレインアクセストレンチ及び隣接
したゲートトレンチを表している。トランジスタセル５０は、ゲートトレンチ、
ソース領域及びボディ領域を含む従来のＤＭＯＳトランジスタ構造で確定された
構造を示している。これらの又は他の幾何学的構造が使用されるが、ＦＩＧ．６
に示す八角形構成は、トランジスタセル及びドレインアクセスセルの占める相対
面積を互いに独立して調整でき、それにより最少のデバイスオン抵抗を達成する
ことができるので、特に有益である。
【図面の簡単な説明】
【図１】 ＦＩＧ．１は、従来のＤＭＯＳトランジスタの横断面図である。
【図２】 ＦＩＧ．２は、従来のＤＭＯＳトランジスタの横断面図である。
【図３】 ＦＩＧ．３は、本発明に係るＤＭＯＳトランジスタの一実施例の横断面図であ
る。
【図４】 ＦＩＧ．４は、本発明に係るＤＭＯＳトランジスタの他の実施例の横断面図で
ある。
【図５】 ＦＩＧ．５ａは、ＦＩＧ．４に示すＤＭＯＳトランジスタを形成する一連のプ
ロセスステップの一ステップを示す図である。
【図６】 ＦＩＧ．５ｂは、ＦＩＧ．４に示すＤＭＯＳトランジスタを形成する一連のプ
ロセスステップの一ステップを示す図である。
【図７】 ＦＩＧ．５ｃは、ＦＩＧ．４に示すＤＭＯＳトランジスタを形成する一連のプ
ロセスステップの一ステップを示す図である。
【図８】 ＦＩＧ．５ｄは、ＦＩＧ．４に示すＤＭＯＳトランジスタを形成する一連のプ
ロセスステップの一ステップを示す図である。
【図９】 ＦＩＧ．６は、本発明に係るＤＭＯＳトランジスタを多数配列した様々な幾何
学的配置を示す平面図である。
【図１０】 ＦＩＧ．７は、本発明に係るＤＭＯＳトランジスタを多数配列した様々な幾何
学的配置を示す平面図である。
【図１１】 ＦＩＧ．８は、本発明に係るＤＭＯＳトランジスタを多数配列した様々な幾何
学的配置を示す平面図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 4M104 AA01 BB01 BB02 BB13 FF01 FF02 FF04 GG09 GG18 5F140 AA10 AA25 AA30 AB01 AB04 AC21 BB02 BB04 BB06 BB13 BE03 BF01 BF03 BF04 BF43 BH02 BH04 BH05 BH25 BH30 BJ01 BJ04 BK13 BK26 CD02

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電型のドーパントによって第１の濃度にドーピング処理された半導体
    材料の第１の領域と、 上記第１の領域内に形成され、両側部及び底部を有するゲートトレンチと、 上記第１の領域内に形成され、両側部及び底部を有するドレインアクセストレ
    ンチと、 上記第１の領域内の上記ゲートトレンチの上記底部及び上記ドレインアクセス
    トレンチの上記底部に亘って隣接して配設され、上記第１の領域より高いドーパ
    ント濃度を有する上記第１の導電型の半導体材料の第２の領域と、 上記ゲートトレンチ内のゲート電極と、 上記第１、第２の領域から上記ゲート電極を絶縁するゲート絶縁材料の層と、 上記ドレインアクセストレンチ内に配設され、上記第１の領域より高いドーパ
    ント濃度を有する上記第１の導電型の半導体材料のドレイン領域と、 上記半導体材料の第１の領域の表面に形成されたソース領域と、 上記第１の領域内の上記ソース領域の真下に形成され、上記第１の導電型と異
    なる第２の導電型のボディ領域と を有することを特徴とする半導体デバイス。
  2. 【請求項２】 上記ゲート電極が導電性材料から形成されていることを特徴とする請求の範囲
    第１項記載の半導体デバイス。
  3. 【請求項３】 上記導電性材料は、アルミニウム、アルミニウム合金、多結晶シリコン、耐熱
    金属、及び多結晶シリコンと耐熱金属の組合わせの材料群から選択されることを
    特徴とする請求の範囲第２項記載の半導体デバイス。
  4. 【請求項４】 上記ゲート絶縁材料の層が上記ゲートトレンチの上記両側部及び底部に沿って
    配設されていることを特徴とする請求の範囲第３項記載の半導体デバイス。
  5. 【請求項５】 さらに半導体基板を備え、この半導体基板上に上記第１の領域が配設されてい
    ることを特徴とする請求の範囲第１項記載の半導体デバイス。
  6. 【請求項６】 上記半導体基板が上記第１の導電型にドーピング処理されていることを特徴と
    する請求の範囲第５項記載の半導体デバイス。
  7. 【請求項７】 上記第１の領域が半導体基板であることを特徴とする請求の範囲第１項記載の
    半導体デバイス。
  8. 【請求項８】 上記第２の領域が上記ゲートトレンチ及び上記ドレインアクセストレンチの真
    下に形成され、これらのトレンチの底部の上方に亘っていることを特徴とする請
    求の範囲第１項記載の半導体デバイス。
  9. 【請求項９】 上記ドレインアクセストレンチの幅が上記ゲートトレンチの幅より広いことを
    特徴とする請求の範囲第１項記載の半導体デバイス。
  10. 【請求項１０】 第１の導電型のドーパントによって第１の濃度にドーピング処理され、ドレイ
    ン領域として機能する半導体材料の第１の領域を形成するステップと、 上記第１の領域内に、両側部及び底部を有するゲートトレンチをエッチングす
    るステップと、 上記第１の領域内に、両側部及び底部を有するドレインアクセストレンチをエ
    ッチングするステップと、 上記半導体材料の第１の領域の表面に、ソース領域を形成するステップと、 上記第１の領域内の上記ソース領域の真下に、上記第１の導電型と異なる第２
    の導電型のボディ領域を形成するステップと、 上記ゲートトレンチを覆う絶縁材料を堆積するステップと、 上記第１の領域内の上記ゲートトレンチの上記底部及び上記ドレインアクセス
    トレンチの上記底部に亘って隣接して配設され、上記第１の領域より高いドーパ
    ント濃度を有する上記第１の導電型の半導体材料の第２の領域を形成するステッ
    プと、 上記ゲートトレンチ内にゲート電極を堆積するステップと、 上記ドレインアクセストレンチに、上記第１の領域より高いドーパント濃度を
    有する上記第１の導電型の半導体材料を充填するステップと を有することを特徴とする半導体デバイスの製造法。
  11. 【請求項１１】 上記半導体材料の第２の領域を形成するステップは、ゲートトレンチ及びドレ
    インアクセストレンチにおいて第１の導電型のドーパント材料を拡散するステッ
    プを有することを特徴とする請求の範囲第１０項記載の半導体デバイスの製造法
    。
  12. 【請求項１２】 上記拡散ステップは、第１の導電型の半導体材料の連続したパスを形成するよ
    うに、ゲートトレンチ及びドレインアクセストレンチにおいて拡散する材料のオ
    ーバーラップを十分保証できることを特徴とする請求の範囲第１０項記載の半導
    体デバイスの製造法。
  13. 【請求項１３】 上記ゲート電極が導電性材料から形成されていることを特徴とする請求の範囲
    第１０項記載の半導体デバイスの製造法。
  14. 【請求項１４】 上記導電性材料が、アルミニウム、アルミニウム合金、多結晶シリコン、耐熱
    金属、及び多結晶シリコンと耐熱金属の組合わせの材料群から選択されることを
    特徴とする請求の範囲第１３項記載の半導体デバイスの製造法。
  15. 【請求項１５】 上記ゲート絶縁材料が上記ゲートトレンチの上記両側部及び底部に沿って配設
    されていることを特徴とする請求の範囲第１０項記載の半導体デバイスの製造法
    。
  16. 【請求項１６】 上記部分が半導体基板を含み、この半導体基板上に上記第１の領域が配設され
    ていることを特徴とする請求の範囲第１０項記載の半導体デバイスの製造法。
  17. 【請求項１７】 上記半導体基板が上記第１の導電型にドーピング処理されていることを特徴と
    する請求の範囲第１６項記載の半導体デバイスの製造法。
  18. 【請求項１８】 上記第２の領域が上記ゲートトレンチ及び上記ドレインアクセストレンチの真
    下に形成され、これらのトレンチの底部の上方に亘っていることを特徴とする請
    求の範囲第１０項記載の半導体デバイスの製造法。
  19. 【請求項１９】 上記ドレインアクセストレンチの幅が上記ゲートトレンチの幅より広いことを
    特徴とする請求の範囲第１０項記載の半導体デバイスの製造法。
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