JP2003501826A - 高電圧縦伝導型パワーｍｏｓｆｅｔデバイスの２層エピタキシャル層 - Google Patents
高電圧縦伝導型パワーｍｏｓｆｅｔデバイスの２層エピタキシャル層Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
パワー半導体デバイスのエピタキシャルシリコンの接合収容層は、上部層と下部層で形成される。下部層は、上部層よりも大きな抵抗率および上部層よりも大きな厚さを有する。２つの層の合計の厚さは、同じ阻止電圧のために使用される単一エピタキシャル層の厚さよりも小さい。ＰＮ接合は、上部層に形成されて縦伝導型パワーＭＯＳＦＥＴデバイスを限定する。阻止電圧の減少なしに、オン抵抗は１０％よりも多く減少される。上部エピタキシャル層は、直接的な第２の層の堆積か、または後にドライビングプロセスが続く一様なエピタキシャル層へのイオン注入かのいずれかによることができる。
Description
【０００１】
（発明の分野）
本発明はＭＯＳＦＥＴ半導体デバイスに関し、より具体的には、オン（ｏｎ）
抵抗の低減された縦伝導型パワーＭＯＳＦＥＴデバイスの新規な構造および製造
プロセスに関する。
抵抗の低減された縦伝導型パワーＭＯＳＦＥＴデバイスの新規な構造および製造
プロセスに関する。
【０００２】
（発明の背景）
縦伝導型パワーＭＯＳＦＥＴデバイスはよく知られている。そのようなデバイ
スは、例えば、米国特許第５，００７，７２５に平面セルラーデバイスとして開
示されているように製作することができ、またはよく知られている平行ストライ
プ配置で作ることができ、またはトレンチ技術を使用して作ることができる。
スは、例えば、米国特許第５，００７，７２５に平面セルラーデバイスとして開
示されているように製作することができ、またはよく知られている平行ストライ
プ配置で作ることができ、またはトレンチ技術を使用して作ることができる。
【０００３】
そのようなデバイスのオン抵抗（ＲＤＳＯＮ）は、デバイス接合を収容するエ
ピタキシャル的に形成されるシリコン層の抵抗率に大きく依存している。また、
この抵抗率は、最終デバイスの必要とする阻止電圧（ｂｌｏｃｋｉｎｇ ｖｏｌ
ｔａｇｅ）によって決定される。このようにして、阻止電圧が高いほど、エピタ
キシャル層の抵抗率は高い必要があるが、これによって、デバイスのオン抵抗は
増加する。
ピタキシャル的に形成されるシリコン層の抵抗率に大きく依存している。また、
この抵抗率は、最終デバイスの必要とする阻止電圧（ｂｌｏｃｋｉｎｇ ｖｏｌ
ｔａｇｅ）によって決定される。このようにして、阻止電圧が高いほど、エピタ
キシャル層の抵抗率は高い必要があるが、これによって、デバイスのオン抵抗は
増加する。
【０００４】
実質的に阻止電圧を犠牲にすることなくオン抵抗の低減された高電圧デバイス
、特に約１００ボルトより大きな阻止電圧を有する高電圧デバイスの構造を提供
することが非常に望ましい。
、特に約１００ボルトより大きな阻止電圧を有する高電圧デバイスの構造を提供
することが非常に望ましい。
【０００５】
（発明の簡単な説明）
本発明によって、新規な２層（又は、傾斜）エピタキシャル接合収容層が設け
られ、この２層は、シリコン基板の上に連続的にエピタキシャル的に堆積される
。下の層は、上の層の一様な抵抗率よりも高い一様な抵抗率を有する。上の層は
、デバイスの接合全てを収容するように充分に厚い深さを有し、かつ、下の層の
厚さの約５分の１であることがある。さらに、後で説明するように、従来技術の
単層エピでは必要であった厚さよりも、この２つのエピ層の合計の厚さを減らす
ことが可能であることが分かった。これによって、所与の設計定格に対して低減
されたオン抵抗を製造することができる。
られ、この２層は、シリコン基板の上に連続的にエピタキシャル的に堆積される
。下の層は、上の層の一様な抵抗率よりも高い一様な抵抗率を有する。上の層は
、デバイスの接合全てを収容するように充分に厚い深さを有し、かつ、下の層の
厚さの約５分の１であることがある。さらに、後で説明するように、従来技術の
単層エピでは必要であった厚さよりも、この２つのエピ層の合計の厚さを減らす
ことが可能であることが分かった。これによって、所与の設計定格に対して低減
されたオン抵抗を製造することができる。
【０００６】
本発明の新規な構造により、所与のデバイス設計のオン抵抗を、降伏電圧の減
少と引き換えでなく、約１０％よりも大きく低減できることが分かった。
少と引き換えでなく、約１０％よりも大きく低減できることが分かった。
【０００７】
（発明の詳細な説明）
先ず図１を参照すると、一般的な縦伝導型ＭＯＳＦＥＴが、エピタキシャル的
に堆積された単一のＮ-層１１をその上に備える高伝導性のＮ++基板１０を有す
るものとして、断面で示されている。Ｎ+ソース拡散リング１４および１５（セ
ルラー配置のための）をそれぞれの中に含んだ、間隔を空けて配置されたＰ型ベ
ース拡散部１２および１３のようなデバイスを作るために必要な様々な接合を、
Ｎ-層１１は収容する。
に堆積された単一のＮ-層１１をその上に備える高伝導性のＮ++基板１０を有す
るものとして、断面で示されている。Ｎ+ソース拡散リング１４および１５（セ
ルラー配置のための）をそれぞれの中に含んだ、間隔を空けて配置されたＰ型ベ
ース拡散部１２および１３のようなデバイスを作るために必要な様々な接合を、
Ｎ-層１１は収容する。
【０００８】
ソースリングの周囲とベース拡散部の周囲との間の反転可能なチャネル領域は
、ゲート酸化膜層１６および導電性ポリシリコン電極１７で覆われている。ゲー
ト電極１７は、層間酸化膜１８で覆われ、さらに、デバイス上面はアルミニウム
のソース電極１９で覆われている。ウェーハまたはチップの底部はドレイン電極
２０を収容している。
、ゲート酸化膜層１６および導電性ポリシリコン電極１７で覆われている。ゲー
ト電極１７は、層間酸化膜１８で覆われ、さらに、デバイス上面はアルミニウム
のソース電極１９で覆われている。ウェーハまたはチップの底部はドレイン電極
２０を収容している。
【０００９】
図１の構造は、後で説明するように、本発明の恩恵を受けることができる多く
の種類のデバイスの典型である。したがって、Ｎチヤネルデバイスとして図示し
たデバイスは、Ｐチャネルデバイスである場合もあり（全ての伝導型を逆にする
）、デバイスは図示の平面配置ではなくてトレンチ配置を使用することもある。
の種類のデバイスの典型である。したがって、Ｎチヤネルデバイスとして図示し
たデバイスは、Ｐチャネルデバイスである場合もあり（全ての伝導型を逆にする
）、デバイスは図示の平面配置ではなくてトレンチ配置を使用することもある。
【００１０】
図１のデバイスの設計において、重要な２つの設計パラメータは、逆方向阻止
電圧とオン抵抗である。デバイスの阻止電圧は、エピ層１１の厚さとその抵抗率
ρの関数である。より具体的に言えば、図２のように、エピ層１１内の電界を深
さに対してグラフに描いた場合、阻止電圧は、曲線の下の斜線の付いた面積に比
例するように示すことができる。デバイスのオン抵抗はエピの抵抗率ρに比例し
、また、図２の直線の傾きに逆比例する。阻止電圧を増加させる場合、曲線の傾
きは小さくならなければならないことが分かる。したがって、所与の阻止電圧ま
たは所与のオン抵抗を持ったデバイスを設計するためには、設計のトレードオフ
が常に必要である。
電圧とオン抵抗である。デバイスの阻止電圧は、エピ層１１の厚さとその抵抗率
ρの関数である。より具体的に言えば、図２のように、エピ層１１内の電界を深
さに対してグラフに描いた場合、阻止電圧は、曲線の下の斜線の付いた面積に比
例するように示すことができる。デバイスのオン抵抗はエピの抵抗率ρに比例し
、また、図２の直線の傾きに逆比例する。阻止電圧を増加させる場合、曲線の傾
きは小さくならなければならないことが分かる。したがって、所与の阻止電圧ま
たは所与のオン抵抗を持ったデバイスを設計するためには、設計のトレードオフ
が常に必要である。
【００１１】
本発明によって、設計者は、全体のエピ深さを減少させ、かつ、エピ深さの大
部分に対して一般に直線の傾きを変えることなく、面積（阻止電圧）を増加させ
るように（または、ほぼ一定に保つように）、図２の曲線の形を変えることがで
きるようになる。より具体的に言えば、図３に示すように、減少した抵抗率の上
の接合収容層と層２０よりも抵抗率が大きく厚さの大きい下のエピ層２１とに、
図１のエピ層１１は分割される。６００ボルトのデバイスでは、図３の層２０は
、厚さが約１０ミクロンで、ベース接合１２および１３の深さよりも大きいこと
がある。高電圧デバイスでは、層２１は層２０よりも厚い。言うまでもなく、降
伏電圧によって異なった値が使用される。一般に、下の層２１の抵抗率は層２０
の抵抗率よりも高い。
部分に対して一般に直線の傾きを変えることなく、面積（阻止電圧）を増加させ
るように（または、ほぼ一定に保つように）、図２の曲線の形を変えることがで
きるようになる。より具体的に言えば、図３に示すように、減少した抵抗率の上
の接合収容層と層２０よりも抵抗率が大きく厚さの大きい下のエピ層２１とに、
図１のエピ層１１は分割される。６００ボルトのデバイスでは、図３の層２０は
、厚さが約１０ミクロンで、ベース接合１２および１３の深さよりも大きいこと
がある。高電圧デバイスでは、層２１は層２０よりも厚い。言うまでもなく、降
伏電圧によって異なった値が使用される。一般に、下の層２１の抵抗率は層２０
の抵抗率よりも高い。
【００１２】
従来の６００ボルトのデバイスでは、図１のエピ層１１は、一般に、２１．５
ｏｈｍ−ｃｍで厚さが５７ミクロンである。これによって、オン抵抗が約０．６
８オームのデバイスができる。このデバイスは、本発明に従って、図３のデバイ
スで置き換えられ、その場合には、層２０が７ｏｈｍ−ｃｍ（２５０ボルトのデ
バイスに使用される可能性がある値）であり、一方で、層２１は２１．５ｏｈｍ
−ｃｍの材料（６００ボルトデバイス用の従来の材料）である。層２０および２
１は、それぞれ７ミクロンおよび４８ミクロンの厚さである。
ｏｈｍ−ｃｍで厚さが５７ミクロンである。これによって、オン抵抗が約０．６
８オームのデバイスができる。このデバイスは、本発明に従って、図３のデバイ
スで置き換えられ、その場合には、層２０が７ｏｈｍ−ｃｍ（２５０ボルトのデ
バイスに使用される可能性がある値）であり、一方で、層２１は２１．５ｏｈｍ
−ｃｍの材料（６００ボルトデバイス用の従来の材料）である。層２０および２
１は、それぞれ７ミクロンおよび４８ミクロンの厚さである。
【００１３】
低抵抗率の上の層２０を備える２層構造の効果を図４に示す。図４の直線３０
は、図２中の直線と同じ傾きを持つ。しかし、図４の曲線の下の面積は、より大
きな傾きの線分３１によって生じる斜線の付いた面積３２だけ増加している。し
たがって、図４では、図３の低抵抗率エピ２０は深さがｘiであり、領域２０お
よび２１の合計の深さは、深さＷ（図１の設計での深さ）からＷ′に減少してい
る。
は、図２中の直線と同じ傾きを持つ。しかし、図４の曲線の下の面積は、より大
きな傾きの線分３１によって生じる斜線の付いた面積３２だけ増加している。し
たがって、図４では、図３の低抵抗率エピ２０は深さがｘiであり、領域２０お
よび２１の合計の深さは、深さＷ（図１の設計での深さ）からＷ′に減少してい
る。
【００１４】
その結果、図４の曲線の下の面積は図２のそれと同じであるので、図３のデバ
イスは図２のデバイスと同じ降伏電圧を持つ。しかし、全体のエピ深さが減少し
、第１のエピ層の抵抗率が減少しているために、オン抵抗は減少している。これ
らの抵抗の比較を図４に直接表示して、単一エピ層と２層エピ層の実施形態の全
オン抵抗を比較している。
イスは図２のデバイスと同じ降伏電圧を持つ。しかし、全体のエピ深さが減少し
、第１のエピ層の抵抗率が減少しているために、オン抵抗は減少している。これ
らの抵抗の比較を図４に直接表示して、単一エピ層と２層エピ層の実施形態の全
オン抵抗を比較している。
【００１５】
図５は、単一エピ構造および２層エピ構造を使用する同等なデバイスの降伏電
圧とオン抵抗を示す。
圧とオン抵抗を示す。
【００１６】
本発明は特定の実施形態に関して説明したが、多くの他の変形形態および修正
形態および他の用途は当業者には明らかになるであろう。したがって、本発明は
本明細書の特定の開示によって限定されることなく、添付の特許請求の範囲によ
ってのみ限定される。
形態および他の用途は当業者には明らかになるであろう。したがって、本発明は
本明細書の特定の開示によって限定されることなく、添付の特許請求の範囲によ
ってのみ限定される。
【図１】
単一の接合収容エピタキシャル層を備える一般的な従来技術の縦伝導型ＭＯＳ
ＦＥＴの断面図である。
ＦＥＴの断面図である。
【図２】
電圧阻止（ｖｏｌｔａｇｅ ｂｌｏｃｋｉｎｇ）状態時の図１の単一エピ層内
の電界を深さの関数として示す図である。
の電界を深さの関数として示す図である。
【図３】
本発明による使用される２層エピタキシャル構造の断面図である。
【図４】
図２と同様な図であるが、本発明による変更された図である。
【図５】
単層エピ構造と本発明の同等な定格の２層エピ構造との棒グラフによる比較を
示す図である。
示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年５月１５日（２００１．５．１５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１０
【補正方法】変更
【補正の内容】
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ
，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，
ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，
ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ
Ｈ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＤＺ
，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，
ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，Ｋ
Ｇ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ
，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，
ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，Ｓ
Ｅ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ
，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ
(72)発明者 ケネス ウェイジャーズ
アメリカ合衆国 90048 カリフォルニア
州 ロサンゼルス ウェスト ５ストリー
ト 6507
Claims (12)
- 【請求項１】 第１および第２の表面を有するシリコン基板と、前記第１の
表面の上に形成され、かつ、前記第１の層の体積全体に一様に分布したｎまたは
ｐ伝導型の不純物を有するエピタキシャルシリコンの第１の層と、前記第１の層
の表面の上にそれと同一の広がりで形成され、全体に一様に分布した前記第１の
層と同じ型の不純物を有するエピタキシャルシリコンの第２の層と、前記第１の
層内の不純物の濃度よりも大きな前記第２の層内の不純物の濃度と、前記第２の
層の表面に一様に分布され、かつ、そこでｐｎ接合を限定する前記第２の層の伝
導型と反対の伝導型の複数の拡散とを組み合わせて備えることを特徴とする半導
体デバイス。 - 【請求項２】 前記第２の層の抵抗率が、前記第１の層のそれよりも低いこ
とを特徴とする請求項１に記載のデバイス。 - 【請求項３】 前記第１の層の厚さが、前記第２の層のそれよりも大きいこ
とを特徴とする請求項１に記載のデバイス。 - 【請求項４】 前記第１の層の厚さが、前記第２の層のそれよりも大きいこ
とを特徴とする請求項２に記載のデバイス。 - 【請求項５】 前記デバイスが所与の阻止電圧（ｂｌｏｃｋｉｎｇ ｖｏｌ
ｔａｇｅ）を有し、さらに、前記第１と第２の層の合計の厚さが、前記所与の阻
止電圧を阻止（ｂｌｏｃｋ）するように設計された単層のエピタキシャルシリコ
ンの厚さ未満であることを特徴とする請求項１に記載のデバイス。 - 【請求項６】 前記デバイスが所与の阻止電圧を有し、さらに、前記第１と
第２の層の合計の厚さが、前記所与の阻止電圧を阻止するように設計された単層
のエピタキシャルシリコンの厚さ未満であることを特徴とする請求項２に記載の
デバイス。 - 【請求項７】 前記デバイスが所与の阻止電圧を有し、さらに、前記第１と
第２の層の合計の厚さが、前記所与の阻止電圧を阻止するように設計された単層
のエピタキシャルシリコンの厚さ未満であることを特徴とする請求項３に記載の
デバイス。 - 【請求項８】 前記デバイスが所与の阻止電圧を有し、さらに、前記第１と
第２の層の合計の厚さが、前記所与の阻止電圧を阻止するように設計された単層
のエピタキシャルシリコンの厚さ未満であることを特徴とする請求項４に記載の
デバイス。 - 【請求項９】 前記デバイスが、縦伝導型パワーＭＯＳＦＥＴであることを
特徴とする請求項８に記載のデバイス。 - 【請求項１０】 低減されたオン抵抗を有する縦伝導型パワーＭＯＳＦＥＴ
デバイスであって、前記デバイスが、底面にドレイン電極を有するシリコン基板
と、前記基板の上面のそれと同一広がりのエピタキシャルシリコンの層とを備え
、前記層が、その最上部の自由表面からその底部まで１つの伝導型の傾斜のある
濃度を有し、前記層の上部が、少なくとも部分的に前記パワーＭＯＳＦＥＴを限
定するＰＮ接合を受け入れるその自由表面から延び、かつ、前記層の下部の平均
濃度よりも多い平均不純物濃度を有し、前記層の前記下部が前記層の合計厚さの
５０％よりも多くで構成されることを特徴とするデバイス。 - 【請求項１１】 前記層の前記下部および上部が、それぞれ一様な濃度のそ
れぞれ別個に形成された第１の層および第２の層で構成されることを特徴とする
請求項１０に記載のデバイス。 - 【請求項１２】 前記デバイスが所与の阻止電圧を有し、さらに、前記第１
と第２の層の合計の厚さが、前記所与の阻止電圧を阻止するように設計された単
層のエピタキシャルシリコンの厚さ未満であることを特徴とする請求項１１に記
載のデバイス。
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