JP2003536274A - 二重拡散ボディプロファイルを有するトレンチ金属酸化膜半導体電界効果トランジスタ - Google Patents

二重拡散ボディプロファイルを有するトレンチ金属酸化膜半導体電界効果トランジスタ

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JP2003536274A
JP2003536274A JP2002503930A JP2002503930A JP2003536274A JP 2003536274 A JP2003536274 A JP 2003536274A JP 2002503930 A JP2002503930 A JP 2002503930A JP 2002503930 A JP2002503930 A JP 2002503930A JP 2003536274 A JP2003536274 A JP 2003536274A
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trench
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フシエフ、フュー−イウアン
ソー、クーン、チョング
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ゼネラル セミコンダクター，インク．
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Abstract

(57)【要約】 トレンチＭＯＳＦＥＴデバイス及びその製造方法を開示する。トレンチＭＯＳＦＥＴは、（ａ）第１の伝導性タイプを有する基板と、（ｂ）基板上に形成され、第１の伝導性タイプを有し、多数キャリアの濃度が基板より低いエピタキシャル層と、（ｃ）エピタキシャル層内に形成された複数のトレンチと、（ｄ）トレンチの内壁を覆う例えば酸化層である第１の絶縁層と、（ｅ）トレンチ内に設けられ第１の絶縁層に隣接する例えば多結晶シリコン領域である導電領域と、（ｆ）エピタキシャル層の上部に形成された１つ以上のトレンチボディ領域及びエピタキシャル層の上部に形成され、エピタキシャル層内にトレンチボディ領域より深く延びる１つ以上の端部ボディ領域と、（ｇ）トレンチボディ領域の上部にトレンチに隣接して配設された第１の伝導性タイプを有する複数のソース領域とを備え、各トレンチボディ領域と各端部ボディ領域は、（１）第１の伝導性タイプの逆の第２の伝導性タイプを有する第１領域と、（２）第１の領域に隣接する第２の伝導性タイプを有する第２の領域とを有し、第２の領域は、第１の領域より多数キャリアの濃度が高く、第１の領域より上位に配設されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、超小型電子回路に関し、詳しくはトレンチ金属酸化膜半導体電界効
果トランジスタデバイスに関する。
【０００２】
【従来の技術】
二重拡散金属酸化膜半導体（double diffused metal oxide semiconductor：
以下、ＤＭＯＳという。）トランジスタは、トランジスタ領域の形成に拡散を用
いた金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor fiel
d effect transistor：ＭＯＳＦＥＴ）の一種である。ＤＭＯＳトランジスタは
、一般的に、高電圧パワー集積回路用のパワートランジスタとして用いられてい
る。ＤＭＯＳトランジスタでは、単位面積当たり電流が大きいとともに、順方向
電圧降下が低いことが要求される。
【０００３】 通常のＤＭＯＳ回路は、２つ以上の独立したＤＭＯＳトランジスタセルを備え
、これらは並列に設けられている。各ＤＭＯＳトランジスタセルは、共通のドレ
インコンタクトを共有し、各ＤＭＯＳトランジスタセルのソースは、全て金属層
に短絡され、各ＤＭＯＳトランジスタセルのゲートは、ポリシリコンを介して短
絡されている。これにより、ディスクリートＤＭＯＳ回路は、より小さなトラン
ジスタのマトリクスとして形成されているが、単一の大きなトランジスタとして
動作する。
【０００４】 代表的なＤＭＯＳトランジスタとしては、所謂トレンチＤＭＯＳトランジスタ
があり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成されており
、ゲートは、ソースとドレイン間に延びるトレンチ内に形成されている。トレン
チの内壁には薄膜酸化層が設けられ、トレンチ内にはポリシリコンが埋め込まれ
ており、トレンチによって電流が流れやすくなり、低い特性オン抵抗（specific
on resistance）が実現される。トレンチＤＭＯＳトランジスタの具体例は、例
えば米国特許第５０７２２６６号、第５５４１４２５号、第５８６６９３１号等
に開示されている。
【０００５】 図１は、六角形状に形成された従来のトレンチＤＭＯＳ構造体２１の半分を示
す断面図である。このトレンチＤＭＯＳ構造体２１は、ｎ＋基板２３を備え、ｎ＋ 基板２３上には、低濃度にドープされたエピタキシャル層（ｎ）２５が所定の
深さｄｅｐｉで形成されている。エピタキシャル層２５内には、逆の伝導性（ｐ
、ｐ＋）を有するボディ領域２７が形成されている。ｐボディ領域２７は、中央
の領域を除いて、実質的に平坦（planar）に形成され、エピタキシャル層２５の
上表面から距離ｄｍｉｎの位置に配設されている。ボディ領域２７の大半の部分
の上に設けられている他の層２８（ｎ＋）は、ソースとして機能する。六角形状
のトレンチ２９は、エピタキシャル層２５内に形成され、上面側において開かれ
ており、所定の深さｄｔｒを有する。トレンチ２９は、トランジスタセルに隣接
し、水平断面において六角形状のセル領域３１を画定する。ボディ領域２７は、
セル領域３１内においてエピタキシャル層２５の表面に達し、セル領域３１の表
面において六角形状の水平断面を有する露出パターン（exposed pattern）３３
を形成している。このボディ領域２７の中央の露出部分は、ボディ領域２７の他
の部分より高濃度（ｐ＋）にドープされている。更に、このボディ領域２７の中
央の部分は、エピタキシャル層２５の表面から距離ｄｍａｘの深さに達する厚み
を有するように形成されており、距離ｄｍａｘは、トランジスタセルを画定する
トレンチの深さである距離ｄｔｒより大きい。ボディ領域２７の中央部分２７ｃ
は、トランジスタセルのトレンチ２９の底面によって画定される平面より深い位
置に位置する。このような深いｐ＋領域を設けることにより、降伏電圧は、トレ
ンチの表面には関係せず、半導体材料の体積に依存する。
【０００６】
【発明が解決しようとする課題】
ここで、従来以上にオン抵抗が低いトレンチＤＭＯＳデバイスの実現が望まれ
ている。オン抵抗を下げる最も単純な手法は、セル密度を高めることである。し
かしながら、図１に示すようなデバイスでは、ｐ＋領域の不純物の水平方向の拡
散のために、セル密度に制約がある。詳しくは、セル密度を高めるためにトレン
チメサ領域を小型化すると、ｐ＋領域の不純物が水平方向に拡散してチャネル領
域に侵入し、この結果、デバイスの閾値電圧が著しく高くなってしまう。
【０００７】 更に、セル密度を高めると、例えば低いオン抵抗を実現しようとした結果、ト
レンチＤＭＯＳデバイスのゲート電荷が増加することも知られている。このよう
なゲート電荷の増加を抑制するためには、トレンチの深さを浅くし、したがって
対応するｐボディ接合部の深さを浅くする必要がある。すなわち、トレンチの深
さ（及びこれに関連するｐボディ接合部の深さ）を浅くすると、ゲート電荷を減
少させることができる。しかしながら、トレンチの深さ及びｐボディ接合部の深
さを浅くすると、端部領域（termination area）においてｐボディ接合部が浅く
なるために、この端部領域の降伏電圧が低下する。
【０００８】 このように、従来の手法では、トレンチＤＭＯＳデバイスのオン抵抗を下げる
ためにセル密度を高めようとすると、同時に例えばデバイスの閾値電圧、ゲート
電荷及び／又はデバイスの端部領域の降伏電圧の特性が劣化するという問題があ
った。
【０００９】
【課題を解決するための手段】
上述した及びこの他の従来の手法における問題は、本発明に係る金属酸化膜半
導体電界効果トランジスタデバイスにより解決される。
【００１０】 本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタは、（ａ）第１
の伝導性タイプを有する基板と、（ｂ）基板上に形成され、第１の伝導性タイプ
を有し、多数キャリアの濃度が基板より低いエピタキシャル層と、（ｃ）エピタ
キシャル層内に形成された複数のトレンチと、（ｄ）トレンチの内壁を覆う例え
ば酸化層である第１の絶縁層と、（ｅ）トレンチ内に設けられ第１の絶縁層に隣
接する例えば多結晶シリコン領域である導電領域と、（ｆ）エピタキシャル層の
上部に形成された１つ以上のトレンチボディ領域及びエピタキシャル層の上部に
形成され、エピタキシャル層内にトレンチボディ領域より深く延びる１つ以上の
端部ボディ領域と、（ｇ）トレンチボディ領域の上部にトレンチに隣接して配設
された第１の伝導性タイプを有する複数のソース領域とを備え、各トレンチボデ
ィ領域と各端部ボディ領域は、（１）第１の伝導性タイプの逆の第２の伝導性タ
イプを有する第１領域と、（２）第１の領域に隣接する第２の伝導性タイプを有
する第２の領域とを有し、第２の領域は、第１の領域より多数キャリアの濃度が
高く、第１の領域より上位に配設されている。
【００１１】 好ましい具体例においては、トレンチ金属酸化膜半導体電界効果トランジスタ
は、０．１３〜０．２２ｍΩ・ｃｍ２の特性オン抵抗と２０〜３０Ｖの降伏電圧
とを有するシリコンデバイスである。
【００１２】 更に、端部ボディ領域の最小の深さは、好ましくは２．０〜２．２μｍの範囲
にあり、トレンチボディ領域の最大の深さは、好ましくは１．６〜１．８μｍの
範囲にある。また、トレンチボディ領域の最大の幅は、好ましくは１．２〜２．
８μｍの範囲にあり、トレンチの最大の深さは、好ましくは１．０〜２．０μｍ
の範囲にある。
【００１３】 好ましい具体例においては、トレンチ金属酸化膜半導体電界効果トランジスタ
は、隣接する周辺トレンチから少なくとも３．０μｍ離間して配設された端部マ
スク層を備える。
【００１４】 更に他の好ましい具体例においては、第１の伝導性タイプは、ｎ型伝導性であ
り、第２の伝導性タイプは、ｐ型伝導性であり、ボディ領域には、ホウ素がドー
プされている。更に好ましくは、基板は、ｎ＋基板であり、エピタキシャル層は
、ｎエピタキシャル層であり、第１の領域は、ｐ−領域であり、第２の領域は、
ｐ領域であり、ソース領域は、ｎ＋領域である。
【００１５】 本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタにおける好まし
い基板の抵抗率は、０．００５〜０．０１Ω・ｃｍ（原文ohm-cm以下同じ）であ
り、エピタキシャル層の好ましい抵抗率は、０．１８〜０．２５Ω・ｃｍであり
、第１の領域の好ましい抵抗率は、０．４〜０．８Ω・ｃｍであり、第２の領域
の好ましい抵抗率は、０．１５〜０．４Ω・ｃｍであり、ソース領域の好ましい
抵抗率は、０．００３〜０．００１Ω・ｃｍである。
【００１６】 これらの値は、特に２０〜３０Ｖのデバイスにおいて望ましい値である。
【００１７】 また、本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタの製造方
法は、（ａ）第１の伝導性タイプを有する基板を準備する工程と、（ｂ）基板上
に、第１の伝導性タイプを有し、多数キャリアの濃度が基板より低いエピタキシ
ャル層を形成する工程と、（ｃ）エピタキシャル層内に複数のトレンチを形成し
、トレンチの内壁を第１の絶縁層で覆い、トレンチ内に該第１の絶縁層に隣接す
る導電領域を形成する工程と、（ｄ）エピタキシャル層の上部に１つ以上のトレ
ンチボディ領域を形成し、及び、エピタキシャル層の上部に、エピタキシャル層
内にトレンチボディ領域より深く延びる１つ以上の端部ボディ領域を形成する工
程と、（ｅ）トレンチボディ領域の上部にトレンチに隣接する第１の伝導性タイ
プを有する複数のソース領域を形成する工程とを有し、各トレンチボディ領域と
各端部ボディ領域は、（ａ）第１の伝導性タイプの逆の第２の伝導性タイプを有
する第１の領域と、（ｂ）第１の領域に隣接する第２の伝導性タイプを有する第
２の領域とを有し、第２の領域は、第１の領域より多数キャリアの濃度が高く、
第１の領域より上位に配設されている。
【００１８】 第１の絶縁層は、酸化層であり、この酸化層を形成する工程は、ドライ酸化に
より酸化層を形成する工程を有する。
【００１９】 トレンチを形成する工程は、エピタキシャル層上にパターンを有するマスク層
を形成し、マスク層を介してトレンチをエッチングにより形成する工程を有する
。
【００２０】 トレンチ内に導電領域を形成する工程は、多結晶シリコンの層を堆積し、多結
晶シリコンの層をエッチングする工程を有する。
【００２１】 また、１つ以上のトレンチボディ領域及び１つ以上の端部ボディ領域を形成す
る工程は、（ａ）端部マスク層を形成する工程と、（ｂ）エピタキシャル層の上
部に第２の導電性タイプを有する層を形成する工程と、（ｃ）第２の導電性タイ
プを有を有する層に延び、第２の導電性タイプを有する独立した第１の領域が形
成されるように、エピタキシャル層にトレンチを形成する工程と、（ｄ）第１の
領域に隣接するトレンチの壁の少なくとも一部の上に酸化層を形成し、酸化層に
隣接する第１の領域内の多数キャリアの濃度が低減された領域を形成する工程と
、（ｅ）エピタキシャル層内の上記第２の導電性タイプを有する第１の領域上に
第１の領域に隣接する第２の導電性タイプを有する第２の領域を形成する工程と
を有する。トレンチ間の間隔は、好ましくは、酸化層を形成する工程において、
トレンチ間の第１の領域全体の多数キャリアの濃度が低下するように十分狭く形
成する。また、端部マスク層とこの端部マスク層に最も近い周辺トレンチとの間
の間隔は、好ましくは、酸化層を形成する工程が周辺トレンチとマスク層との間
の第１の領域の多数キャリアのバルク濃度に実質的な影響を与えないよう十分広
く形成する。
【００２２】 トレンチ間の最大距離は、好ましくは、１．２〜２．０μｍであり、周辺トレ
ンチと端部酸化層との間の最小距離は、好ましくは、３．０〜４．０μｍである
。
【００２３】 第２の導電性タイプを有する層を形成する工程及び第２の領域を形成する工程
は、好ましくは、エピタキシャル層に不純物を注入し及び拡散させる工程を有す
る。
【００２４】 好ましい具体例においては、第１の領域に隣接する上記トレンチの壁の少なく
とも一部の上に酸化層を形成する工程は、好ましくは、９００〜１１００℃、更
に好ましくは９００〜９５０℃の範囲の温度によるドライ酸化を行う工程を有す
る。別の具体例においては、この工程は、９００〜１１００℃、好ましくは９０
０〜９５０℃の範囲の温度による蒸気酸化を行う工程を有する。
【００２５】 ソース領域を形成する工程は、好ましくは、パターンを有するマスク層を形成
し、トレンチボディ領域の上部に不純物を注入し及び拡散させる工程を有する。
【００２６】 本発明によれば、デバイスの閾値電圧を実質的に高くすることなく、セル密度
が高く、したがってオン抵抗が低いトレンチ金属酸化膜半導体電界効果トランジ
スタを実現できる。
【００２７】 更に、本発明によれば、ゲート電荷を実質的に増加させることなく、及び端部
領域における降伏電圧を実質的に低下させることなく、セル密度が高く、したが
ってオン抵抗が低いトレンチ金属酸化膜半導体電界効果トランジスタを実現でき
る。
【００２８】 更に本発明によれば、端部領域における降伏電圧を低下させることなく、セル
密度が高く、トレンチの深さが浅く、ｐ−ボディ接合部の深さが浅いトレンチ金
属酸化膜半導体電界効果トランジスタを実現できる。更に、本発明によれば、端
部領域におけるｐ−ボディ領域の深さを深くする追加的な工程を行うことなく、
端部領域における降伏を防ぐことができる。
【００２９】 本発明のこれらの及び他の利点は、以下に示す発明の詳細な説明及び請求の範
囲により、当業者にとって明らかとなる。
【００３０】
【発明の実施の形態】
以下、本発明の好ましい具体例を示す図面を参照して、本発明を詳細に説明す
る。なお、本発明は、以下に示す具体例とは異なる形式で実現することもでき、
したがって、以下に説明する具体例によって制限されるものではない。例えば、
以下では、主に２０Ｖ〜３０Ｖのｎチャネルデバイスについて説明するが、本発
明が他のデバイスにも適用できることは明らかである。
【００３１】 図２に示すトレンチＭＯＳＦＥＴ２１９では、ｎ＋基板２００上にｎ型のエピ
タキシャル層２０２が形成されている。ｎ＋基板２００は、例えば２０〜２５ｍ
ｍの厚みと０．００５〜０．０１Ω・ｃｍの抵抗率を有するシリコン基板である
。ｎ型のエピタキシャル層２０２もシリコンを基材とし、５〜６μｍの厚みと０
．１８〜０．２５Ω・ｃｍの抵抗率を有している。
【００３２】 エピタキシャル層２０２内に形成されたトレンチ２０１の内壁には、ゲート酸
化層２１０が設けられ、トレンチ２０１には、ポリシリコン（すなわち、多結晶
シリコン）ゲート電極２１１が埋め込まれている。ゲート酸化層２１０の厚みは
、例えば５００〜７００Åである。ポリシリコンゲート電極２１１の抵抗は、１
５〜２５Ω／ｓｑである。トレンチ２０１の深さＸＴは、１．０〜２．０μｍで
ある。トレンチ間の領域は、その形状に基づき、メサ又はトレンチメサ等とも呼
ばれる。３０Ｖデバイスにおいて０．２２〜０．１７ｍΩ・ｃｍ２の特性オン抵
抗を実現するために、図２に示すデバイスのセル密度は、メサ幅Ｗｍｅｓａによ
って表されるトレンチ間の距離が２．３〜１．６μｍとなるように高められてい
る。
【００３３】 エピタキシャル層２０２内には、ｐ−領域２０４とｐ領域２１２が形成されて
おり、ｐ−領域２０４とｐ領域２１２は、デバイスのｐボディ領域を構成する。
ここでは、トレンチ領域（すなわち、隣接するトレンチ間）のｐボディ領域を「
トレンチｐボディ領域」と呼び、端部領域（termination area）（すなわち、ト
レンチの外側の周辺）のｐボディ領域を「端部ｐボディ領域」と呼ぶ。「周辺ト
レンチ」とは、表面に形成され、一端側で１つ以上の同様の構造に接し、他端側
では同様の構造に接していないトレンチ又はその一部を指す。一方「内部トレン
チ」とは、表面に形成され、両端側で１つ以上の同様の構造に接するトレンチ又
はその一部を指す。
【００３４】 ｐ領域２１２の抵抗率は、例えば０．１５〜０．４Ω・ｃｍであり、ｐ−領域
２０４の抵抗率は、例えば０．４〜０．８Ω・ｃｍである。ｐ領域２１２は、１
．５〜１．７μｍの深さでエピタキシャル層２０２内に形成されている。この深
さは、端部領域（図２の右側）ではＸＰにより示され、トレンチ領域ではＸＰ＊ により示している。この２つの深さは、図２に示すように、略同じであることが
好ましい。
【００３５】 端部領域内のｐ−領域２０４（したがってｐボディ領域）は、深さＸＰ−まで
延び、一方、トレンチ領域内のｐ−領域２０４は、深さＸＰ−＊まで延びている
。図２に示すように、接合部の深さＸＰ−は、深さＸＰ−＊より深い。トレンチ
の深さが２．０μ、ｍのデバイス構造では、ＸＰ−の深さは例えば２．０〜２．
２μｍに形成し、ＸＰ−＊は例えば１．６〜１．８μｍに形成する。
【００３６】 比較的浅いトレンチの深さＸＴ及び比較的浅いトレンチ領域の接合部の深さＸＰ−＊ により、図２に示すようなセル密度が高いデバイスで通常生じるゲート電
荷の増加が相殺される。ここで、トレンチ領域の接合部の深さＸＰ−＊を端部領
域の接合部の深さＸＰ−と同じ深さに形成すると、端部領域の降伏電圧が低下し
てしまう。そこで、本発明では、端部領域の接合部の深さＸＰ−を比較的深くす
ることにより、この領域におけるデバイスの降伏を抑制している。
【００３７】 後に詳細に説明するように、端部酸化層（terminal oxide feature）２０６等
の端部マスク層を配設することにより、隣接する周辺トレンチ２０１に対し、端
部領域におけるｐボディ領域（ｐ−領域２０４とｐ領域２１２とを含む）の幅ＷＰ は、トレンチ領域におけるｐボディ領域の幅Ｗｍｅｓａより実質的に大きくな
る。後述する処理の説明により更に明らかとなるが、幅Ｗｍｅｓａが十分小さけ
れば、処理中に生じるトレンチ領域のｐ−領域２０４における不純物の実質的な
再分布により、トレンチ領域における接合部の深さＸＰ−＊は比較的浅くなる。
一方、幅ＷＰが幅Ｗｍｅｓａよりも実質的に大きければ、端部領域のｐ−領域２
０４における不純物の再分布量は著しく少なくなり、端部領域における接合部の
深さＸＰ−は、トレンチ領域における接合部の深さＸＰ−＊より実質的に大きく
なる。このように、本発明では、接合部の深さＸＰ−＊、ＸＰ−をある程度個別
に（independently）制御することができる。
【００３８】 図２に示すデバイスは、ｎ＋ソース領域２１４を有し、ｎ＋ソース領域２１４
は、例えば０．３〜０．４５μｍの深さと、０．００１〜０．００３Ω・ｃｍの
抵抗率を有している。ｎ＋ソース領域２１４は、金属コンタクト層２１８を介し
て電極を構成している。同じ処理により、別の独立した金属電極（図示せず）が
セルの反対側に配設され、ゲートランナ（gate runner）に接続されている。酸
化層２１５及びＢＰＳＧ（Boro-Phospho-Silicate-Glasses）領域２６１は、ポ
リシリコンゲート電極２１１がｎ＋ソース領域２１４に短絡することを防いでい
る。ｎ＋基板２００には、金属ドレインコンタクト（図示せず）も接続されてい
る。
【００３９】 以下、図２に示すトレンチＭＯＳＦＥＴデバイスの製造方法について説明する
。図３Ａ〜図３Ｅに示すように、まず、ｎ＋基板２００上にｎ型不純物がドープ
されたエピタキシャル層２０２を成長させる。３０ＶのトレンチＤＭＯＳデバイ
スの場合、エピタキシャル層２０２の厚みは例えば５〜６μｍに形成し、ｎ型不
純物濃度は、３．０ｅ１６〜３．５ｅ１６ｃｍ−３とする。次に、水蒸気酸素雰
囲気（steam oxygen atmosphere）において、１０００〜１１５０℃の酸化を行
い、５０００〜１００００Åの厚みを有する初期酸化層をエピタキシャル層２０
２の表面に形成する。初期酸化層上には所定のパターンを有するマスク層（図示
せず）を形成し、このマスク層により保護されていない初期酸化層の部分を例え
ば反応性イオンエッチング（reactive ion etching：以下、ＲＩＥエッチングと
いう。）により除去し、端部酸化層（terminal oxide feature）２０６を形成す
る。続いて、エピタキシャル層２０２内に、注入及び拡散によりｐ−領域２０４
を形成する。エピタキシャル層２０２には、４０〜６０kｅＶで、ドーズ量を約
１ｅ１３ｃｍ−３として、ホウ素を注入した後、１１５０℃の温度で拡散を行う
。ｐ−領域２０４の深さは、この時点で１．８〜２．０μｍとなる。これまでの
処理により形成される構造を図３Ａに示す。
【００４０】 次に、例えば化学蒸着法により、５０００〜１００００Åの厚みを有するマス
ク酸化層を堆積させる。次に、所定のパターンを有するトレンチマスク（図示せ
ず）を形成し、トレンチマスクの開口部を介して、例えばＲＩＥエッチング等に
より酸化層をエッチングする。続いて、トレンチマスクを取り除き、酸化層の開
口部を介してＲＩＥエッチングを行い、トレンチ２０１を形成する。トレンチ２
０１の深さは、好ましくは１．０〜２．０μｍとする。このトレンチ形成工程の
結果、分離された酸化領域２０８とｐ−領域２０４が形成される。これまでの処
理により形成される構造を図３Ｂに示す。
【００４１】 次に、１０００〜１１５０℃の温度で５０〜６５分間に亘るドライ酸化を行う
ことにより、犠牲酸化層が成長され、連続した酸化層２０９が形成される（図３
Ｃに示すように、この酸化層２０９は、トレンチ２０１内に新たに形成された酸
化層と、図３Ｂに示す酸化層２０８の両方から構成されている）。
【００４２】 トレンチ内に犠牲酸化層を形成することにより、ｐボディ不純物、この具体例
ではホウ素がｐ−領域２０４と犠牲酸化層との間で再分布する。
【００４３】 ホウ素原子等の不純物は、酸化処理工程の間に再分布することが知られている
。経験的に、この再分布は、以下の３つの共存する条件によって影響されること
が見出された。 （１）不純物の分離係数（segregation coefficient）ｍ
【００４４】
【数１】
【００４５】 （２）シリコン内の不純物の拡散係数と酸化層内の不純物の拡散係数の比
【００４６】
【数２】
【００４７】 （３）放物線状の酸化速度定数Ｂとシリコン内の不純物の拡散係数の平方根の比
【００４８】
【数３】
【００４９】 図４は、９００℃のドライ酸化により表面酸化層を形成した後のホウ素がドー
プされたシリコン材料の不純物濃度プロファイルを概略的に示している。図４に
おいて、酸化領域は、グラフの左側であるｘ＝０（酸化層表面）とｘｉ（酸化層
とシリコン層の界面）の間に対応している。シリコン領域は、図４に示すグラフ
においてｘｉより右の領域に対応している。酸化処理以前には、シリコンには、
不純物が一定のバルク濃度Ｃｂで均一にドープされていた。酸化処理後も、図４
の右側に対応するバルクシリコン領域では、バルク濃度はこのレベルのまま残っ
ている。ここで、界面に近くなるにつれて、シリコン内の不純物濃度は低下して
いる。この具体例では、シリコン界面におけるホウ素の濃度は、バルク濃度Ｃｂ の約２０％である。（比較のため、酸化層界面のホウ素の濃度は、バルク濃度Ｃｂ の約６０％である。） 下記の表は、初期バルク濃度Ｃｂのシリコン層を酸化した後のＣｉ／Ｃｂ（界
面におけるシリコン内のホウ素濃度Ｃｉとシリコンバルクのホウ素濃度Ｃｂの比
）を示している。図４を用いて上述したように、シリコンを９００℃でドライ処
理により酸化させた場合、この比は０．２（２０％）となる。下記の表では、こ
の比及び他の幾つかの条件における比が示されている。この表から、酸化処理の
温度が低い程、及び蒸気酸化を行った場合、界面において再分布の度合いが大き
くなることがわかる。
【００５０】
【表１】
【００５１】 この現象については、１９８５年テクノロジ・アソシエーツ（Technology Ass
ociates）発刊の半導体技術ハンドブック（Semiconductor Technology Handbook
）第４．１ページ以降に更に詳細に開示されており、この開示内容は参照により
本願に援用される。
【００５２】 酸化層形成の条件（例えば、上述のように酸化成長温度及び酸化成長条件は、
いずれもホウ素濃度プロファイルに影響を与える。）に加えて、ホウ素の再分布
の度合いは、トレンチの間隔（すなわち、トレンチメサの寸法）によっても影響
される。包括的に言えば、トレンチメサの寸法が小さくなるほど、メサ領域内の
ホウ素が少なくなるため、不純物分離の度合いが大きくなる。すなわち、不純物
の再分布の度合いが最も大きい部分は、犠牲酸化層の表面であり、トレンチ間に
形成されるメサの幅が十分狭ければ、この表面における再分布効果がメサの中心
部に及び、メサが狭いほどｐ−型不純物濃度のピークが小さくなる。
【００５３】 再分布効果の結果、犠牲酸化層を形成した後、犠牲酸化層近傍のｐ−領域では
ホウ素濃度が低下し、空乏層が形成される。このため、ｎエピタキシャル層２０
２とｐ−領域２０４との間の接合面は、図３Ｃに示すように、トレンチ２０１の
側壁に向けて上方に湾曲している。更に、図３Ｃに示すように、不純物の再分布
により、トレンチ２０１間のｐ−領域２０４は、端部領域のｐ−領域２０４より
浅くなっている。この深さの差は、更なるマスキング及び拡散工程を行うことな
く、単一の酸化工程によって実現されている。
【００５４】 次に、酸化層２０９を除去し、例えば９５０〜１０５０℃のドライ酸化により
、酸化層２０９と同じ位置に酸化層２１０を成長させる。酸化層２１０は、最終
的なデバイスのゲート酸化層として機能する。酸化層２１０の厚さは、通常、５
００〜７００Åに形成する。この構造体の表面を覆った後、例えば化学蒸着法に
より、トレンチにポリシリコン層を埋め込む。ポリシリコンには、その抵抗を例
えば２０Ω／ｓｑ程度に下げるためにｎ型不純物がドープされている。ｎ型不純
物のドープは、例えば塩化燐を用いた化学蒸着若しくはヒ素又は燐を用いた注入
により実現される。次に、例えば反応性イオンエッチングによりポリシリコン層
をエッチングし、トレンチ内におけるポリシリコン層の厚みを最適化する。ここ
では、エッチングの均一性を考慮し、ポリシリコン層は、若干多くエッチングさ
れ、したがって形成されるポリシリコンゲート領域２１１の表面は、隣接するエ
ピタキシャル層の表面より０．１〜０．２μｍ低くなる。次に、ｐ−領域２０４
の上部にｐ領域２１２を形成する。例えば、ｐ領域２１２には、３０〜４０kｅ
Ｖで、３ｅ１３〜４ｅ１３ｃｍ−３の濃度でヒ素を注入し、続いて１１５０℃の
温度で約１．５〜１．７μｍの深さへの拡散を行う。ｐ領域２１２は、主に、デ
バイスの閾値電圧を所望の値にするために作製される。これまでの処理により形
成される構造を図３Ｄに示す。
【００５５】 上述のように、図１に示すような従来のデバイスでは、セル密度を高めるため
にメサ領域の寸法を小さくすると、ｐ＋領域の不純物が水平方向に拡散してチャ
ネル領域に侵入し、この結果、デバイスの閾値電圧が著しく高くなってしまう。
一方、本発明では、ｐ＋領域を深く形成しないため、このような問題が生じない
。
【００５６】 そして、この後、周知の手法によりデバイスを完成する。例えば、ｎ＋ソース
領域２１４を画定するパターンを有するマスク層を形成する。ｎ＋ソース領域２
１４は、注入及び拡散プロセスにより、ｐ領域２１２の上部に形成される。ｎ＋ ソース領域２１４は、１５０〜１８０kｅＶで、５ｅ１５〜１ｅ１６ｃｍ−３の
濃度でヒ素を注入することにより形成される。次に、ソース不純物は、９００〜
９５０℃の温度で０．３〜０．４５μｍの深さに拡散し、酸化層２１０の露出部
分の厚みが増加し、ポリシリコンゲート領域２１１上に酸化層２１５が形成され
る。次に、例えばプラズマエンハンスド化学蒸着法により、構造体全体の表面に
ＢＰＳＧ（Boro-Phospho-Silicate-Glasses）層を形成し、パターンを有するフ
ォトレジスト層を設ける。更に、例えば反応性イオンエッチングにより、構造体
をエッチングし、ポリシリコンゲート領域２１１上のＢＰＳＧ領域２１６及び酸
化層２１５を残して、少なくとも各ソース領域２１４上のＢＰＳＧ層及び酸化層
を除去する（これにより、ゲート領域が確実に絶縁される）。続いてフォトレジ
スト層を除去し、構造体に金属コンタクト層２１８を形成する。金属コンタクト
層２１８は、ソース領域２１４に接続され、ソース電極として機能する。同じ工
程において、セルの反対面に位置するゲートランナ（gate runner）には、別の
金属コンタクト（図示せず）が接続される。また、更に別の金属コンタクト（図
示せず）を基板２００に設けてもよく、この金属コンタクトは、ドレイン電極と
して機能する。これまでの処理により完成したＭＯＳＦＥＴ２１９を図３Ｅに示
す。
【００５７】 ここで、本発明に関連する従来のデバイスは、ｐ−ボディ領域及びソース領域
を形成するために２回の拡散処理を行うため、トレンチ二重拡散ＭＯＳ（トレン
チＤＭＯＳ）と呼ばれることが多い。一方、本発明に基づくデバイスは、ｐ−領
域２０４、ｐ領域２１２、及びｎ＋ソース領域２１４を形成するために３回の拡
散処理を行うため、トレンチ三重拡散ＭＯＳ（triple diffused MOS：ＴＭＯＳ
）と呼ぶことができる。あるいは、本発明に基づくデバイスは、ｐ−ボディ領域
を２回の工程で形成するため、二重拡散ボディを有するトレンチＭＯＳＦＥＴと
みなすこともできる。以上、様々な実施の形態を図示し、説明したが、上述の説
明から、この実施の形態を修正及び変更することができ、このような修正及び変
更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではな
い。例えば、本発明に基づく製造方法は、上述した様々な半導体領域の伝導性（
conductivities）を逆にしたパワーＭＯＳＦＥＴの製造に適用してもよい。
【図面の簡単な説明】
【図１】 従来のトレンチＤＭＯＳパワートランジスタセルの断面図である。
【図２】 本発明に基づくトレンチＤＭＯＳデバイスの断面図である。
【図３Ａ】 本発明に基づくトレンチＤＭＯＳの製造方法を説明する断面図である。
【図３Ｂ】 本発明に基づくトレンチＤＭＯＳの製造方法を説明する断面図である。
【図３Ｃ】 本発明に基づくトレンチＤＭＯＳの製造方法を説明する断面図である。
【図３Ｄ】 本発明に基づくトレンチＤＭＯＳの製造方法を説明する断面図である。
【図３Ｅ】 本発明に基づくトレンチＤＭＯＳの製造方法を説明する断面図である。
【図４】 ９００℃のドライ酸化により表面酸化層を形成した後のホウ素がドープされた
シリコン材料の不純物プロファイルを概略的に示す図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＯ，ＣＲ，ＣＵ，ＣＺ，ＤＥ ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ， ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ， ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，Ｐ Ｔ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ 【要約の続き】 度が高く、第１の領域より上位に配設されている。

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 第１の伝導性タイプを有する基板と、 上記基板上に形成され、第１の伝導性タイプを有し、多数キャリアの濃度が上
    記基板より低いエピタキシャル層と、 上記エピタキシャル層内に形成された複数のトレンチと、 上記トレンチの内壁を覆う第１の絶縁層と、 上記トレンチ内に設けられ上記第１の絶縁層に隣接する導電領域と、 上記エピタキシャル層の上部に形成された１つ以上のトレンチボディ領域及び
    該エピタキシャル層の上部に形成され、該エピタキシャル層内に該トレンチボデ
    ィ領域より深く延びる１つ以上の端部ボディ領域と、 上記トレンチボディ領域の上部に上記トレンチに隣接して配設された第１の伝
    導性タイプを有する複数のソース領域とを備え、 上記各トレンチボディ領域と各端部ボディ領域は、（ａ）上記第１の伝導性タ
    イプの逆の第２の伝導性タイプを有する第１領域と、（ｂ）上記第１の領域に隣
    接する上記第２の伝導性タイプを有する第２の領域とを有し、上記第２の領域は
    、上記第１の領域より多数キャリアの濃度が高く、上記第１の領域より上位に配
    設されているトレンチ金属酸化膜半導体電界効果トランジスタ。
  2. 【請求項２】 当該トレンチ金属酸化膜半導体電界効果トランジスタは、シリ
    コンデバイスであることを特徴とする請求項１記載のトレンチ金属酸化膜半導体
    電界効果トランジスタ。
  3. 【請求項３】 上記シリコンデバイスは、０．１３〜０．２２ｍΩ・ｃｍ２の
    特性オン抵抗と２０〜３０Ｖの降伏電圧とを有することを特徴とする請求項２記
    載のトレンチ金属酸化膜半導体電界効果トランジスタ。
  4. 【請求項４】 上記端部ボディ領域の最小の深さは、２．０〜２．２μｍの範
    囲にあり、上記トレンチボディ領域の最大の深さは、１．６〜１．８μｍの範囲
    にあることを特徴とする請求項２記載のトレンチ金属酸化膜半導体電界効果トラ
    ンジスタ。
  5. 【請求項５】 上記トレンチボディ領域の最大の幅は、１．２〜２．８μｍの
    範囲にあり、上記トレンチの最大の深さは、１．０〜２．０μｍの範囲にあるこ
    とを特徴とする請求項４記載のトレンチ金属酸化膜半導体電界効果トランジスタ
    。
  6. 【請求項６】 隣接する周辺トレンチから少なくとも３．０μｍ離間して配設
    された端部マスク層を備える請求項２記載のトレンチ金属酸化膜半導体電界効果
    トランジスタ。
  7. 【請求項７】 上記端部マスク層は、端部酸化層であることを特徴とする請求
    項６記載のトレンチ金属酸化膜半導体電界効果トランジスタ。
  8. 【請求項８】 上記第１の絶縁層は、酸化層であることを特徴とする請求項２
    記載のトレンチ金属酸化膜半導体電界効果トランジスタ。
  9. 【請求項９】 上記導電領域は、多結晶シリコン領域であることを特徴とする
    請求項２記載のトレンチ金属酸化膜半導体電界効果トランジスタ。
  10. 【請求項１０】 上記第１の伝導性タイプは、ｎ型伝導性であり、上記第２の
    伝導性タイプは、ｐ型伝導性であることを特徴とする請求項２記載のトレンチ金
    属酸化膜半導体電界効果トランジスタ。
  11. 【請求項１１】 上記ボディ領域は、ホウ素がドープされていることを特徴と
    する請求項１０記載のトレンチ金属酸化膜半導体電界効果トランジスタ。
  12. 【請求項１２】 上記基板は、ｎ＋基板であり、上記エピタキシャル層は、ｎ
    エピタキシャル層であり、上記第１の領域は、ｐ−領域であり、上記第２の領域
    は、ｐ領域であり、上記ソース領域は、ｎ＋領域であることを特徴とする請求項
    １０記載のトレンチ金属酸化膜半導体電界効果トランジスタ。
  13. 【請求項１３】 上記基板の抵抗率は、０．００５〜０．０１Ω・ｃｍであり
    、 上記エピタキシャル層の抵抗率は、０．１８〜０．２５Ω・ｃｍであり、 上記第１の領域の抵抗率は、０．４〜０．８Ω・ｃｍであり、 上記第２の領域の抵抗率は、０．１５〜０．４Ω・ｃｍであり、 上記ソース領域の抵抗率は、０．００３〜０．００１Ω・ｃｍであることを特
    徴とする請求項１２記載のトレンチ金属酸化膜半導体電界効果トランジスタ。
  14. 【請求項１４】 第１の伝導性タイプを有する基板を準備する工程と、 上記基板上に、第１の伝導性タイプを有し、多数キャリアの濃度が上記基板よ
    り低いエピタキシャル層を形成する工程と、 上記エピタキシャル層内に複数のトレンチを形成し、該トレンチの内壁を第１
    の絶縁層で覆い、該トレンチ内に該第１の絶縁層に隣接する導電領域を形成する
    工程と、 上記エピタキシャル層の上部に１つ以上のトレンチボディ領域を形成し、及び
    、該エピタキシャル層の上部に、該エピタキシャル層内に該トレンチボディ領域
    より深く延びる１つ以上の端部ボディ領域を形成する工程と、 上記トレンチボディ領域の上部に上記トレンチに隣接する第１の伝導性タイプ
    を有する複数のソース領域を形成する工程とを有し、 上記各トレンチボディ領域と各端部ボディ領域は、（ａ）上記第１の伝導性タ
    イプの逆の第２の伝導性タイプを有する第１の領域と、（ｂ）上記第１の領域に
    隣接する上記第２の伝導性タイプを有する第２の領域とを有し、上記第２の領域
    は、上記第１の領域より多数キャリアの濃度が高く、上記第１の領域より上位に
    配設されているトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
  15. 【請求項１５】 上記１つ以上のトレンチボディ領域及び１つ以上の端部ボデ
    ィ領域を形成する工程は、 端部マスク層を形成する工程と、 上記エピタキシャル層の上部に第２の導電性タイプを有する層を形成する工程
    と、 上記第２の導電性タイプを有を有する層に延び、該第２の導電性タイプを有す
    る独立した第１の領域が形成されるように、上記エピタキシャル層に上記トレン
    チを形成する工程と、 上記第１の領域に隣接する上記トレンチの壁の少なくとも一部の上に酸化層を
    形成し、該酸化層に隣接する上記第１の領域内の多数キャリアの濃度が低減され
    た領域を形成する工程と、 上記エピタキシャル層内の上記第２の導電性タイプを有する第１の領域上に該
    第１の領域に隣接する第２の導電性タイプを有する第２の領域を形成する工程と
    を有し、 上記トレンチ間の間隔は、上記酸化層を形成する工程において、該トレンチ間
    の第１の領域全体の多数キャリアの濃度が低下するように十分狭く形成され、 上記端部マスク層と該端部マスク層に最も近い周辺トレンチとの間の間隔は、
    上記酸化層を形成する工程が上記周辺トレンチと上記マスク層との間の第１の領
    域の多数キャリアのバルク濃度に実質的な影響を与えないよう十分広く形成され
    ていることを特徴とする請求項１４記載のトレンチ金属酸化膜半導体電界効果ト
    ランジスタの製造方法。
  16. 【請求項１６】 上記トレンチ金属酸化膜半導体電界効果トランジスタは、シ
    リコンデバイスであることを特徴とする請求項１５記載のトレンチ金属酸化膜半
    導体電界効果トランジスタの製造方法。
  17. 【請求項１７】 上記トレンチ間の最大距離は、１．２〜２．０μｍであり、
    上記周辺トレンチと上記端部酸化層との間の最小距離は、３．０〜４．０μｍで
    あることを特徴とする請求項１６記載のトレンチ金属酸化膜半導体電界効果トラ
    ンジスタの製造方法。
  18. 【請求項１８】 上記第２の導電性タイプを有する層を形成する工程及び上記
    第２の領域を形成する工程は、上記エピタキシャル層に不純物を注入し及び拡散
    させる工程を有することを特徴とする請求項１５記載のトレンチ金属酸化膜半導
    体電界効果トランジスタの製造方法。
  19. 【請求項１９】 上記トレンチを形成する工程は、上記エピタキシャル層上に
    パターンを有するマスク層を形成し、該マスク層を介して該トレンチをエッチン
    グにより形成する工程を有することを特徴とする請求項１４記載のトレンチ金属
    酸化膜半導体電界効果トランジスタの製造方法。
  20. 【請求項２０】 上記第１の絶縁層は、酸化層であることを特徴とする請求項
    １４記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
  21. 【請求項２１】 上記酸化層を形成する工程は、ドライ酸化により酸化層を形
    成する工程を有することを特徴とする請求項２０記載のトレンチ金属酸化膜半導
    体電界効果トランジスタの製造方法。
  22. 【請求項２２】 上記導電領域は、多結晶シリコン領域であることを特徴とす
    る請求項１４記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法
    。
  23. 【請求項２３】 上記トレンチ内に導電領域を形成する工程は、多結晶シリコ
    ンの層を堆積し、該多結晶シリコンの層をエッチングする工程を有することを特
    徴とする請求項２２記載のトレンチ金属酸化膜半導体電界効果トランジスタの製
    造方法。
  24. 【請求項２４】 上記第１の領域に隣接する上記トレンチの壁の少なくとも一
    部の上に酸化層を形成する工程は、９００〜１１００℃の範囲の温度によるドラ
    イ酸化を行う工程を有することを特徴とする請求項１６記載のトレンチ金属酸化
    膜半導体電界効果トランジスタの製造方法。
  25. 【請求項２５】 上記温度の範囲は、９００〜９５０℃であることを特徴とす
    る請求項２４記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法
    。
  26. 【請求項２６】 上記第２の導電性タイプを有する第１の領域に隣接する上記
    トレンチの壁の少なくとも一部の上に酸化層を形成する工程は、９００〜１１０
    ０℃の範囲の温度による蒸気酸化を行う工程を有することを特徴とする請求項１
    ６記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法。
  27. 【請求項２７】 上記温度の範囲は、９００〜９５０℃であることを特徴とす
    る請求項２６記載のトレンチ金属酸化膜半導体電界効果トランジスタの製造方法
    。
  28. 【請求項２８】 上記ソース領域を形成する工程は、パターンを有するマスク
    層を形成し、上記トレンチボディ領域の上部に不純物を注入し及び拡散させる工
    程を有することを特徴とする請求項１４記載のトレンチ金属酸化膜半導体電界効
    果トランジスタの製造方法。
  29. 【請求項２９】 上記第１の伝導性タイプは、ｎ型伝導性であり、上記第２の
    伝導性タイプは、ｐ型伝導性であり、上記ボディ領域にはホウ素がドープされる
    ことを特徴とする請求項１６記載のトレンチ金属酸化膜半導体電界効果トランジ
    スタの製造方法。
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